JPH0474240A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は電気的にデータ書込み可能な不揮発性半導体メ
モリに係り、特に不正にデータ等を複製することを防止
する機能を備えた不揮発性半導体メモリに関する。

（従来の技術） 一般に半導体メモリは多数のメモリセルと、それを指定
するアドレス・デコーダ、読出されたデータを出力する
出力回路等の周辺回路から構成されている。このような
半導体メモリから、メモリセルに記憶されたデータを読
出すためには、アドレスを入力し、アドレス指定を行い
、メモリセルを選択する。デコーダによって選択された
メモリセルのデータｒｌＪ、　　ｒＯＪはセンスアンプ
で判別され出力回路を通じ外部へ出力される。

第６図は不揮発性メモリ素子をメモリセルとして用いた
従来の半導体記憶装置の構成を示すブロック図である。

チップイネーブル制御回路１１は外部から入力されるチ
ップイネーブル信号ＣＥに応答して内部チップイネーブ
ル信号ＣＥ＊、ＣＥ＊を出力する。

出力イネーブル／プログラム制御回路１２は外部から入
力される出力イネーブル信号ＯＥ及びプログラム信号Ｐ
ＧＭに基づいて内部出力イネーブル信号ＯＥ＊、ＯＥ＊
及び内部プログラム信号ＰＧＭ＊をそれぞ゛れ出力する
。

アドレスバッファ１３は外部アドレス信号Ａｄｄ及び上
記内部チップイネーブル信号ＣＥ＊。

ＣＥ＊が入力され、信号ＣＥ＊が「１」で。

ＣＥ本が「０」の時外部アドレス信号Ａｄｄに対応した
内部アドレス信号を出力する。

アドレスバッファ１３から出力される内部アドレス信号
はロウ・デコーダ１４及びカラム・デコーダ１５に入力
される。二〇ロウ・デコーダ１４及びカラム・デコーダ
１５にも上記内部チップイネーブル信号ＣＥ＊、ＣＥ＊
が入力されており、ロウ・デコーダ１４は信号ＣＥ＊が
「１」で。

ＣＥ＊が「０」の時に内部アドレス信号に応じてメモリ
セル・アレイ１６の行線１７を選択的に駆動する。メモ
リセル・アレイ１６内の駆動された行線１７に接続され
ている図示しない複数のメモリセルからデータが読み出
される。このデータは列線１８を介してカラムゲート回
路１９に入力される。

上記カラム・デコーダ１５は上記信号ＣＥ＊が「１」で
、ＣＥ＊が「０」の時、内部アドレス信号に応じてカラ
ムゲート回路１９の動作を制御する。この制御により、
カラムゲート回路１９は上記メモリセル・アレイ１６か
ら読み出されたｍビットのデータからｎビット（ｍ＞ｎ
）を選択する。

カラムゲート回路１９で選択されたｎビットのデータは
データ検出回路２０に入力される。このデータ検出回路
２０には内部チップイネーブル信号ＣＥ＊、ＣＥ＊及び
基準電位発生回路２１からの基準電位ｖｒｅｆが入力さ
れている。そして、データ検出回路２０は信号ＣＥ＊、
ＣＥ＊が活性化されたときに動作し、カラムゲート回路
１９からのデータを基ｉｌｌ屯位Ｖｒｅｒとそれぞれ比
較することによってデータの検出を行なう。ここで検出
されたデータＤＳは出力回路２２に人力される。

一方、出力イネーブル／プログラム制御回路１２から出
力される内部出力イネーブル信号ＯＥ＊、ＯＥ＊、内部
プログラム信号ＰＧＭ４＝及びチップイネーブル制御回
路１１からの信号ＣＥ＊、ＣＥ＊は出力制御回路２３に
入力される。

この出力制御回路２３は内部出力イネーブル信号ＯＥ＊
、ＯＥ＊が変化したことを検出して所定パルス幅のパル
ス信号Ｐ、ρを出力する。このパルス信号Ｐ、ρは内部
出力イネーブル信号ＯＥ＊。

ＴｉＴＮと共に出力回路２２に入力される。そして出力
回路２２はこれらパルス信号Ｐ、ρ及び内部出力イネー
ブル信号ＯＥ＊、ＯＥ＊にによって制御され、データ検
出回路２０からの検出データＤＳに応した複数ピッ）・
のデータＤ　　をチップ外ｕＬ 部に出力する。

ところで半導体メモリにおける動作モードはデータの書
込みを行うプログラム・モードとデータの読出しを行う
リード・モードからなり、さらにリードモードはアドレ
ス信号に応答してメモリセルアレイからデータを読出す
が外部には出力しない出力ディセイブル・モードと読出
したデータを出力するアクティブ・モードとデータを読
出さないスタンドバイ・モードの３種がある。

第７図は８ビツト構成のＣＭＯ３ＥＦＲＯＭの高速プロ
グラム−モードのフローチャートの一例であり、データ
の書き込みに用いられている。

まずＶ　　−６Ｖの状態で■　に１２．５Ｖのプロｃｃ
　　　　　　　　　　　　　　　ｐｐダラム電圧を印加
すると高速プログラムモードが設定される。アドレスを
スタート・アドレスに設定し、アドレス・データ入力後
、チップイネーブル入力に１ｍｓ単一パルスを加えてプ
ログラムした後、プログラムできたかどうかそのアドレ
ス・データを読出す。正しくプログラムできていない場
合は、さらに１ｍｓのプログラムパルスを印加後、プロ
グラム確認を行い正しくプログラムが実行されるまでこ
の操作を繰返す（最大２５回）。

設定アドレスに正しくプログラムできたならプログラム
に要したパルス幅の３倍のパルス幅のプログラムパルス
を追加して加える。スタート・アドレスのデータのプロ
グラムが終了すると、アドレスに１を加えて次のアドレ
スのデータのプログラムを同様に実行しその操作を順次
に最終アドレスまで実行していく。最終アドレス・プロ
グラム終了後、Ｖ、Ｖ−５Ｖに設定し全アドレスを読ｃ
ｃ　　　　ｐｐ 出す。

ところで、従来の不揮発性半導体装置において、あるチ
ップのデータから他のチップのデータを複製するとき、
アドレスの０から最終アドレスまで全データを順次読出
し複製していく方法が広く使われている。例えば市販さ
れている多くのライターの場合、複製される元となるチ
ップのデータをアドレス０から順次に全データを読出し
、それをライター内の記憶装置に順次に記憶させ、この
ライターに記憶されたデータを複製する側のチップにア
ドレス０から順次に書き込む方法がとられている。

（発明が解決しようとする課題） 従来の電気的に書込み可能な不揮発性半導体メモリでは
、外部からの信号入力により、全データを容易に読出す
ことができるためデータの複製を容易に行うことができ
、この為データの不正な複製や、ホスト・コンピュータ
への不正なログオンなどが問題となっている。

従って、本発明の目的はこのようなデータの不正な複製
等を有効に防止できるようにすることにある。

〔発明の構成〕

（課題を解決するだめの手段） この発明は、正規のデータを記憶する記憶手段と、入力
されたアドレス信号に対応する正規のデータを前記記憶
手段から読み出す読み出し手段と、前記正規のデータと
は別なデータを作り出すデータ生成手段と、前記入力さ
れたアドレス信号が予め定めた特定アドレスに一致する
か否か検出する特定アドレス検出手段と、前記特定アド
レス検出手段の検出結果に関連して、前記読み出し手段
により読み出された正規のデータと前記データ生成手段
により作り出されたデータとの一方を選択するデータ切
替手段と・、このデータ切替手段により選択された前記
一方のデータを外部へ出力する出力手段とを有すること
を特徴とする。

（作　用） 本発明のメモリでは、入力されるアドレス信号が予め定
めた特定アドレスに一致するか否かに関連して、正規の
データに代えて、別なデータが出力される場合が生じる
。例えば、好適な実施例では、入力アドレスが特定アド
レスに一致する以前には正規のデータが出力されるが、
一致した後は正規のデータではない別なデータが出力さ
れる。

従って、特定アドレスは指定しないようにして読み出し
を行なわない限り、確実に正規のデータを読み出すこと
が出来ない。

（実施例） 第１図に、この発明の一実施例に係る半導体記憶装置の
構成を示す。この第１図の装置の第６図に示した従来装
置との相違は、データ検出回路２０と出力回路２２間の
部分にある。即ち、第１図において、データ検出回路２
０と出力回路２２との間には、特定アドレス検出回路３
１、擬似ランダム回路３２及びデータ切替回路３３が設
けられている。

特定アドレス検出回路３１は、アドレスバッファ１３か
ら出力される内部アドレス信号を受け、これを予め定め
である特定アドレスと比較し、両者が一致する以前は制
御信号Ｔを「０」に保持し、一致後「１」に保持する。

擬似ランダム回路３２はデータ信号としての擬似ランダ
ム信号ＡＳを発生する。データ切替回路３３は、特定ア
ドレス回路３１からの制御信号Ｔの論理値に応じて、デ
ー夕検出回路２０及び擬似ランダム回路３２から入力さ
れるデータ信号ＤＳ及びＡＳの一方を選択して出力回路
２２へ送る。即ち、制御信号Ｔが「０」のときつまり特
定アドレスの指定がされる前は、データ検出回路２０か
らの正規のデータ信号ＤＳが選択され、制御信号Ｔが「
１」のときつまり特定アドレスが指定された後は、擬似
ランダム回路３２からの擬似ランダム信号ＡＳが選択さ
れ、出力回路２２へ送られる。

第２図はデータ切替回路３３の具体的な回路構成を示し
ている。まずＮチャネルＭＯＳトランジスタＮＭＯ５Ｉ
のソースには、データ検出回路２０からの正規のデータ
信号ＤＳが入り、またＮチャネルＭＯ３）ランジスタＮ
ＭＯ５２のソースには擬似ランダム回路３２からのデー
タ信号たる擬似ランダム信号ＡＳが入る。この２つのト
ランジスタＮＭＯ３Ｉ、ＮＭＯＳ２のドレインは共通に
接続され出力回路２２に入力される。特定アドレス検出
回路３１からの制御信号Ｔは、特定アドレスが指定され
る。以前は「０」であり、指定されると「１」に切替り
、それ以後「１」に保持される。この制御信号Ｔがトラ
ンジスタ ＮＭＯＳ２のゲートに入り、また、その信号Ｔがインバ
ータＩにより反転され、この反転された信号丁がもう一
方のトランジスタＮＭＯ３Ｉに入っている。制御信号Ｔ
が「０」のとき、すなわち特定アドレスが指定される以
前、トランジスタＮＭＯ３２はオフされ、トランジスタ
ＮＭＯ５Ｉは、ゲートに論理「１」が供給されるためオ
ンし、出力回路２２には正規のデータ信号ＤＳが入る。

方、制御信号Ｔが「１」のとき、すなわち特定アドレス
が指定された以後、トランジスタＮＭＯＳｌはそのゲー
トに信号「０」が供給されるためオフされ、逆にトラン
ジスタＮＭＯ８２がオンし、出力回路２２には、擬似ラ
ンダム回路３２でつくられた擬似ランダム信号ＡＳが入
る。

特定アドレス検出回路３１は例えば第３図のように構成
される。あらかじめ特定アドレスをレジスタＲＧに設定
しておき、入力されたアドレス信号とこの設定した特定
アドレスとを比較器ＣＭＰで比較して、入力されたアド
レスが特定アドレスと同じであれば、ＮＯＲ回路Ａ１の
入力信号はすべて“０″に設定される。すると、ＮＯＲ
回路Ａ１の出力信号Ｈが「０」から「１」に替わり、Ｎ
チャネルＭＯ５）ランジスタＮＭＯ５４がオンする。ト
ランジスタＮＭＯＳ４がオンになると、それまで「０」
の制御信号Ｔは「１」の状態に替わり、以後、トランジ
スタＮＭＯＳ４の状態に関わらず、インバータ１１．！
、、より制御信号Ｔは「１」の状態でラッチされる。こ
れにより特定アドレスが指定される以前は信号Ｔは「０
」となり、以後はｒＩＪとなる。なお特定アドレスは１
つである必要はなく、複数個設定してもよい。

第４図は擬似ランダム回路３２の具体例である。

この例は半導体メモリ回路でよく知られているアドレス
遷移検知回路（ＡＴＤ回路）４１、パルス発生回路（リ
ングオシレータ）４０及び遅延回路４２を複合させたも
のであり、まずリングオシレータ４０の出力信号ＲとＡ
ＴＤ回路４１の出力信号ＡＴＤとのＮＡＮＤ信号ＡＲを
つくり、これを遅延回路４２より遅延させ第５図に示す
ような擬似ランダム信号ＡＳをつくっている。

−船釣な不揮発性半導体メモリであるところのＥＦＲＯ
Ｍでは出力は、８ビツトあるいは１６ビツトとなってい
る。例えば８ビツト構成のものにおいては、第４図の遅
延回路を８個並列に接続して各々の出力を８ビツトの出
力回路に与え、それぞれの遅延時間を異なるように設定
してやれば、８ビツトの擬似ランダムデータを得ること
ができる。

〔発明の効果〕

上述したように本発明によれば予め定めた特定アドレス
が指定されたか否かに応じて正規のデータの読出しが不
可能となる場合が生じるようにしているので、正しいデ
ータを確実に読出すためには、特定アドレスを選択しな
いようにプログラムを設定しなくてはならない。したが
って特定アドレスが認知できない限り不正にデータ等を
複製することが出来ず、データ保護に寄与できる。

【図面の簡単な説明】

第１図は本発明に係る不揮発性半導体メモリの一実施例
の構成を示すブロック線図、第２図は第１図のデータ切
替回路の回路図、第３図は第１図の特定データ検出回路
の回路図、第４図は第１図の擬似ランダム回路の回路図
、第５図は第４図の疑似ランダム回路の動作を示すタイ
ミングチャート、第６図は従来の不揮発性半導体メモリ
の構成を示すブロック線図、第７図は高速プログラムモ
ードの一般的な手順を示すフローチャートである。 ２０・・・データ検出回路、２２・・・出力回路、３１
・・・特定アドレス検出回路、３２・・・擬似ランダム
回路、３３・・・データ切替回路。

Claims (1)

1. 【特許請求の範囲】 １、正規のデータを記憶する記憶手段と、 入力されたアドレス信号に対応する正規のデータを前記
   記憶手段から読み出す読み出し手段と、前記正規のデー
   タとは別なデータを作り出すデータ生成手段と、 前記入力されたアドレス信号が予め定めた特定アドレス
   に一致するか否か検出する特定アドレス検出手段と、 前記特定アドレス検出手段の検出結果に関連して、前記
   読み出し手段により読み出された正規のデータと前記デ
   ータ生成手段により作り出されたデータとの一方を選択
   するデータ切替手段と、このデータ切替手段により選択
   された前記一方のデータを外部へ出力する出力手段とを
   有する半導体メモリ。 ２、請求項１記載のものにおいて、前記データ切替手段
   は、前記入力されたアドレス信号と予め定めた特定アド
   レスとの一致が検出される以前は前記読み出された正規
   のデータを選択し、前記一致が検出された後は前記デー
   タ生成手段により作り出されたデータを選択することを
   特徴とする半導体メモリ。