JPH0474240A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0474240A JPH0474240A JP2188452A JP18845290A JPH0474240A JP H0474240 A JPH0474240 A JP H0474240A JP 2188452 A JP2188452 A JP 2188452A JP 18845290 A JP18845290 A JP 18845290A JP H0474240 A JPH0474240 A JP H0474240A
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- Japan
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- circuit
- signal
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- specific address
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000001514 detection method Methods 0.000 claims abstract description 25
- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は電気的にデータ書込み可能な不揮発性半導体メ
モリに係り、特に不正にデータ等を複製することを防止
する機能を備えた不揮発性半導体メモリに関する。
モリに係り、特に不正にデータ等を複製することを防止
する機能を備えた不揮発性半導体メモリに関する。
(従来の技術)
一般に半導体メモリは多数のメモリセルと、それを指定
するアドレス・デコーダ、読出されたデータを出力する
出力回路等の周辺回路から構成されている。このような
半導体メモリから、メモリセルに記憶されたデータを読
出すためには、アドレスを入力し、アドレス指定を行い
、メモリセルを選択する。デコーダによって選択された
メモリセルのデータrlJ、 rOJはセンスアンプ
で判別され出力回路を通じ外部へ出力される。
するアドレス・デコーダ、読出されたデータを出力する
出力回路等の周辺回路から構成されている。このような
半導体メモリから、メモリセルに記憶されたデータを読
出すためには、アドレスを入力し、アドレス指定を行い
、メモリセルを選択する。デコーダによって選択された
メモリセルのデータrlJ、 rOJはセンスアンプ
で判別され出力回路を通じ外部へ出力される。
第6図は不揮発性メモリ素子をメモリセルとして用いた
従来の半導体記憶装置の構成を示すブロック図である。
従来の半導体記憶装置の構成を示すブロック図である。
チップイネーブル制御回路11は外部から入力されるチ
ップイネーブル信号CEに応答して内部チップイネーブ
ル信号CE*、CE*を出力する。
ップイネーブル信号CEに応答して内部チップイネーブ
ル信号CE*、CE*を出力する。
出力イネーブル/プログラム制御回路12は外部から入
力される出力イネーブル信号OE及びプログラム信号P
GMに基づいて内部出力イネーブル信号OE*、OE*
及び内部プログラム信号PGM*をそれぞ゛れ出力する
。
力される出力イネーブル信号OE及びプログラム信号P
GMに基づいて内部出力イネーブル信号OE*、OE*
及び内部プログラム信号PGM*をそれぞ゛れ出力する
。
アドレスバッファ13は外部アドレス信号Add及び上
記内部チップイネーブル信号CE*。
記内部チップイネーブル信号CE*。
CE*が入力され、信号CE*が「1」で。
CE本が「0」の時外部アドレス信号Addに対応した
内部アドレス信号を出力する。
内部アドレス信号を出力する。
アドレスバッファ13から出力される内部アドレス信号
はロウ・デコーダ14及びカラム・デコーダ15に入力
される。二〇ロウ・デコーダ14及びカラム・デコーダ
15にも上記内部チップイネーブル信号CE*、CE*
が入力されており、ロウ・デコーダ14は信号CE*が
「1」で。
はロウ・デコーダ14及びカラム・デコーダ15に入力
される。二〇ロウ・デコーダ14及びカラム・デコーダ
15にも上記内部チップイネーブル信号CE*、CE*
が入力されており、ロウ・デコーダ14は信号CE*が
「1」で。
CE*が「0」の時に内部アドレス信号に応じてメモリ
セル・アレイ16の行線17を選択的に駆動する。メモ
リセル・アレイ16内の駆動された行線17に接続され
ている図示しない複数のメモリセルからデータが読み出
される。このデータは列線18を介してカラムゲート回
路19に入力される。
セル・アレイ16の行線17を選択的に駆動する。メモ
リセル・アレイ16内の駆動された行線17に接続され
ている図示しない複数のメモリセルからデータが読み出
される。このデータは列線18を介してカラムゲート回
路19に入力される。
上記カラム・デコーダ15は上記信号CE*が「1」で
、CE*が「0」の時、内部アドレス信号に応じてカラ
ムゲート回路19の動作を制御する。この制御により、
カラムゲート回路19は上記メモリセル・アレイ16か
ら読み出されたmビットのデータからnビット(m>n
)を選択する。
、CE*が「0」の時、内部アドレス信号に応じてカラ
ムゲート回路19の動作を制御する。この制御により、
カラムゲート回路19は上記メモリセル・アレイ16か
ら読み出されたmビットのデータからnビット(m>n
)を選択する。
カラムゲート回路19で選択されたnビットのデータは
データ検出回路20に入力される。このデータ検出回路
20には内部チップイネーブル信号CE*、CE*及び
基準電位発生回路21からの基準電位vrefが入力さ
れている。そして、データ検出回路20は信号CE*、
CE*が活性化されたときに動作し、カラムゲート回路
19からのデータを基ill屯位Vrerとそれぞれ比
較することによってデータの検出を行なう。ここで検出
されたデータDSは出力回路22に人力される。
データ検出回路20に入力される。このデータ検出回路
20には内部チップイネーブル信号CE*、CE*及び
基準電位発生回路21からの基準電位vrefが入力さ
れている。そして、データ検出回路20は信号CE*、
CE*が活性化されたときに動作し、カラムゲート回路
19からのデータを基ill屯位Vrerとそれぞれ比
較することによってデータの検出を行なう。ここで検出
されたデータDSは出力回路22に人力される。
一方、出力イネーブル/プログラム制御回路12から出
力される内部出力イネーブル信号OE*、OE*、内部
プログラム信号PGM4=及びチップイネーブル制御回
路11からの信号CE*、CE*は出力制御回路23に
入力される。
力される内部出力イネーブル信号OE*、OE*、内部
プログラム信号PGM4=及びチップイネーブル制御回
路11からの信号CE*、CE*は出力制御回路23に
入力される。
この出力制御回路23は内部出力イネーブル信号OE*
、OE*が変化したことを検出して所定パルス幅のパル
ス信号P、ρを出力する。このパルス信号P、ρは内部
出力イネーブル信号OE*。
、OE*が変化したことを検出して所定パルス幅のパル
ス信号P、ρを出力する。このパルス信号P、ρは内部
出力イネーブル信号OE*。
TiTNと共に出力回路22に入力される。そして出力
回路22はこれらパルス信号P、ρ及び内部出力イネー
ブル信号OE*、OE*にによって制御され、データ検
出回路20からの検出データDSに応した複数ピッ)・
のデータD をチップ外uL 部に出力する。
回路22はこれらパルス信号P、ρ及び内部出力イネー
ブル信号OE*、OE*にによって制御され、データ検
出回路20からの検出データDSに応した複数ピッ)・
のデータD をチップ外uL 部に出力する。
ところで半導体メモリにおける動作モードはデータの書
込みを行うプログラム・モードとデータの読出しを行う
リード・モードからなり、さらにリードモードはアドレ
ス信号に応答してメモリセルアレイからデータを読出す
が外部には出力しない出力ディセイブル・モードと読出
したデータを出力するアクティブ・モードとデータを読
出さないスタンドバイ・モードの3種がある。
込みを行うプログラム・モードとデータの読出しを行う
リード・モードからなり、さらにリードモードはアドレ
ス信号に応答してメモリセルアレイからデータを読出す
が外部には出力しない出力ディセイブル・モードと読出
したデータを出力するアクティブ・モードとデータを読
出さないスタンドバイ・モードの3種がある。
第7図は8ビツト構成のCMO3EFROMの高速プロ
グラム−モードのフローチャートの一例であり、データ
の書き込みに用いられている。
グラム−モードのフローチャートの一例であり、データ
の書き込みに用いられている。
まずV −6Vの状態で■ に12.5Vのプロcc
ppダラム電圧を印加
すると高速プログラムモードが設定される。アドレスを
スタート・アドレスに設定し、アドレス・データ入力後
、チップイネーブル入力に1ms単一パルスを加えてプ
ログラムした後、プログラムできたかどうかそのアドレ
ス・データを読出す。正しくプログラムできていない場
合は、さらに1msのプログラムパルスを印加後、プロ
グラム確認を行い正しくプログラムが実行されるまでこ
の操作を繰返す(最大25回)。
ppダラム電圧を印加
すると高速プログラムモードが設定される。アドレスを
スタート・アドレスに設定し、アドレス・データ入力後
、チップイネーブル入力に1ms単一パルスを加えてプ
ログラムした後、プログラムできたかどうかそのアドレ
ス・データを読出す。正しくプログラムできていない場
合は、さらに1msのプログラムパルスを印加後、プロ
グラム確認を行い正しくプログラムが実行されるまでこ
の操作を繰返す(最大25回)。
設定アドレスに正しくプログラムできたならプログラム
に要したパルス幅の3倍のパルス幅のプログラムパルス
を追加して加える。スタート・アドレスのデータのプロ
グラムが終了すると、アドレスに1を加えて次のアドレ
スのデータのプログラムを同様に実行しその操作を順次
に最終アドレスまで実行していく。最終アドレス・プロ
グラム終了後、V、V−5Vに設定し全アドレスを読c
c pp 出す。
に要したパルス幅の3倍のパルス幅のプログラムパルス
を追加して加える。スタート・アドレスのデータのプロ
グラムが終了すると、アドレスに1を加えて次のアドレ
スのデータのプログラムを同様に実行しその操作を順次
に最終アドレスまで実行していく。最終アドレス・プロ
グラム終了後、V、V−5Vに設定し全アドレスを読c
c pp 出す。
ところで、従来の不揮発性半導体装置において、あるチ
ップのデータから他のチップのデータを複製するとき、
アドレスの0から最終アドレスまで全データを順次読出
し複製していく方法が広く使われている。例えば市販さ
れている多くのライターの場合、複製される元となるチ
ップのデータをアドレス0から順次に全データを読出し
、それをライター内の記憶装置に順次に記憶させ、この
ライターに記憶されたデータを複製する側のチップにア
ドレス0から順次に書き込む方法がとられている。
ップのデータから他のチップのデータを複製するとき、
アドレスの0から最終アドレスまで全データを順次読出
し複製していく方法が広く使われている。例えば市販さ
れている多くのライターの場合、複製される元となるチ
ップのデータをアドレス0から順次に全データを読出し
、それをライター内の記憶装置に順次に記憶させ、この
ライターに記憶されたデータを複製する側のチップにア
ドレス0から順次に書き込む方法がとられている。
(発明が解決しようとする課題)
従来の電気的に書込み可能な不揮発性半導体メモリでは
、外部からの信号入力により、全データを容易に読出す
ことができるためデータの複製を容易に行うことができ
、この為データの不正な複製や、ホスト・コンピュータ
への不正なログオンなどが問題となっている。
、外部からの信号入力により、全データを容易に読出す
ことができるためデータの複製を容易に行うことができ
、この為データの不正な複製や、ホスト・コンピュータ
への不正なログオンなどが問題となっている。
従って、本発明の目的はこのようなデータの不正な複製
等を有効に防止できるようにすることにある。
等を有効に防止できるようにすることにある。
(課題を解決するだめの手段)
この発明は、正規のデータを記憶する記憶手段と、入力
されたアドレス信号に対応する正規のデータを前記記憶
手段から読み出す読み出し手段と、前記正規のデータと
は別なデータを作り出すデータ生成手段と、前記入力さ
れたアドレス信号が予め定めた特定アドレスに一致する
か否か検出する特定アドレス検出手段と、前記特定アド
レス検出手段の検出結果に関連して、前記読み出し手段
により読み出された正規のデータと前記データ生成手段
により作り出されたデータとの一方を選択するデータ切
替手段と・、このデータ切替手段により選択された前記
一方のデータを外部へ出力する出力手段とを有すること
を特徴とする。
されたアドレス信号に対応する正規のデータを前記記憶
手段から読み出す読み出し手段と、前記正規のデータと
は別なデータを作り出すデータ生成手段と、前記入力さ
れたアドレス信号が予め定めた特定アドレスに一致する
か否か検出する特定アドレス検出手段と、前記特定アド
レス検出手段の検出結果に関連して、前記読み出し手段
により読み出された正規のデータと前記データ生成手段
により作り出されたデータとの一方を選択するデータ切
替手段と・、このデータ切替手段により選択された前記
一方のデータを外部へ出力する出力手段とを有すること
を特徴とする。
(作 用)
本発明のメモリでは、入力されるアドレス信号が予め定
めた特定アドレスに一致するか否かに関連して、正規の
データに代えて、別なデータが出力される場合が生じる
。例えば、好適な実施例では、入力アドレスが特定アド
レスに一致する以前には正規のデータが出力されるが、
一致した後は正規のデータではない別なデータが出力さ
れる。
めた特定アドレスに一致するか否かに関連して、正規の
データに代えて、別なデータが出力される場合が生じる
。例えば、好適な実施例では、入力アドレスが特定アド
レスに一致する以前には正規のデータが出力されるが、
一致した後は正規のデータではない別なデータが出力さ
れる。
従って、特定アドレスは指定しないようにして読み出し
を行なわない限り、確実に正規のデータを読み出すこと
が出来ない。
を行なわない限り、確実に正規のデータを読み出すこと
が出来ない。
(実施例)
第1図に、この発明の一実施例に係る半導体記憶装置の
構成を示す。この第1図の装置の第6図に示した従来装
置との相違は、データ検出回路20と出力回路22間の
部分にある。即ち、第1図において、データ検出回路2
0と出力回路22との間には、特定アドレス検出回路3
1、擬似ランダム回路32及びデータ切替回路33が設
けられている。
構成を示す。この第1図の装置の第6図に示した従来装
置との相違は、データ検出回路20と出力回路22間の
部分にある。即ち、第1図において、データ検出回路2
0と出力回路22との間には、特定アドレス検出回路3
1、擬似ランダム回路32及びデータ切替回路33が設
けられている。
特定アドレス検出回路31は、アドレスバッファ13か
ら出力される内部アドレス信号を受け、これを予め定め
である特定アドレスと比較し、両者が一致する以前は制
御信号Tを「0」に保持し、一致後「1」に保持する。
ら出力される内部アドレス信号を受け、これを予め定め
である特定アドレスと比較し、両者が一致する以前は制
御信号Tを「0」に保持し、一致後「1」に保持する。
擬似ランダム回路32はデータ信号としての擬似ランダ
ム信号ASを発生する。データ切替回路33は、特定ア
ドレス回路31からの制御信号Tの論理値に応じて、デ
ー夕検出回路20及び擬似ランダム回路32から入力さ
れるデータ信号DS及びASの一方を選択して出力回路
22へ送る。即ち、制御信号Tが「0」のときつまり特
定アドレスの指定がされる前は、データ検出回路20か
らの正規のデータ信号DSが選択され、制御信号Tが「
1」のときつまり特定アドレスが指定された後は、擬似
ランダム回路32からの擬似ランダム信号ASが選択さ
れ、出力回路22へ送られる。
ム信号ASを発生する。データ切替回路33は、特定ア
ドレス回路31からの制御信号Tの論理値に応じて、デ
ー夕検出回路20及び擬似ランダム回路32から入力さ
れるデータ信号DS及びASの一方を選択して出力回路
22へ送る。即ち、制御信号Tが「0」のときつまり特
定アドレスの指定がされる前は、データ検出回路20か
らの正規のデータ信号DSが選択され、制御信号Tが「
1」のときつまり特定アドレスが指定された後は、擬似
ランダム回路32からの擬似ランダム信号ASが選択さ
れ、出力回路22へ送られる。
第2図はデータ切替回路33の具体的な回路構成を示し
ている。まずNチャネルMOSトランジスタNMO5I
のソースには、データ検出回路20からの正規のデータ
信号DSが入り、またNチャネルMO3)ランジスタN
MO52のソースには擬似ランダム回路32からのデー
タ信号たる擬似ランダム信号ASが入る。この2つのト
ランジスタNMO3I、NMOS2のドレインは共通に
接続され出力回路22に入力される。特定アドレス検出
回路31からの制御信号Tは、特定アドレスが指定され
る。以前は「0」であり、指定されると「1」に切替り
、それ以後「1」に保持される。この制御信号Tがトラ
ンジスタ NMOS2のゲートに入り、また、その信号Tがインバ
ータIにより反転され、この反転された信号丁がもう一
方のトランジスタNMO3Iに入っている。制御信号T
が「0」のとき、すなわち特定アドレスが指定される以
前、トランジスタNMO32はオフされ、トランジスタ
NMO5Iは、ゲートに論理「1」が供給されるためオ
ンし、出力回路22には正規のデータ信号DSが入る。
ている。まずNチャネルMOSトランジスタNMO5I
のソースには、データ検出回路20からの正規のデータ
信号DSが入り、またNチャネルMO3)ランジスタN
MO52のソースには擬似ランダム回路32からのデー
タ信号たる擬似ランダム信号ASが入る。この2つのト
ランジスタNMO3I、NMOS2のドレインは共通に
接続され出力回路22に入力される。特定アドレス検出
回路31からの制御信号Tは、特定アドレスが指定され
る。以前は「0」であり、指定されると「1」に切替り
、それ以後「1」に保持される。この制御信号Tがトラ
ンジスタ NMOS2のゲートに入り、また、その信号Tがインバ
ータIにより反転され、この反転された信号丁がもう一
方のトランジスタNMO3Iに入っている。制御信号T
が「0」のとき、すなわち特定アドレスが指定される以
前、トランジスタNMO32はオフされ、トランジスタ
NMO5Iは、ゲートに論理「1」が供給されるためオ
ンし、出力回路22には正規のデータ信号DSが入る。
方、制御信号Tが「1」のとき、すなわち特定アドレス
が指定された以後、トランジスタNMOSlはそのゲー
トに信号「0」が供給されるためオフされ、逆にトラン
ジスタNMO82がオンし、出力回路22には、擬似ラ
ンダム回路32でつくられた擬似ランダム信号ASが入
る。
が指定された以後、トランジスタNMOSlはそのゲー
トに信号「0」が供給されるためオフされ、逆にトラン
ジスタNMO82がオンし、出力回路22には、擬似ラ
ンダム回路32でつくられた擬似ランダム信号ASが入
る。
特定アドレス検出回路31は例えば第3図のように構成
される。あらかじめ特定アドレスをレジスタRGに設定
しておき、入力されたアドレス信号とこの設定した特定
アドレスとを比較器CMPで比較して、入力されたアド
レスが特定アドレスと同じであれば、NOR回路A1の
入力信号はすべて“0″に設定される。すると、NOR
回路A1の出力信号Hが「0」から「1」に替わり、N
チャネルMO5)ランジスタNMO54がオンする。ト
ランジスタNMOS4がオンになると、それまで「0」
の制御信号Tは「1」の状態に替わり、以後、トランジ
スタNMOS4の状態に関わらず、インバータ11.!
、、より制御信号Tは「1」の状態でラッチされる。こ
れにより特定アドレスが指定される以前は信号Tは「0
」となり、以後はrIJとなる。なお特定アドレスは1
つである必要はなく、複数個設定してもよい。
される。あらかじめ特定アドレスをレジスタRGに設定
しておき、入力されたアドレス信号とこの設定した特定
アドレスとを比較器CMPで比較して、入力されたアド
レスが特定アドレスと同じであれば、NOR回路A1の
入力信号はすべて“0″に設定される。すると、NOR
回路A1の出力信号Hが「0」から「1」に替わり、N
チャネルMO5)ランジスタNMO54がオンする。ト
ランジスタNMOS4がオンになると、それまで「0」
の制御信号Tは「1」の状態に替わり、以後、トランジ
スタNMOS4の状態に関わらず、インバータ11.!
、、より制御信号Tは「1」の状態でラッチされる。こ
れにより特定アドレスが指定される以前は信号Tは「0
」となり、以後はrIJとなる。なお特定アドレスは1
つである必要はなく、複数個設定してもよい。
第4図は擬似ランダム回路32の具体例である。
この例は半導体メモリ回路でよく知られているアドレス
遷移検知回路(ATD回路)41、パルス発生回路(リ
ングオシレータ)40及び遅延回路42を複合させたも
のであり、まずリングオシレータ40の出力信号RとA
TD回路41の出力信号ATDとのNAND信号ARを
つくり、これを遅延回路42より遅延させ第5図に示す
ような擬似ランダム信号ASをつくっている。
遷移検知回路(ATD回路)41、パルス発生回路(リ
ングオシレータ)40及び遅延回路42を複合させたも
のであり、まずリングオシレータ40の出力信号RとA
TD回路41の出力信号ATDとのNAND信号ARを
つくり、これを遅延回路42より遅延させ第5図に示す
ような擬似ランダム信号ASをつくっている。
−船釣な不揮発性半導体メモリであるところのEFRO
Mでは出力は、8ビツトあるいは16ビツトとなってい
る。例えば8ビツト構成のものにおいては、第4図の遅
延回路を8個並列に接続して各々の出力を8ビツトの出
力回路に与え、それぞれの遅延時間を異なるように設定
してやれば、8ビツトの擬似ランダムデータを得ること
ができる。
Mでは出力は、8ビツトあるいは16ビツトとなってい
る。例えば8ビツト構成のものにおいては、第4図の遅
延回路を8個並列に接続して各々の出力を8ビツトの出
力回路に与え、それぞれの遅延時間を異なるように設定
してやれば、8ビツトの擬似ランダムデータを得ること
ができる。
上述したように本発明によれば予め定めた特定アドレス
が指定されたか否かに応じて正規のデータの読出しが不
可能となる場合が生じるようにしているので、正しいデ
ータを確実に読出すためには、特定アドレスを選択しな
いようにプログラムを設定しなくてはならない。したが
って特定アドレスが認知できない限り不正にデータ等を
複製することが出来ず、データ保護に寄与できる。
が指定されたか否かに応じて正規のデータの読出しが不
可能となる場合が生じるようにしているので、正しいデ
ータを確実に読出すためには、特定アドレスを選択しな
いようにプログラムを設定しなくてはならない。したが
って特定アドレスが認知できない限り不正にデータ等を
複製することが出来ず、データ保護に寄与できる。
第1図は本発明に係る不揮発性半導体メモリの一実施例
の構成を示すブロック線図、第2図は第1図のデータ切
替回路の回路図、第3図は第1図の特定データ検出回路
の回路図、第4図は第1図の擬似ランダム回路の回路図
、第5図は第4図の疑似ランダム回路の動作を示すタイ
ミングチャート、第6図は従来の不揮発性半導体メモリ
の構成を示すブロック線図、第7図は高速プログラムモ
ードの一般的な手順を示すフローチャートである。 20・・・データ検出回路、22・・・出力回路、31
・・・特定アドレス検出回路、32・・・擬似ランダム
回路、33・・・データ切替回路。
の構成を示すブロック線図、第2図は第1図のデータ切
替回路の回路図、第3図は第1図の特定データ検出回路
の回路図、第4図は第1図の擬似ランダム回路の回路図
、第5図は第4図の疑似ランダム回路の動作を示すタイ
ミングチャート、第6図は従来の不揮発性半導体メモリ
の構成を示すブロック線図、第7図は高速プログラムモ
ードの一般的な手順を示すフローチャートである。 20・・・データ検出回路、22・・・出力回路、31
・・・特定アドレス検出回路、32・・・擬似ランダム
回路、33・・・データ切替回路。
Claims (1)
- 【特許請求の範囲】 1、正規のデータを記憶する記憶手段と、 入力されたアドレス信号に対応する正規のデータを前記
記憶手段から読み出す読み出し手段と、前記正規のデー
タとは別なデータを作り出すデータ生成手段と、 前記入力されたアドレス信号が予め定めた特定アドレス
に一致するか否か検出する特定アドレス検出手段と、 前記特定アドレス検出手段の検出結果に関連して、前記
読み出し手段により読み出された正規のデータと前記デ
ータ生成手段により作り出されたデータとの一方を選択
するデータ切替手段と、このデータ切替手段により選択
された前記一方のデータを外部へ出力する出力手段とを
有する半導体メモリ。 2、請求項1記載のものにおいて、前記データ切替手段
は、前記入力されたアドレス信号と予め定めた特定アド
レスとの一致が検出される以前は前記読み出された正規
のデータを選択し、前記一致が検出された後は前記デー
タ生成手段により作り出されたデータを選択することを
特徴とする半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2188452A JPH0474240A (ja) | 1990-07-17 | 1990-07-17 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2188452A JPH0474240A (ja) | 1990-07-17 | 1990-07-17 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0474240A true JPH0474240A (ja) | 1992-03-09 |
Family
ID=16223947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2188452A Pending JPH0474240A (ja) | 1990-07-17 | 1990-07-17 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0474240A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07200287A (ja) * | 1993-12-16 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 保護されたプログラム式メモリ・カートリッジとこれを使用するコンピュータ・システム |
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JP2000250816A (ja) * | 1997-06-10 | 2000-09-14 | St Microelectronics Sa | 集積回路の認証方法 |
US6249850B1 (en) | 1996-08-08 | 2001-06-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for copying data stored therein |
JP2001306400A (ja) * | 2000-04-21 | 2001-11-02 | Sharp Corp | 半導体記憶装置、その制御装置、および電子機器 |
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-
1990
- 1990-07-17 JP JP2188452A patent/JPH0474240A/ja active Pending
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