JPH07200287A - 保護されたプログラム式メモリ・カートリッジとこれを使用するコンピュータ・システム - Google Patents

Abstract

(57)【要約】 【目的】 ロックされたメモリ・カートリッジとオーデ
ィオ、ビデオ、ＣＤドライブ・コントローラ、補助プロ
セッサを含む、高性能のビデオおよびオーディオ操作の
ためのコンピュータ・システム。 【構成】 このコンピュータ・システムは、少なくとも
１つのバスが関連付けられたＣＰＵを有し、バスは、少
なくとも１つのバス線を有する。カートリッジには、読
取り可能メモリ、メモリ制御回路、ロック制御回路およ
びコネクタが含まれ、これらのすべてが互いに回路接続
されている。コネクタを用いて、メモリ、メモリ制御回
路およびロック制御回路を、ＣＰＵに対して取外し可能
に回路接続することができる。メモリ制御回路は、リセ
ット時に、バス線の一部をスクランブルし、これによっ
てメモリ内のデータをスクランブルし、ロック制御回路
からの入力に応答してバス線のスクランブルを解除す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的にはコンピュー
タ・システム・アーキテクチャに関し、具体的には、コ
ンピュータ・システムで無許可のカートリッジを使用で
きなくし、無許可のシステムでカートリッジを使用でき
なくするためのアドレス・スクランブル式保護回路を有
する取外し可能プログラム式メモリ・カートリッジを有
するコンピュータ・システムに関する。

【０００２】

【従来の技術】ビデオ・グラフィック・コンピュータ・
システムは、周知の人気のある消費者製品である。典型
的なシステムには、ゲームその他のアプリケーションの
画像を表示するため通常のテレビジョン・セットに接続
されるデータ処理装置が含まれる。このデータ処理装置
は、通常はカートリッジ形式でパッケージ化されている
読取り専用メモリ（ＲＯＭ）から制御ソフトウェアを受
け取る。カートリッジは、データ処理装置に取外し可能
なかたちで挿入される。マウス、ジョイスティック、タ
ッチパッド、スイッチ・パッド、光線銃などの少なくと
も１つのポインティング装置も、データ処理装置に接続
され、これによって、制御ソフトウェアがアプリケーシ
ョンの実行に使用する位置情報を人間が入力できるよう
になっている。

【０００３】データ処理装置には通常、単一の中央演算
処理装置（ＣＰＵ）と、ランダム・アクセス・メモリ
（ＲＡＭ）およびブートストラップ読取り専用メモリ
（ブートＲＯＭ）のすべてを含む関連する揮発性および
不揮発性のメモリと、テレビジョン（ＲＦビデオ）信号
ジェネレータと、さまざまなポインティング装置へイン
ターフェースするための入出力プロセッサとが含まれ
る。これらのデバイスは、回路接続されている。これら
のシステムの際立った特徴の１つが、マザーボードまた
はシステム・プレーナを使用して、これらの構成要素を
互いに電気接続することである。

【０００４】このようなコンピュータ・システムでは、
構成要素は、電気信号を介して通信する。したがって、
多くの構成要素を電気回路接続して、構成要素から構成
要素へ信号を渡せるようにしなければならない。これら
の電気信号は、通常は、システム構成要素間の電気接続
によって伝えられる。典型的なタイプの電気接続には、
プリント回路ボード（ＰＣＢ）上の金属トレース、多層
ＰＣＢの異なる層の間のバイア、めっきスルー・ホー
ル、プラグ、システム構成要素のピンからピンへと接続
された個々のワイヤが含まれる。通常は、電気信号のグ
ループと、その電気信号を伝える電気接続のグループ
を、「バス」と称する。したがって、「バス」と言え
ば、電気信号のグループ、電気信号を伝える電気接続の
グループ、または電気信号のグループと電気信号を伝え
る電気接続のグループの両方を指している可能性があ
る。

【０００５】バスは、通常は「バス線」から構成され
る。個々の「バス線」に言及する場合、バスの電気接続
またはバスの電気信号を指す。コンピュータ・システム
内のメモリは、「バイト」と呼ばれる小さな部分に分割
される。メモリ内の各バイトは、個人の住居の独自の住
所（アドレス）に似た独自の「アドレス」を有する。メ
モリに記憶された情報を、「データ」と呼ぶ。コンピュ
ータ・システムには、通常は３つのバス、すなわち、ア
ドレス・バス、データ・バスおよび制御バスがある。コ
ンピュータが、メモリの特定のアドレスから情報を読み
取る時、ＣＰＵは、メモリ内のその特定の点のアドレス
をアドレス・バスにアサートし、制御バスを使用して、
そのアドレスに記憶された情報のアクセスを所望するこ
とをメモリ・チップに通信する。次に、メモリ・チップ
が、その位置に記憶された情報をデータ・バスにアサー
トする。最後に、ＣＰＵが、データ・バスからデータを
読み取る。この処理は非常に高速であり、毎秒数百万回
発生し得る。

【０００６】通常のカートリッジを使用するシステムで
は、アドレス・バス、データ・バスおよび制御バスが、
データ処理装置からコネクタを介してカートリッジ内の
電気デバイスに引き出される。したがって、カートリッ
ジがデータ処理装置に接続されている間は、カートリッ
ジ内のプログラムＲＯＭが、データ処理装置内のブート
ストラップＲＯＭやシステムＲＡＭと同様に、ＣＰＵに
電気回路接続している。

【０００７】このようなシステムの商業的成功は、第三
者が競合カートリッジや競合データ処理装置を設計製造
する動機となる。無許可のカートリッジは、許可された
データ処理装置で実行でき、同様に、無許可のデータ処
理装置は、許可されたカートリッジに含まれるプログラ
ムを実行できる。このような競合装置は、必ずしも許可
された装置と「完全互換」ではない。したがって、無許
可の装置には誤動作の恐れがある。さらに、このような
無許可の装置の非互換性が、許可された装置の誤動作を
引き起こす可能性があり、したがって、メーカー許可さ
れたカートリッジおよびメーカー許可されたデータ処理
装置を製造する実体の印象を損なう可能性がある。

【０００８】さらに、許可された装置は、通常は、設計
が多少は洗練され、実行に磨きをかけられたプログラム
を実行するように設計され、販売される。同様の洗練や
品質に欠けたプログラムまたはデータ処理装置を第三者
に市販させると、許可されたカートリッジや許可された
データ処理装置を製造する実体の印象がさらに損なわれ
る。したがって、カートリッジを使用するコンピュータ
・システムにおいては、２種類の無許可の使用、すなわ
ち（１）許可された処理装置での無許可のカートリッジ
の使用と（２）無許可の処理装置での許可されたカート
リッジの使用を防止することが望ましい。したがって、
データ処理装置での使用に関してカートリッジを認証
し、カートリッジの無許可の使用を防止する能力を有す
ることが望ましい。通常の従来技術装置は、この問題に
対するコスト効率のよい満足な解決を提供していない。

【０００９】このような従来技術の１例が、カートリッ
ジ使用のゲーム装置の認証技法を対象とする米国特許第
４７９９６３５号明細書に見られる。ソフトウェア制御
式マイクロプロセッサが、データ処理装置とカートリッ
ジのそれぞれに存在し、関連アルゴリズムを実行してそ
の結果を比較する。カートリッジをデータ処理装置に挿
入する時、ゲーム装置がそのカートリッジを受け入れ、
それを用いて動作する前に、比較に成功しなければなら
ない。この手法は、かなり複雑であり、マイクロコント
ローラをカートリッジ設計に追加しなければならないの
で、カートリッジの製造コストが高くなる。

【００１０】

【発明が解決しようとする課題】したがって、ホスト・
データ処理装置に許可されたカートリッジだけを受け入
れさせ、無許可のシステムでの許可されたカートリッジ
の使用を防止する、ＲＯＭカートリッジ用の単純な安全
保護回路を提供することが望ましい。

【００１１】さらに、通常の従来技術システムは、さま
ざまな構成要素の間でデータを受け渡しするために１つ
のシステム・バスだけを有する。システム・バスが１つ
しかないと、すべての入出力装置が、メモリ・アクセス
に関してＣＰＵに依存するので、システム性能が低下す
る。さらに、通常のシステムは、高性能のビデオ、グラ
フィックスおよび音声の処理という問題に対する一体化
された解決策を提供しない。

【００１２】

【課題を解決するための手段】本発明によれば、プログ
ラム・カートリッジに、ＣＰＵとそのカートリッジ内の
プログラムＲＯＭの間に挿入されるアドレス・スクラン
ブル回路とロック制御回路が設けられる。システムの電
源投入時に、アドレス・スクランブル回路がカートリッ
ジを「ロック」し、データをアクセスできなくする。デ
ータ処理装置は、ロック制御回路にある「組合せ」を通
信し、アドレス・スクランブル回路にプログラム・カー
トリッジを「ロック解除」させることによって、プログ
ラム・カートリッジを「ロック解除」する。

【００１３】アドレス・スクランブル回路は、ＣＰＵと
カートリッジ内のＲＯＭの間のアドレス・バスのアドレ
ス線をスクランブル（信号暗号化）することによって、
カートリッジをロックする。アドレス線がスクランブル
されている時でも、ＣＰＵはＲＯＭ内のメモリ位置をア
クセスできる。しかし、メモリ内のデータは、メモリ内
の誤ったアドレスにあるように見える。したがって、Ｃ
ＰＵは、アドレス・スクランブル回路がアドレス線をス
クランブルしている間は、カートリッジ内のＲＯＭから
プログラムを実行できない。したがって、カートリッジ
が「ロック」される。

【００１４】カートリッジを「ロック解除」するには、
ＣＰＵが、アドレス・バス上に所定のアドレスのシーケ
ンスをアサートする。このアサートは、プログラムＲＯ
Ｍがスクランブルされており、したがってプログラムＲ
ＯＭ内のコードを実際には実行できないので、メモリ対
レジスタ演算に過ぎない。ＲＯＭ内のコードを実行しよ
うと試みても、システム・クラッシュが発生する。とい
うのは、通常の命令が多バイト命令であり、バイトの順
序がスクランブルされているので命令を正しく実行でき
ないからである。

【００１５】アドレスのシーケンスは、カートリッジを
ロック解除するための「組合せ」として働く。ロック制
御回路は、アドレス・バスを監視し、ＣＰＵによってア
ドレス・バスに正しい「組合せ」が書き込まれるのを待
つ。一旦正しいアドレスのシーケンスを検出したなら
ば、ロック制御回路は、アドレス・スクランブル回路
に、ＲＯＭとＣＰＵの間のアドレス線のスクランブルを
停止させる。アドレス線はもはやスクランブルされてい
ないので、ＣＰＵは、カートリッジ内のＲＯＭからプロ
グラムを実行できるようになる。カートリッジが「ロッ
ク解除」されたのである。

【００１６】カートリッジにアドレス・スクランブル回
路とロック制御回路を追加しても、カートリッジのコス
トはほとんどまたは全く増加しない。ＲＯＭの他に、通
常の従来技術のカートリッジは、当技術分野で周知の
「アドレス・デコーダ」と呼ばれるプログラム可能論理
チップを内蔵している。通常のプログラム可能論理チッ
プは、アドレス・デコーダならびに本発明のアドレス・
スクランブル回路およびロック制御回路を実施するのに
十分な容量を有する。したがって、本発明は、追加チッ
プなしでカートリッジに追加でき、したがって追加コス
トはほとんどまたは全くなしに機能を追加できる。

【００１７】したがって、カートリッジおよびデータ処
理装置の無許可の使用を防止する非常にコスト効率の良
い方法を提供することが、本発明の長所である。

【００１８】ロック式カートリッジのほかに、本発明
は、大容量カスタム・チップを利用して、高速高解像度
高分解能オーディオ・ビデオ・システムを実施するのに
必要な多くの作業を実行する。このチップには、ＣＰＵ
へのインターフェース、ＣＰＵ「キャッシュ」、メモリ
・コントローラ、メモリ・アービトレータ、ＤＲＡＭリ
フレッシュ機構、ビデオ・コントローラ、コンパクト・
ディスク（ＣＤ）コントローラ、ディジタル信号プロセ
ッサ（ＤＳＰ）音響プロセッサおよびブリッタ（ブロッ
ク転送機能）グラフィックス補助プロセッサが含まれ
る。この「オーディオ／ビデオ／ＣＤコントローラ／補
助プロセッサ」（Ａ／Ｖ／ＣＤコントローラ／補助プロ
セッサ）を使用すると、超高速高解像度システムのコス
ト効率が非常に高くなる。データ処理システム全体に
は、ＣＰＵ、Ａ／Ｖ／ＣＤコントローラ／補助プロセッ
サ、メモリ、ＴＶ信号生成回路、入出力プロセッサ、２
つのデコーダ・プログラム可能アレイ論理デバイス（デ
コードＰＡＬ）、２つのカートリッジ・コネクタおよび
拡張コネクタが含まれる。

【００１９】Ａ／Ｖ／ＣＤコントローラ／補助プロセッ
サは、ＣＰＵによって生成されたシステム・バスから第
２システム・バス（システム'・バス）を生成する。シ
ステム・メモリ（ビデオＲＡＭ、システムＲＡＭおよび
ブートＲＯＭを含む）は、システム'・バスを介してイ
ンターフェースされる。カートリッジＲＯＭは、システ
ム・バスを介してインターフェースされる。さらに、プ
ロセッサ・「キャッシュ」は、システム・バスを介して
インターフェースされる。したがって、ＣＰＵは、Ａ／
Ｖ／ＣＤコントローラ／補助プロセッサがシステム・メ
モリに関する機能を実行している間にカートリッジＲＯ
Ｍと「キャッシュ」をアクセスでき、これによって、Ｃ
ＰＵとＡ／Ｖ／ＣＤコントローラ／補助プロセッサの並
列動作が可能になる。

【００２０】したがって、本発明のもう１つの長所は、
高速高分解能コンピュータ・システムを設計するための
複数チップ解決を提供することである。

【００２１】上記その他の本発明の長所は、本発明の詳
細な説明からより明らかになるはずである。

【００２２】

【実施例】図１および図２を参照すると、本発明のコン
ピュータ・システム１０が示されている。図１からわか
るように、コンピュータ・システム１０には、プログラ
ム・カートリッジ１４が取外し可能に接続されたデータ
処理装置１２が含まれる。また、データ処理装置１２に
は、標準テレビジョン・セット（ＴＶ）１６と、任意指
定のキーボード１８と、１つまたは複数の任意指定のコ
ントローラ２０ａおよび２０ｂと、任意指定のＣＤドラ
イブ２２が接続される。図１には示されていないが、Ｔ
Ｖ１６は、コンポジット・ビデオ信号を受け入れる表示
装置と１対のスピーカに置き換えることができる。

【００２３】データ処理装置１２には、中央演算処理装
置（ＣＰＵ）３０、オーディオ／ビデオ／ＣＤドライブ
（Ａ／Ｖ／ＣＤ）コントローラ／補助プロセッサ３２、
システム・メモリ３４、第１のデコード・チップＰＡＬ
１ ３５ａ、第２のデコード・チップＰＡＬ２ ３５ｂ
（図５にも示されている）、入出力補助プロセッサ３
６、２つのカートリッジ・コネクタ（１つは符号３７ａ
として図示され、もう一方は図示されていない）、オー
ディオ信号とビデオ信号の生成に必要な追加回路３８、
および拡張コネクタ（図５の３９）が含まれる。これら
のデバイスは、図１に示された回路接続で接続される。
追加回路３８を、図２に示し、図２に関連する文で詳細
に説明する。

【００２４】ＣＰＵ３０は、当技術分野で周知のとお
り、複数のバス、すなわちデータ・バス３１ａ、アドレ
ス・バス３１ｂおよび制御バス３１ｃを生成する。これ
ら３つのバスをまとめて、システム・バス３１と称す
る。好ましい実施例では、ＣＰＵ３０は、Intel Corp社
（3065 Bowers Ave., Santa Clara, California, 9505
1）製造の８０３７６である。８０３７６は、周知の８
０３８６ＳＸのバリエーションであり、当技術分野で周
知であり、Intel Corp社から入手可能である。８０３７
６は、１６ビット・モードではなく３２ビット・モード
で起動する点が８０３８６ＳＸと異なる。具体的に言う
と、ＣＲ０レジスタは、強制的に００１１Ｈ（１６進表
記の００１１）状態にされ、ビット０が強制的に論理１
にされているので、結果として３７６が３２ビット・メ
モリ・モードで動作する。仮想３８６動作を可能にする
ため、ページングがイネーブル回路される。

【００２５】Ａ／Ｖ／ＣＤコントローラ／補助プロセッ
サ３２は、図５に関連する文で詳細に説明する。ここで
は、Ａ／Ｖ／ＣＤコントローラ／補助プロセッサ３２
に、メモリ・リフレッシュ機構、ビデオ・コントロー
ラ、ブリッタ（ブロック転送機能）グラフィックス補助
プロセッサ、ＣＤドライブ・コントローラ、ディジタル
信号プロセッサ（ＤＳＰ）音響補助プロセッサ、および
６つの可能なバス・マスタ（ＣＰＵ、ブリッタ、ＤＳ
Ｐ、メモリ・リフレッシュ機構、ビデオ・コントローラ
およびＣＤドライブ・コントローラ）の間でシステム・
メモリへのアクセスを調停するためのアービトレータが
含まれると言うだけに留めておく。アービトレータは、
本明細書に記載のとおり変動するデバイス優先順位を制
御し、Ａ／Ｖ／ＣＤコントローラ／補助プロセッサ３２
内のすべてのデバイスと電気回路接続している。たとえ
ば、ＣＰＵ３０は、割込みが発生するまではすべてのバ
ス・マスタのうちで最低の優先順位を有する。したがっ
て、アービトレータは、ＣＰＵインターフェース６０と
割込みコントローラ６８の両方に回路接続している。

【００２６】ＣＰＵ３０には、システム・バス３１が関
連付けられている。システム・バス３１とは、図１に示
されたデータ・バス３１ａ、アドレス・バス３１ｂおよ
び制御バス３１ｃの組合せを指す。Ａ／Ｖ／ＣＤコント
ローラ／補助プロセッサ３２は、システム・メモリ３４
に関するアービトレータである。したがって、システム
・バス３１は、Ａ／Ｖ／ＣＤコントローラ／補助プロセ
ッサ３２によって、システム・バス'６１（データ'・バ
ス６１ａ、アドレス'・バス６１ｂおよび制御'バス６１
ｃを含む）に変更される。

【００２７】システム・メモリ３４には、画面ＲＡＭ、
システムＲＡＭ、およびブートストラップＲＯＭが含ま
れる。システム・メモリ３４については、図５に関連す
る文で詳細に説明する。

【００２８】入出力補助プロセッサ３６は、ＣＰＵ３０
を、キーボード１８、コントローラ２０ａおよび２０
ｂ，デジタイザ（図示せず）、マウス（図示せず）、プ
リンタ（図示せず）、タッチパッド（図示せず）など、
多数の入出力装置にインターフェースする。好ましい実
施例では、入出力補助プロセッサ３６が、Motorola Cor
p社製造の２ＭＨｚで走行する事前プログラムされたＭ
Ｃ６８ＨＣ７０５Ｃ８（以下では「６８ＨＣ７０５」と
称する）である。６８ＨＣ７０５入出力補助プロセッサ
３６は、６８ＨＣ７０５を周辺装置として構成すること
によって、すなわち（１）ＰＡ０ないしＰＡ７をデータ
・バス３１ａのＤ０ないしＤ７に接続し、（２）ＰＢ
７、ＰＢ１およびＰＢ２を、それぞれアドレス・バス３
１ｂおよび制御バス３１ｃのＧＰＩＯ１（下で説明する
ように、Ａ／Ｖ／ＣＤコントローラ／補助プロセッサ３
２によってデコードされる３２バイト・アドレス範
囲）、Ａ１およびＡ２に接続し、（３）ＰＢ３、ＰＢ４
およびＰＢ５を、それぞれ制御バス３１ｃのＡＤＳ、Ｒ
ＥＡＤＹおよびＷ／Ｒに接続することによって、ＣＰＵ
３０にインターフェースされる。したがって、入出力補
助プロセッサは、入出力空間内で４つの１６ビット・ア
ドレス（以下ではＡＳ０、ＡＳ２、ＡＳ４およびＡＳ６
と称する）を有するものとしてデコードされる。

【００２９】６８ＨＣ７０５内のプログラムは、下記に
従ってＣＰＵ３０とインターフェースする。６８ＨＣ７
０５は、プロセッサ・バスに直接取り付けられ、ＣＰＵ
３０に対する入出力ポートとして働くように設計されて
いる。１対の内部ラッチが、各プロセッサ間で受け渡し
されるデータを、もう一方のプロセッサが受取りの準備
ができるまで保持する。各プロセッサに対する状況ビッ
トが、データ・ラッチの状態を示す。各プロセッサは、
状況ビットを検査することによって、前のデータが読み
取られたかどうかを知り、新しいデータが待機中である
かどうかを知ることができる。

【００３０】入出力補助プロセッサ３６は、（１）５０
ｍｓタイマ、（２）入力装置用の直列コントローラ・リ
ンク、（３）カートリッジ感知、（４）システム・リセ
ットおよび（５）ＣＤドライブ２２用のデータ／ストロ
ーブ／確認（ＤＳＡ）ＣＤ制御通信リンクという機能を
実施する。

【００３１】５０ｍｓタイマは、入出力補助プロセッサ
３６の６７ＨＣ７０５のウォッチドッグ・タイマを使用
して実施される。ウォッチドッグ・タイマが満了した
時、入出力補助プロセッサ３６は、Ａ／Ｖ／ＣＤコント
ローラ／補助プロセッサ３２のアナログ割込み１（ＡＩ
１）を使用してＣＰＵ３０に割り込む。ＣＰＵ３０は、
上で述べた１６ビット入出力ポートＡＳ０を読み取るこ
とによってこれに応答する。これによって、Ａ／Ｖ／Ｃ
Ｄコントローラ／補助プロセッサ３２が、入出力補助プ
ロセッサ３６を活動化し、これによって、ＣＰＵ３０と
入出力補助プロセッサ３６の間のデータ転送を引き起こ
す。

【００３２】コントローラ２０ａおよび２０ｂ、キーボ
ード１８その他すべての入出力装置は、直列コントロー
ラ・リンクを介して入出力補助プロセッサ３６に接続さ
れる。コントローラは、制御装置の移動を、直列リンク
に沿った伝送に適したフォーマットに変換する。コント
ローラは、コントローラ直列データ・リンクを介して、
システム装置にデータ・パケットを送る。データ・パケ
ットは、入出力装置のタイプによって異なる。座標型装
置（マウス、アナログ・ジョイスティック、タッチパッ
ドなど）は、スイッチ開閉型装置（キーボード、ディジ
タル・ジョイスティック、スイッチ・パッドなど）と異
なるデータ・パケットを有する。

【００３３】直列コントローラ・リンクは、データ受信
線、ＶＣＣ（＋５Ｖ直流）線およびグラウンド線という
３本の信号線から構成される。６８ＨＣ７０５は、ＰＤ
０／ＲＤＩピンを使用してコントローラ直列リンクのデ
ータ受信線を実施する。このピンは、周知の非同期フォ
ーマットを使用する直列装置へのインターフェースとし
て使用するように設計されている。その代わりに、クロ
ック同期フォーマットを使用することも可能である。直
列コントローラ・リンクは、３導体コネクタによって外
部装置に接続される。入力装置は、デイジー・チェーン
式に接続され、したがって、物理的には、１つの装置だ
けがデータ処理装置１２に接続される。

【００３４】カートリッジ感知は、入出力補助プロセッ
サ３６にカートリッジ・コネクタ３７ａのピンをポーリ
ングさせることによって実施される。ピンは、システム
・プレーナ上のプルアップ抵抗によって論理１にプルア
ップされ、正しく接続されたカートリッジは、このピン
を論理０にプルダウンする。

【００３５】リセットは、入出力補助プロセッサ３６
に、ＣＰＵ３０およびＡ／Ｖ／ＣＤコントローラ／補助
プロセッサ３２のリセット信号に対する制御を与えるこ
とによって実施される。ＣＰＵ３０は、入出力補助プロ
セッサ３６にコンピュータ・システム１０をリセットす
るように指令することができる。さらに、入出力補助プ
ロセッサ３６は、システムのリセット・スイッチ（図示
せず）を監視し、スイッチが閉じられるのを検出した時
にシステムをリセットする。

【００３６】ＤＳＡ ＣＤ制御通信プロトコルは、６８
ＨＣ７０５の３つのピンを使用することによって実施さ
れる。入出力補助プロセッサ３６は、このプロトコルを
使用して、ＣＤドライブ２２にコマンドを通信し、ＣＤ
ドライブ２２からのメッセージをＣＰＵ３０にリレーす
る。

【００３７】第１のデコード・チップＰＡＬ１ ３５ａ
は、図１に示されるように、アドレス・バス３１ｂおよ
び制御バス３１ｃを介して、ＣＰＵ３０、Ａ／Ｖ／ＣＤ
コントローラ／補助プロセッサ３２および２つのカート
リッジ・コネクタ３７ａ（一方のみ図示）と電気回路接
続している。デコード・チップＰＡＬ１ ３５ａは、入
力として上位２つのアドレス線を受け入れ、８０３７６
であるＣＰＵ３０の１６ＭＢアドレス空間を、３つのチ
ップ選択線によって表される４つの４ＭＢ空間にデコー
ドする。４ＭＢ空間のうちの２つは、カートリッジ・コ
ネクタ３７ａ（一方のみ図示）用であり、１つはＡ／Ｖ
／ＣＤコントローラ／補助プロセッサ３２用である。上
位４ＭＢと下位４ＭＢは、Ａ／Ｖ／ＣＤコントローラ／
補助プロセッサ・チップ選択に対してデコードされ、残
り２つの４ＭＢ領域は、２つのカートリッジ・コネクタ
・チップ選択に対してデコードされる。

【００３８】データ処理装置１２は、プログラム・カー
トリッジ１４をＣＰＵ３０および他のシステム構成要素
と回路接続させるための１対のカートリッジ・コネクタ
３７ａ（一方のみ図示）を有する。プログラム・カート
リッジ１４は、金めっきされた７０ピン（２列の３５導
体）カード・エッジ・コネクタ３７ｂを介して、データ
処理装置１２に接続される。データ処理装置１２は、カ
ード・エッジ・コネクタ３７ｂのカード・エッジ接続を
受け入れるためのカートリッジ・コネクタ３７ａを２つ
有する。プログラム・カートリッジ１４は、カートリッ
ジ・コネクタ３７ａに一致する金めっきされたカード・
エッジ接続を有し、プログラム・カートリッジ１４をデ
ータ処理装置１２に取外し可能に接続できるようになっ
ている。下記の信号が、カートリッジ・コネクタ３７ａ
（一方のみ図示）を介して外部装置と通信される。シス
テム・バス３１信号、ＤＳＡ ＣＤ制御信号、Ｉ²Ｓ
ＣＤデータ信号、カートリッジ感知線、電源、グラウン
ド、アナログ割込み１またはアナログ割込み２（各カー
トリッジが独自の割込みを有する）、ＧＰＩＯ２または
ＧＰＩＯ３、ロック線（８０３７６または８０３８６Ｓ
Ｘのシステム・バス３１の通常の信号）、および、デコ
ード・チップＰＡＬ１ ３５ａによって生成されるカー
トリッジ選択。

【００３９】さらに、データ処理装置１２は、単一の１
００ピン（５０ピンが２行）カード・エッジ拡張コネク
タを有する（図１には示されておらず、図５に符号３９
として示されている）。拡張コネクタ３９を用いると、
装置によってシステム・メモリ３４にメモリを追加で
き、他のさまざまな特徴を追加できるようになる。拡張
コネクタ３９に接続される装置は、拡張コネクタに一致
する金めっきされたカード・エッジを有し、装置をデー
タ処理装置１２に取外し可能に接続できるようになって
いる。下記の信号が拡張コネクタ３９を介して外部装置
に通信される。システム'・バス信号（図５に関連する
文で説明する）、ＤＳＡ ＣＤ制御信号、Ｉ²Ｓ ＣＤ
データ信号、拡張コネクタ３９感知線、電源、グラウン
ド、ＣＡＳ線、ＲＡＳ線および、デコード・チップＰＡ
Ｌ２ ３５ｂによって生成される拡張コネクタ３９選
択。

【００４０】図１の追加回路３８を、図２に示す。図２
を参照すると、追加回路３８には、４つのデバイス、す
なわちビデオ・ディジタル・アナログ変換器（ビデオＤ
ＡＣ）４０、ＮＴＳＣ／ＰＡＬ（ＰＡＬは周知の欧州テ
レビジョン信号標準規格を指す）エンコーダ４２、ＲＦ
変調器４４、およびオーディオ・アナログ・ディジタル
変換器／ディジタル・アナログ変換器／圧縮器／伸長器
（ＡＤＣ／ＤＡＣ／コーデック）４６が含まれる。

【００４１】Ａ／Ｖ／ＣＤコントローラ／補助プロセッ
サ３２は、図５に関連する文で詳細に説明する複数の機
能ブロックを有する。ここでは、そのようなブロックの
２つが、ビデオ・コントローラ６６とディジタル信号プ
ロセッサ（ＤＳＰ）７４であると述べれば十分である。

【００４２】Ａ／Ｖ／ＣＤコントローラ／補助プロセッ
サ３２のビデオ・コントローラ６６は、外部のビデオＤ
ＡＣ４０と接続され、ビデオＤＡＣ４０は、ビデオ・コ
ントローラ６６からの１８ビットの画素情報（赤、緑、
青にそれぞれ６ビット）を、当技術分野で周知のＲＧＢ
信号に変換する。ビデオＤＡＣの各カラー・チャネル
（赤、緑および青）は、図３に示されるように、Ｒ２Ｒ
抵抗ツリーと２Ｎ２２２２トランジスタによって実施さ
れる。図３のデバイスは、図示のように回路接続され
る。図３の抵抗４１ａないし４１ｊは、図示の値を有す
る、すべて０．２５Ｗの抵抗であり、５％以内の公差を
有する。トランジスタ４３は、２Ｎ２２２２である。

【００４３】もう一度図２を参照すると、ＲＧＢ信号
は、ＮＴＳＣ／ＰＡＬエンコーダ４２によってＮＴＳＣ
コンポジット・ビデオに変換される。ＮＴＳＣ／ＰＡＬ
エンコーダ４２は、Ａ／Ｖ／ＣＤコントローラ／補助プ
ロセッサ３２のビデオ・コントローラ６６によって生成
されるクロマ（彩度）・クロック信号、ＨＳＹＮＣ信号
およびＶＳＹＮＣ信号と、ビデオＤＡＣ４０によって生
成される赤、緑および青のビデオ出力とを受け入れ、周
知のＮＴＳＣビデオ・フォーマットまたはベースバンド
・ビデオ・フォーマットのコンポジット・ビデオ信号を
生成する。その代わりに、周知のＰＡＬ（欧州テレビジ
ョン信号標準規格）フォーマットを生成できる。コンポ
ジット・ビデオ信号は、当技術分野で周知のとおり、単
一のメスＲＣＡ型フォノジャックを用いて外部装置に接
続される。好ましい実施例では、ＮＴＳＣ／ＰＡＬエン
コーダ４２が、Motorola Corp社製造のＭＣ１３７７で
ある。

【００４４】ＲＦ変調器４４は、ＭＣ１３７７からのコ
ンポジット・ビデオ信号を、オーディオＡＤＣ／ＤＡＣ
／コーデック４６からの左右のオーディオ・ライン・ア
ウト信号と共に搬送周波数に乗せて、「ＲＦビデオ」と
記された、ＴＶ１６への直接入力に適したＲＦビデオ信
号を生成する。異なるＰＡＬ（欧州テレビジョン信号標
準規格）フォーマットとＮＴＳＣフォーマットを生成す
るためには、異なるＲＦ変調器と水晶発振器を使用する
必要がある。ＲＦビデオ信号は、当技術分野で周知のよ
うに、単一のメスＦ型同軸コネクタによって外部装置に
接続される。

【００４５】オーディオＡＤＣ／ＤＡＣ／コーデック４
６は、周知のPhilips Ｉ²Ｓプロトコルに適合する直列
リンクを用いてＤＳＰ７４にリンクされる。オーディオ
ＡＤＣ／ＤＡＣ／コーデック４６は、アナログ信号をデ
ィジタル信号に変換し、ディジタル信号をアナログ信号
に変換し、ディジタル・データの圧縮と伸長を行う。オ
ーディオＡＤＣ／ＤＡＣ／コーデック４６は、任意指定
のマイクロホンからの外部ステレオ・アナログ・データ
をＡ／Ｖ／ＣＤコントローラ／補助プロセッサ３２にイ
ンターフェースする。アナログ入力は、標準ステレオ１
／４インチ（６．３５ｍｍ）コネクタを用いて外部装置
に接続される。また、オーディオＡＤＣ／ＤＡＣ／コー
デック４６は、左右のオーディオ・ライン・アウト信号
を生成することによって、Ａ／Ｖ／ＣＤコントローラ／
補助プロセッサからのディジタル・データを外部装置に
インターフェースする。これらの信号は、当技術分野で
周知のとおり、任意指定のスピーカなどの外部装置に、
２つのメスＲＣＡフォノジャックを用いて接続される。
上で述べたように、オーディオ・ライン信号も、ＲＦビ
デオ信号に追加される。

【００４６】好ましい実施例では、オーディオＡＤＣ／
ＤＡＣ／コーデック４６は、Crystal Semiconductor社
製造のＣＳ４２１６である。この部品には、プログラム
可能利得を有するマイクロホン入力ならびにプログラム
可能減衰器を有する出力が含まれる。利得と減衰は、ど
ちらもＤＳＰ７４によってプログラム式に制御される。

【００４７】その代わりに、オーディオＡＤＣ／ＤＡＣ
／コーデック４６をPhilips社製造のＴＤＡ１３１１
ＤＡＣで置き換えることも可能である。このチップを使
用する場合、ＡＤＣ機能とコーデック機能が使用不能に
なる。

【００４８】最後に、データ処理装置１２は、拡張コネ
クタ３９のチップ選択を実施するのに使用される、デコ
ード・チップＰＡＬ２ ３５ｂを有する。デコード・チ
ップＰＡＬ２ ３５ｂは、システム'・バス６１を介し
て、Ａ／Ｖ／ＣＤコントローラ／補助プロセッサ３２と
拡張コネクタ３９に回路接続している。デコード・チッ
プＰＡＬ２ ３５ｂは、Ａ／Ｖ／ＣＤコントローラ／補
助プロセッサ３２に、Ｆ２００００Ｈから始まる１２８
ＫブロックのシステムＲＯＭのデコードだけを許可す
る。Ｆ４００００ＨからＦＦＦＦＦＦＨまでの範囲は、
拡張コネクタ３９が使用できるようにデコード・チップ
ＰＡＬ２ ３５ｂがデコードする。デコード・チップＰ
ＡＬ２ ３５ｂによってデコードされるこのＲＯＭブロ
ックは、拡張コネクタ３９を介してコンピュータ・シス
テム１０にＲＯＭを追加するのに使用される。

【００４９】図１からわかるように、プログラム・カー
トリッジ１４には、プログラムＲＯＭ５０とロック回路
５２が含まれる。プログラムＲＯＭ５０には、ＣＰＵ３
０での実行に適したコードが、読取り専用メモリ・フォ
ーマットで格納される。代替方法では、バッテリ・バッ
クアップ式ＲＡＭなど、他のメモリ・タイプを、プログ
ラム・カートリッジ１４内の記憶装置として使用でき
る。プログラムＲＯＭ５０は、図１に示されるようにＣ
ＰＵ３０と回路接続している。好ましい実施例では、ロ
ック回路５２に、アドレス・スクランブル回路５４など
のメモリ制御回路と、ロック制御回路５６が含まれる。

【００５０】アドレス・スクランブル回路５４は、図１
および図４からわかるように、アドレス・バス３１ｂ上
でプログラムＲＯＭ５０とＣＰＵ３０の間に挿入され、
スクランブルされたアドレス"・バス５５を生成する。
図からわかるように、アドレス・スクランブル回路５４
は、入力としてすべてのアドレス線を有する必要はな
い。アドレス・スクランブル回路５４は、ｎビットのア
ドレス・バス３１ｂのうちｍ本のアドレス線だけがスク
ランブルされるように実施することができる。図４で
は、アドレス線Ａ₀ないしＡ_mをスクランブルしてＡ₀'な
いしＡ_m'を生成し、これらがプログラムＲＯＭ５０に入
力される。データを十分にスクランブルするためには、
下位２つのアドレス線のうちの少なくとも１つをスクラ
ンブルしなければならない。図１および図４からわかる
ように、アドレス・スクランブル回路５４は、当技術分
野で周知のとおり、プログラムＲＯＭ５０の通常のチッ
プ選択５７も生成する。

【００５１】好ましい実施例では、アドレス・バス３１
ｂの３本のアドレス線Ａ₀、Ａ₁およびＡ₂をスクランブ
ルして、アドレス"・バス５５を形成する。アドレス・
バス３１ｂの残りの線は、アドレス"・バス５５と同一
である。アドレス・バス３１ｂの線Ａ₀は、アドレス"・
バス５５の線Ａ₂と入替えられる。アドレス・バス３１
ｂの線Ａ₂は、アドレス"・バス５５の線Ａ₁と入替えら
れる。最後に、アドレス・バス３１ｂの線Ａ₁は、アド
レス"・バス５５の線Ａ₀と入替えられる。これによっ
て、プログラムＲＯＭ５０内のデータが効果的にスクラ
ンブルされ、実行不能になる。さらに、プログラムＲＯ
Ｍ５０内の各データ・バイトは、それでも独自のアドレ
スを有しているので、カートリッジのロック解除を試み
る前にプログラムＲＯＭ５０のチェックサム（繰上りを
無視してすべてのバイトを加算すること）を計算でき
る。

【００５２】ロック回路５２全体は、当技術分野で周知
のデバイスの中でも、プログラム可能アレイ論理（ＰＡ
Ｌ）、プログラム可能論理デバイス（ＰＬＤ）、応用分
野特定集積回路（ＡＳＩＣ）またはフィールド・プログ
ラム可能ゲート・アレイ（ＦＰＧＡ）で実施できる。ロ
ック制御回路５６には、同期式状態生成回路と回路接続
された複数の比較器が含まれる。この状態生成回路は、
「ロック」状態に初期設定され、アドレス・スクランブ
ル回路５４にアドレス線をスクランブルさせる。誤った
アドレスを与えられると、状態生成回路はロック状態に
留まる。アドレスの正しいシーケンスのアドレスのそれ
ぞれが、アドレス・バスにアサートされるごとに、適当
な比較器がそのアドレスの存在を示し、状態生成回路に
次の状態に遷移させる。正しいアドレスが正しい順序で
提示された場合、状態生成回路は「ロック解除」状態に
入り、アドレス・スクランブル回路５４にアドレス線の
スクランブルを停止させる。アドレス・スクランブル回
路５４が「ロック解除」される前のどの時点でも、誤っ
たアドレスを与えると、ロック制御回路５６は初期の
「ロック」状態に戻る。ロック制御回路５６がアドレス
・スクランブル回路５４をロック解除した後には、ロッ
ク制御回路５６は、この機械がリセットされるか、シス
テム電源の切断と再投入が行われない限り、アドレス・
スクランブル回路５４をロック解除状態に保つ。

【００５３】代替方法では、１つまたは複数の事前に選
択された事象が発生した時に、ロック制御回路５６がロ
ック状態に再入して、アドレス・バス上に正しいアドレ
スのシーケンスが正しい順序でアサートされるまで、ア
ドレス・スクランブル回路５４にアドレス線をスクラン
ブルさせるように、ロック制御回路５６を構成すること
ができる。この代替方法でも、ロック制御回路５６は、
アドレスが正しいシーケンスでアサートされることを必
要とする設計にする必要はない。そうではなくて、正し
い順序に無関係に、事前に選択されたアドレスのすべて
がアサートされることだけを必要とするように、状態生
成回路を設計することができる。

【００５４】システムの電源投入時には、ロック制御回
路５６が、アドレス・スクランブル回路５４に、ＣＰＵ
３０からプログラムＲＯＭ５０へのアドレス線のうちの
１つまたは複数をスクランブルさせる。さらに、ロック
制御回路５６は、アドレス・スクランブル回路５４に、
システムのリセットや単安定マルチバイブレータの満了
など、他の事象に応答してアドレス線をスクランブルさ
せるように設計することも可能である。後者の場合、Ｃ
ＰＵが周期的にアドレス・バス３１ｂ上に正しい組合せ
をアサートすることが必要になる。スクランブルは、２
つ以上のアドレス線の入替え（たとえば、アドレス線Ａ
３とアドレス線Ａ６の入替え）か、１つまたは複数のア
ドレス線を１つまたは複数の他のアドレス線に複製する
（たとえば、アドレス線Ａ３に現れる信号が、アドレス
線Ａ３、Ａ４およびＡ５に同時に現れるようにするな
ど）という形にすることができる。好ましい実施例で
は、アドレス・バスの導体経路を物理的にスクランブル
する（アドレス線のスクランブルに電気機械式リレーを
使用する場合にはそうなる）のではなく、アドレス・バ
ス導体経路上の信号を電子的に入替える。さらに、代替
方法では、アドレス・スクランブル回路５４が、ランダ
ムに選択される複数のスクランブル・パターンを使用す
ることも可能である。

【００５５】したがって、カートリッジは「ロック」さ
れ、無許可の装置では使用できない。代替方法では、メ
モリ制御回路を、アドレス・スクランブル回路５４に制
限する必要はない。ロック効果は、データ・バス３１ａ
のスクランブル、制御バス３１ｃのスクランブル、また
は、データ・バス３１ａ、アドレス・バス３１ｂおよび
制御バス３１ｃのスクランブルの任意の組合せもしくは
置換を使用して達成できるはずである。したがって、よ
り包括的な「バス線スクランブル」を使用してメモリ制
御回路を実施できるので、アドレス・スクランブル回路
５４は、アドレス・バス３１ｂの線をスクランブルしな
くてもよい。

【００５６】アドレス・スクランブル回路５４は、ロッ
ク制御回路５６からの出力に応答して、正しいアドレス
とスクランブルされたアドレスの間で切り替わるマルチ
プレクサとして実施できる。

【００５７】したがって、プログラムＲＯＭ５０によっ
て出力されるデータが、正しいシーケンスの実行可能コ
ードに対応しなくなるので、プログラム・カートリッジ
１４は無許可の装置に対して「ロック」される。アドレ
ス線の入替えまたは複製には、個々のアドレスを置換
し、したがって、コードの順序をシャフルするという効
果がある。したがって、アドレス・スクランブル回路５
４がアドレスをスクランブルしている間にプログラム・
カートリッジ１４内のプログラムＲＯＭ５０を読み取ろ
うとする無許可の装置は、シャフルされたオペコードと
オペランドを、ほぼ確実に無意味な順序で読み取ること
になる。どのような場合でも、アドレス線がシャフルさ
れている間には、アプリケーション・プログラムは、予
期された通りには実行されない。

【００５８】カートリッジを「ロック解除」するために
は、ＣＰＵ３０が、アドレス・バス３１ｂを介して１つ
または複数のアドレスを特定のシーケンスでアクセスす
る。ロック制御回路５６が、アドレス・バス３１ｂを監
視する。アドレス・バス３１ｂ上に適切なアドレスのシ
ーケンスが現れたならば、ロック制御回路が、アドレス
・スクランブル回路５４に、プログラムＲＯＭ５０をＣ
ＰＵ３０に接続するアドレス線のスクランブルを停止さ
せる。アドレス・スクランブル回路５４がアドレス線の
スクランブルを停止した後には、ＣＰＵ３０が、プログ
ラムＲＯＭ５０内のコードをアクセスし、そこにあるプ
ログラムを実行できる。

【００５９】アドレス・スクランブル回路５４とロック
制御回路５６をプログラム・カートリッジ１４に追加し
ても、プログラム・カートリッジ１４のコストは、仮に
あったとしてもごくわずかしか増加しない。通常、カー
トリッジは、プログラム・カートリッジ１４内のアドレ
ス・デコーダを利用して、アドレス・バス３１ｂの全幅
をプログラムＲＯＭ５０に適したメモリ範囲にデコード
する。たとえば、１ＭＢ ＲＯＭは、２０本のアドレス
線を有する。しかし、ＣＰＵ３０のアドレス・バス３１
ｂ全体が、プログラム・カートリッジ１４に引き出され
ている。ＣＰＵ３０が、８０３７６または８０３８６Ｓ
Ｘの場合、アドレス・バス３１ｂは、２４ビット幅にな
る。したがって、この２４ビットアドレス空間を２０ビ
ット領域にデコードするためにメモリ・デコーダが必要
である。したがって、プログラム・カートリッジ１４
は、アドレス・デコーダを内蔵しているのが通常であ
る。

【００６０】アドレス・デコーダは、通常はプログラム
可能アレイ論理（ＰＡＬ）またはプログラム可能論理デ
バイス（ＰＬＤ）である。適当なＰＡＬの１つが、当技
術分野で周知であり、AMD Corp社など多数の業者によっ
て製造されている１６Ｖ８である。１６Ｖ８ＰＡＬは、
必要なアドレス・デコーダのほかに、アドレス・スクラ
ンブル回路５４とロック制御回路５６を実施するのに十
分な内部論理回路を提供する。したがって、本発明のロ
ック回路５２は、プログラム・カートリッジ１４内で、
１個あたりの追加コストがほとんどまたは全くない状態
で実施できる。

【００６１】アドレス・スクランブル回路５４は、無許
可のシステムでの使用に対してプログラム・カートリッ
ジ１４を「ロック」するための方法を提供する。さら
に、本発明のコンピュータ・システム１０は、本発明の
許可されたされたコンピュータ・システム１０で無許可
のカートリッジを使用できなくする手段を提供する。

【００６２】アドレス・バス３１ｂの線のスクランブル
には、スクランブルされないメモリ空間と比較して、メ
モリ空間内のバイトを入替えまたは複製するという効果
がある。したがって、無許可のカートリッジは、（１）
ＣＰＵ３０が、プログラムＲＯＭからスクランブルされ
たメモリ・ブロックを読み取り、その値をシステム・メ
モリ３４内のシステムＲＡＭにセーブし、（２）ＣＰＵ
３０が、アドレス・バス３１ｂ上に正しいＮ個のアドレ
スのシーケンスをアサートし、カートリッジ内のロック
制御回路（あるならば）によって、アドレス・スクラン
ブル回路（あるならば）にアドレス線のスクランブルを
停止させ、（３）ＣＰＵ３０が、プログラムＲＯＭのス
テップ（１）と同一位置からスクランブル解除されたメ
モリ・ブロックを読み取り、（４）ＣＰＵ３０が、スク
ランブルされたメモリ・ブロックとスクランブル解除さ
れたメモリ・ブロックを比較することによって検出でき
る。

【００６３】上の方法の「Ｎ」は、アドレスの順次読取
りによって誤ってロック解除されることがないように選
択しなければならない。アドレスの順次読取りは、通常
はチェックサム計算またはプログラム実行の一部として
実行される。Ｎ＝２が最小値であり、値が連続していな
い場合に限って許容できる。好ましい実施例では、約６
（Ｎ＝６）アドレスのシーケンスを使用する。使用され
るアドレスの正確な個数は、アドレス・スクランブル回
路５４を実施するのに使用されるプログラム可能部分で
使用可能なラッチと入力ピンの数の直接の関数である。
使用可能なラッチや入力ピンが多ければ多いほど、ロッ
ク制御回路５６を実施する状態生成回路を大きくするこ
とができる。

【００６４】２つのブロックが正確に同一のデータであ
る場合、問題のカートリッジは、アドレス・スクランブ
ル回路５４を有しておらず、したがって無許可のカート
リッジであり、ＣＰＵ３０は、それ相応に反応できる
（たとえば、停止する、メッセージを表示してから停止
する、無限ループに入るなど）。その一方で、メモリ内
の正確に同一の位置から読み取られたデータ・ブロック
が異なる場合、そのカートリッジはアドレス・スクラン
ブル回路５４を有しており、このカートリッジは許可さ
れたプログラム・カートリッジであるとみなされる。

【００６５】試験するブロックは、事実上どのようなサ
イズでもよい。１６ビットが適当なサイズのブロックで
ある。さらに、コンピュータ・システム１０が許可され
たカートリッジを検査するたびに、同一のメモリ・ブロ
ックをテストする必要はない。さらに、ロック制御回路
５６は、誤ったアドレスがアドレス・バス３１ｂにアサ
ートされた時に状態生成回路をロック状態に入らせない
ように設計することもできる。こうすれば、試験される
アドレスを、システムのロック解除に使用されるアドレ
スと混合することができる。

【００６６】もう一度図１を参照すると、ＣＤドライブ
２２とデータ処理装置１２の間のインターフェースが示
されている。２つのバスすなわち（１）ＣＤドライブ２
２を制御するためのＤＳＡバスと（２）Ｉ²Ｓ ＣＤデ
ータ・バスが、ＣＤドライブ２２を制御する。ＤＳＡバ
スは、入出力補助プロセッサ３６によって生成され、Ｉ
²Ｓ ＣＤデータ・バスは、Ａ／Ｖ／ＣＤコントローラ
／補助プロセッサ３２によって生成される。

【００６７】ここで図５を参照すると、Ａ／Ｖ／ＣＤコ
ントローラ／補助プロセッサ３２の電子回路の大部分
が、ＡＳＩＣ（応用分野特定集積回路）として知られる
１つの大きなカスタム論理チップに含まれている。本明
細書の記載に合致するＡ／Ｖ／ＣＤコントローラ／補助
プロセッサ３２は、MSU Ltd.社（270 Upper 4th Stree
t, Witan Gate West, Central Milton Keynes, MK9 1DP
England）から購入できる。Ａ／Ｖ／ＣＤコントローラ
／補助プロセッサ３２には、ＣＰＵインターフェース６
０、プロセッサ・キャッシュ６２、メモリ・インターフ
ェース／リフレッシュ６４、ビデオ・コントローラ６
６、割込みコントローラ６８、ビデオ・ブリッタ７０、
ＣＤドライブ・コントローラ７２、ＤＳＰ７４およびＤ
ＳＰメモリ７６が含まれる。ＣＰＵインターフェース６
０、メモリ・インターフェース／リフレッシュ６４およ
びビデオ・コントローラ６６をまとめて、ビデオ／メモ
リ・コントローラ６７と称する。システム・メモリ３
４、ＣＰＵ３０および他のデバイスは、Ａ／Ｖ／ＣＤコ
ントローラ／補助プロセッサ３２の外部にある。

【００６８】システム'・バス６１は、さまざまなデバ
イスをシステム・メモリ３４に電気接続する。システ
ム'・バス６１を共用するのが、６つの可能なバス・マ
スタ、すなわち（優先順位の高いものから順に）メモリ
・インターフェース／リフレッシュ６４、ビデオ・コン
トローラ６６、ＣＤドライブ・コントローラ７２、ＤＳ
Ｐ７４、ブリッタ７０およびＣＰＵ３０（ＣＰＵインタ
ーフェース６０を介して）である。どの時点でも、バス
・マスタのうちの１つだけが、システム'・バス６１
（Ａ／Ｖ／ＣＤコントローラ／補助プロセッサ３２とシ
ステム・メモリ３４の間のデータ'・バス６１ａ、アド
レス'・バス６１ｂおよび制御'バス６１ｃ）を制御でき
る。

【００６９】ビデオ／メモリ・コントローラ６７は、シ
ステム'・バス６１を制御し、当技術分野で周知のよう
に、システム'・バス６１に接続されたメモリ・デバイ
ス用のメモリ・タイミング信号（たとえば、ＣＡＳ、Ｒ
ＡＳ、書込みイネーブルなど）を供給する。ビデオ／メ
モリ・コントローラ６７は、メモリ・サイクルを必要と
し（ビデオ・メモリ・サイクルは、システムＲＡＭから
ビデオ・データを読み取るのに必要である。ビデオはこ
の処理によって実時間で生成されるので、ビデオ論理機
構は、ビデオ・データが必要な時にメモリ・アクセス権
を有する必要がある）、上で述べたように、システム'
・バス６１に対して効果的に最高の優先順位を有する。
ビデオ／メモリ・コントローラ６７は、ビデオ表示デー
タを取り出すため、また、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）をリフレッシュするために、ビデオ・ライン中の短
期間の間にバス・マスタ動作を中断する。ビデオ／メモ
リ・コントローラ６７は、ＣＰＵ３０とのインターフェ
ースも制御する。

【００７０】ＤＳＰ７４は、音声合成用の単純な超高速
プロセッサであり、３３ＭＩＰＳ（１ＭＩＰＳ＝百万命
令毎秒）までの速度で動作する。ＤＳＰ７４は、ＤＳＰ
ＤＭＡコントローラ（図示せず）を介してシステム'
・バス６１へのアクセス権を有し、ＤＳＰ ＤＭＡコン
トローラは、ＤＳＰ７４がシステム・メモリ３４にバイ
トまたはワードを読み書きできるようにする。これらの
転送は、短いバーストで行われ、ＤＳＰプログラムの制
御下にある。ＤＳＰ７４は、実際にプログラムを実行
し、それ自体の専用の高速メモリであるＤＳＰメモリ７
６にデータを格納する。

【００７１】ＣＤドライブ・コントローラ７２のコンパ
クト・ディスク読取りＤＭＡチャネルを用いると、この
システムが、ソフトウェアのオーバーヘッドなしにシス
テム・メモリ３４にＣＤ読取りデータを転送できるよう
になる。ＣＤドライブ・コントローラ７２は、データを
直接に転送でき、ＣＤドライブ・コントローラ７２に
は、ＣＤブロック・デコーダも含まれる。

【００７２】割込みコントローラ６８は、６つの内部割
込みすなわち、ビデオ割込み（最高優先順位）、アナロ
グ割込み１（ＡＩ１）、アナログ割込み２（ＡＩ２）、
アナログ割込み３（ＡＩ３）、ＣＤブロック・デコーダ
割込みおよびＤＳＰ割込み（最低優先順位）を、ＣＰＵ
３０にインターフェースする。割込みコントローラは、
ＣＰＵ３０が割込み確認サイクルを実行する時に、自動
的に割込みをクリアする。割込みのそれぞれについて１
ビットのマスク・ビットが使用可能である。

【００７３】ブリッタ７０は、高速の画面更新およびア
ニメーション用の、ＣＰＵ３０またはＤＳＰ７４のため
のハードウェア・グラフィックス・サブルーチンとして
働くグラフィックス・プロセッサである。ブリッタ７０
は、ブリッタ（ブロック転送機能）プログラム動作を介
してバス・マスタになり、したがって、かなりの期間に
わたってシステム'・バス６１を所有する可能性があ
る。しかし、ブリッタ７０のＣＰＵ３０に対する優先順
位は、絶対的なものではない。割込みが発生した時に
は、システム'・バス６１をＣＰＵ３０に譲るように要
求される可能性がある。ＣＰＵ３０は、システム・レベ
ルでは最低優先順位のバス・マスタである。しかし、Ｃ
ＰＵ３０は、他のハードウェアの完全な制御を有してお
り、したがって、システム'・バス６１の使用は、完全
にＣＰＵ３０のプログラム制御の下にある。

【００７４】Ａ／Ｖ／ＣＤコントローラ／補助プロセッ
サ３２は、４つの主要ブロックすなわち、ビデオ／メモ
リ・コントローラ６７、ＣＤドライブ・コントローラ７
２、グラフィックス補助プロセッサであるブリッタ７０
およびオーディオ補助プロセッサであるＤＳＰ７４を有
する。ＣＰＵ３０のアドレス空間は、Ａ／Ｖ／ＣＤコン
トローラ／補助プロセッサ３２内の複数の８ビット・レ
ジスタにデコードされる。内部位置のすべてが、偶数ア
ドレス境界上にあるので、適切な時に、ワード幅入出力
の読み書きを行うことができる。この具体的な実施例で
は、ワード幅レジスタに対してバイト幅の書込を行うこ
とはできず、奇数アドレスのアクセスに入出力サイクル
を使用することもできない。

【００７５】上記のレジスタのほかに、Ａ／Ｖ／ＣＤコ
ントローラ／補助プロセッサ３２は、それぞれが３２ビ
ットの入出力アドレス範囲を提供する、システム・バス
３１からの３つの予備汎用入出力デコーダ線（ＧＰＩＯ
１、ＧＰＩＯ２およびＧＰＩＯ３）を生成する。この汎
用デコーダは、Ａ／Ｖ／ＣＤコントローラ／補助プロセ
ッサ３２の外部のデバイスに３つのアクティブ・ローの
チップ・イネーブルを供給するのに使用できる。データ
処理装置１２内では、この汎用デコーダが、入出力補助
プロセッサ３６に対するアドレス範囲のデコード（ＧＰ
ＩＯ１）と、上で詳細に説明した２つのカートリッジ・
コネクタ３７ａに対するアドレス範囲のデコード（ＧＰ
ＩＯ２およびＧＰＩＯ３）に使用される。

【００７６】ビデオ／メモリ・コントローラ６７は、４
つの機能すなわち、ビデオ・タイミングと、割込み処理
と、ビデオ表示生成と、メモリの構成、リフレッシュお
よびタイミングとを実行する。

【００７７】ビデオ／メモリ・コントローラ６７は、異
なるＴＶ標準規格や６４０×４８０ＶＧＡ標準規格まで
のモニタに適するようにプログラムすることのできる柔
軟なビデオ・タイミング・ジェネレータ（発生回路）を
有する。同期パルスの位置、帰線消去、表示区域、アク
ティブ・ビデオ（Ａ／Ｖ／ＣＤコントローラ／補助プロ
セッサ３２がメモリからデータを取り出している時）
は、水平方向ではクロック・サイクル単位、垂直方向で
はライン番号単位でプログラムされる。ビデオ・タイミ
ングは、２つの部分に分割される。水平タイミングは、
クロック・サイクルに関して定義され、複数の１１ビッ
ト・レジスタによって決定される。垂直タイミングは、
表示ラインに関して定義され、複数の１０ビット・レジ
スタによって決定される。

【００７８】水平レジスタは、水平期間、水平同期、水
平帰線消去終了、水平帰線消去開始、水平表示開始、水
平表示終了、水平取出し開始、水平取出し終了および水
平垂直同期の９つがある。水平期間レジスタに書き込ま
れる値によって、クロック・サイクル単位での水平ライ
ン長が決定される。１実施例では、ライン長が、水平期
間レジスタに書き込まれる値より１つ大きい。必要な数
を求めるための式は、水平期間＝（ライン長×クロック
周波数）−１である。

【００７９】水平同期レジスタに書き込まれる値によっ
て、水平同期パルスの幅が決定される。水平同期のクロ
ック・サイクル単位での幅は、水平周期レジスタと水平
同期レジスタの間の差によって与えられる。必要な数を
求めるための式は、水平同期＝水平期間−（水平同期幅
×クロック周波数）である。水平帰線消去終了レジスタ
は、水平帰線消去が終了する時を決定し、クロック・サ
イクル単位でのバック・ポーチの幅である。水平帰線消
去開始レジスタは、水平帰線消去が始まる位置を決定す
るレジスタである。必要な数を求めるための式は、水平
帰線消去開始＝水平期間−（（水平同期幅＋フロント・
ポーチ幅）×クロック周波数）である。

【００８０】水平表示開始レジスタは、水平同期の後端
エッジの後のいつビデオが生成されるかを、クロック・
サイクル単位で指定するレジスタである。水平表示開始
レジスタが、水平帰線消去終了レジスタより大きい値を
有する場合、ビデオ／メモリ・コントローラ６７は、そ
の間にボーダー・カラーを出力する。このレジスタに書
き込まれる値は、通常は、絵がテレビジョン画面の中央
にくるように選択しなければならない。こうなるレジス
タ値を求めるための式は、水平表示開始＝（水平帰線消
去終了＋水平帰線消去開始−（アクティブ表示幅×クロ
ック周波数））／２である。

【００８１】水平表示終了レジスタは、表示が終了する
位置を指定するレジスタであり、したがって、画素単位
でのビデオ表示の幅を決定するレジスタである。このレ
ジスタは、次の値を用いてプログラムされなければなら
ない：水平表示終了＝水平表示開始＋（画素数×画素ご
とのクロック数）。水平帰線消去開始レジスタが、水平
表示終了レジスタより大きい値を有する場合、帰線消去
が始まるまで、ボーダー・カラーが出力される。

【００８２】水平取出し開始レジスタは、ライン上でビ
デオ取出しが初めて開始される位置を決定するレジスタ
である。これは、表示が開始される時に１６バイト画素
バッファがちょうど満たされているようにプログラムし
なければならない。実際には、これは、水平取出し開始
レジスタの値が、水平表示開始レジスタの値より、表示
モードに依存する一定値だけ少ない値によって与えられ
ることを意味する。下の表には、画素ごとのビット数と
画素ごとのクロック数のさまざまな組合せに対するこの
定数が含まれている。たとえば、画素ごとに４ビット
で、画素ごとに５クロックの場合、定数は１６０であ
る。同様に、画素ごとに４ビットで画素ごとに１クロッ
クの場合、定数は３２である。画素ごとに１６ビットで
画素ごとに１クロックの場合、適用可能な定数が存在し
ないことに留意されたい。

【表１】 画素ごとのクロック数 ５ ４ ３ ２ １ 画素ごとの ４ １６０ １２８ ９６ ６４ ３２ ビット数 ８ ８０ ６４ ４８ ３２ １６ １６ ４０ ３２ ２４ １６ なし

【００８３】水平取出し終了レジスタは、ラインのどこ
でビデオ取出しが終わるかを決定するレジスタである。
実際には、これは、水平表示終了から上の定数を引いた
値である。しかし、水平取出し終了レジスタから水平取
出し開始レジスタを減じた値が上記定数の整数倍になる
ように、水平取出し開始を切り上げなければならない。

【００８４】水平垂直同期は、ある数のラインに対して
発生する、より幅広の同期パルスとして識別される。こ
のパルスの幅は、水平垂直同期レジスタによって決定さ
れ、水平垂直同期レジスタは、式：水平垂直同期＝水平
期間−（垂直同期幅×クロック周波数）に従ってプログ
ラムされなければならない。

【００８５】ビデオ／メモリ・コントローラ６７は、多
数の垂直レジスタ、すなわち、垂直期間レジスタ、垂直
同期レジスタ、垂直帰線消去終了レジスタ、垂直帰線消
去開始レジスタ、垂直表示開始レジスタ、垂直表示終了
レジスタ、ビデオ割込みレジスタおよびライト・ペン・
レジスタを有する。垂直期間レジスタは、フィールドご
とのビデオ・ライン数を指定するレジスタである。垂直
同期レジスタは、垂直同期を生成するラインの数を決定
するレジスタである。これは、垂直同期＝（垂直期間−
垂直同期のライン数）に従ってプログラムしなければな
らない。

【００８６】垂直帰線消去終了レジスタは、垂直同期の
後に消去されるラインの数を決定するレジスタである。
垂直帰線消去開始レジスタは、垂直同期の前に消去され
るラインの数を決定するレジスタである。これは、垂直
帰線消去開始＝（垂直同期−垂直同期の前に消去される
ライン数）に従ってプログラムしなければならない。

【００８７】垂直表示開始レジスタは、アクティブ・ビ
デオの最初のラインを決定するレジスタである。このレ
ジスタが垂直帰線消去終了レジスタより大きい値を有す
る場合、その間のラインが、ボーダー・カラーで表示さ
れる。アクティブ区域を画面の中央に置くためには、こ
のレジスタを、垂直表示開始＝（垂直帰線消去終了＋垂
直帰線消去開始−アクティブ・ライン数）／２に従って
プログラムしなければならない。垂直表示終了レジスタ
は、アクティブ・ビデオの最後のラインを決定するレジ
スタである。このレジスタが垂直帰線消去開始レジスタ
より小さい値を有する場合、その間のラインが、ボーダ
ー・カラーで表示される。アクティブ区域を画面の中央
に置くためには、このレジスタを、垂直表示終了＝（垂
直帰線消去終了＋垂直帰線消去開始＋アクティブ・ライ
ン数）／２に従ってプログラムしなければならない。

【００８８】ビデオ割込みレジスタは、ビデオ割込みが
生成されるビデオ・ラインを決定するレジスタである。
この割込みは、ＩＮＴレジスタを介してイネーブルまた
はディスエーブルすることができる。この割込みは、ビ
デオ機構が表示ラインの末尾で停止する時に発生する。
これは、プロセッサによって、表示モードの変更や、ビ
ーム同期アニメーションの実行に使用することができ
る。このレジスタは、１フィールド内で再プログラムし
て、フィールドごとに複数の割込みをもたらすことがで
きる。

【００８９】Ａ／Ｖ／ＣＤコントローラ／補助プロセッ
サ３２は、ライト・ペン（または光線銃）入力を有す
る。各フィールドのこの入力の最初の立ち上がりエッジ
で、水平カウントがレジスタＬＰ０に、垂直カウントが
レジスタＬＰ１に転送される。これらの値は、指されて
いる画素のＸＹ座標に変換できる。ライト・ペン入力の
立ち上がりエッジがこのフィールドで発生した場合に
は、レジスタＳＴＡＴのビット１がセットされる。この
レジスタ・ビットは、垂直同期の直前に読み取らなけれ
ばならない。

【００９０】下記の表は、さまざまな表示フォーマット
に対する上記レジスタの典型的な値を示す表である。諸
レジスタに下記の値をロードした後に、レジスタＭＯＤ
Ｅ２のＶＩＤＥＮビットをセットすることによって、ビ
デオ・タイミング・レジスタをイネーブルする。

【表２】

【００９１】ビデオ／メモリ・コントローラ６７は、３
つのカラー分解能、すなわち画素ごとに４ビット、画素
ごとに８ビットおよび画素ごとに１６ビットを使用でき
る。４ビット・モードと８ビット・モードでは、画素
が、パレットに格納された１８ビット物理カラーをイン
デクス付けする論理カラーである。１６ビット・モード
では、画素が、物理カラーであり、ビット０からビット
４までが青、ビット５からビット１０までが緑、ビット
１１からビット１５までが緑を表す。緑は６ビットだ
が、青と赤には５ビットしかないので、チップから出力
される青と赤の最下位ビットは、１６ビット・モードで
は必ず論理０になる。ボーダー・カラーは、１６ビット
画素として表示される１６ビット・レジスタである。

【００９２】８ビット・モードでは、画素が、２５６×
１８パレットの全体をアドレスする。４ビット・モード
では、画素が、パレットからの１６個の項目をアドレス
し、この場合、アドレスの上位４ビットが、インデック
ス・レジスタから供給される。

【００９３】８ビット・モードでは、２つの変形を使用
できる。カラー保持モードでは、画素が０の値をとる場
合に、前の画素のカラーが表示される。これは、単に左
端の画素をセットすることによって、大面積のカラーを
塗り潰すのに使用できる。

【００９４】可変分解能モードでは、最上位ビットによ
って、その画素が１つの７ビット画素として表示される
か、２つの３ビット画素として表示されるかが決定され
る。最上位ビットがクリアされている場合、その画素
は、１つの７ビット画素として表示され、最上位ビット
がセットされている場合、まずビット０からビット２ま
でが表示され、次にビット４からビット６までが表示さ
れる。この場合、２つの高解像度画素が、パレットから
８つの項目をアドレスする。アドレスの上位５ビット
は、インデックス・レジスタから供給される。可変解像
度モードは、低解像度だがよりカラフルな背景の中に、
高解像度テキストの小さい領域を表示するのに有用であ
る。このモードは、画素ごとに１クロックの解像度では
使用不能である。

【００９５】８ビット・モードでは、ビットのうちのい
くつでも、犠牲にして他の目的に使用することができ
る。たとえば、１ビットを、衝突検出用の「ホット・ス
ポット」の識別に使用できる。その代わりに、複数のビ
ットを使用して、画像の「深さ」を符号化し、その結
果、ある画像を別の画像の前または後で移動させること
ができるようになる。１ビットを犠牲にするためには、
マスク・レジスタ内の同一ビットをセットする。そうす
ると、そのビットは、インデックス・レジスタ内の対応
するビットから置換されるようになる。

【００９６】画素幅には、１クロック、２クロック、３
クロック、４クロックおよび５クロックの５つがある。
これらは、２４ＭＨｚ、１２ＭＨｚおよび６ＭＨｚ付近
のドット・クロックに対応する。最高のドット・クロッ
クは、画素ごとに１６ビットの表示モードでは使用でき
ない。他の２つの組合せ、すなわち１クロック８ビット
と２クロック１６ビットは、３２ビットＤＲＡＭを取り
付けている場合に限って使用可能である。外部ハードウ
ェアを取り付けている場合、Ａ／Ｖ／ＣＤコントローラ
／補助プロセッサ３２は、外部ビデオ供給源にゲンロッ
クし、局所ビデオと外部ビデオを画素単位で混合（エン
クラスト）することができる。

【００９７】画面のメモリ・マップは、ビデオ表示幅に
結び付けられておらず、独立に定義される。画面のベー
ス・アドレスは、システム・メモリ３４内のどこにでも
設定できる。画面メモリの幅は、１２８バイトから２０
４８バイトまでの２のべきである。画面の高さは、３２
ＫＢから２ＭＢまでの２のべきである。同一ライン上の
ビデオ・アドレスは、より小さな境界内でラップアラウ
ンド（循環）する。この配置構成を用いると、画面をよ
り大きな仮想画面内に置き、その中で縦横にスクロール
することが可能になる。

【００９８】さまざまなレジスタが、上で述べたビデオ
・モードを制御する。ビデオ・モード・レジスタは、上
にリストした特徴を制御するレジスタである。ビット０
およびビット１によって、画素ごとのビット数が決定さ
れる。ビット２およびビット３によって、クロック・サ
イクル単位での画素幅が決定される。ビット４ないしビ
ット６によって、ビデオ・アドレス内の最初の中断が決
定され、したがって、バイト単位の表示幅が決定され
る。ビット７ないしビット９によって、ビデオ・アドレ
ス内の第２の中断が決定され、したがって、バイト単位
の表示高さが決定される。ビット１０によって、外部ビ
デオ供給源に対する高速ロックのために水平タイマおよ
び垂直タイマをリセットできる入力へ同期出力が入力さ
れる。ビット１１によって、外部ビデオ・マルチプレク
サを使用する外部ビデオ供給源のオーバーレイであるエ
ンクラステーション（合成画像）が制御される。このマ
ルチプレクサは、Ａ／Ｖ／ＣＤコントローラ／補助プロ
セッサの「ＩＮＣ」ピンによって制御される。カラーの
うちの選択されたビットが、エンクラステーションの制
御に使用される。ビット１２によって、ボーダー・エン
クラステーションを制御する。これは、ボーダー・カラ
ーに適用される点を除いてビット１１と同一である。ビ
ット１３によって、可変解像度モードをセットする。ビ
ット１４によって、カラー保持モードをセットする。こ
のモードでは、カラー０が現走査線の前の非０カラーに
置換される。ビット１５によって、下の表に示されるよ
うに、ビット２、ビット３およびビット１５に基づいて
３クロックおよび５クロックの画素クロック幅がイネー
ブルされる。

【表３】

【００９９】ビデオ／メモリ・コントローラ６７は、画
素マスク・レジスタとパレット・インデックス・レジス
タも有する。マスク・レジスタ内でセットされているビ
ットのそれぞれについて、画素内の対応するビットが、
インデックス・レジスタからのビットによって置換され
る。インデックス・レジスタの上位ビットは、４ビット
画素のパレット・アドレスの上位部分を形成する。ボー
ダー・カラー・レジスタは、ボーダー・カラーを定義す
る１６ビット・レジスタである。このカラーは、１６ビ
ット画素と同じ形、すなわちビット０ないしビット４が
青、ビット５ないしビット１０が緑、ビット１１ないし
ビット１５が赤として表示される。

【０１００】ビデオ／メモリ・コントローラ６７は、シ
ステム・メモリ３４内の画面の２４ビットを使用するア
ドレスを定義する２つの画面アドレス・レジスタも有す
る。これは、画面の左上画素のアドレスである。

【０１０１】ビデオ／メモリ・コントローラ６７は、ビ
デオに対する追加の制御とさまざまな試験論理を提供す
る補助ビデオ・モード・レジスタＭＯＤＥ２も有する。
ビット０によって、ライト・ペン・レジスタがイネーブ
ルされ、その結果、水平カウンタと垂直カウンタを読み
取れるようになる。ビット２によって、ビデオ・タイマ
がイネーブルされ、ビット３およびビット４によって、
リフレッシュ周波数が決定される。ビット３およびビッ
ト４の値は、１がクロック／１２８のリフレッシュ周波
数を表し、２がクロック／２５６のリフレッシュ周波数
を表し、３がクロック／５１２のリフレッシュ周波数を
表す。ほとんどのＤＲＡＭが、６４ＫＨｚ以上のリフレ
ッシュ周波数を必要とする。リフレッシュ・コントロー
ラは、８サイクル以上のリフレッシュ・サイクルが要求
されるまで待った後に、システム'・バス６１を要求
し、必要な回数のＲＡＳ前ＣＡＳサイクルを実行する。
ビット６がセットされている時には、ビデオ・モードが
二重バッファリングされ、帰線消去中でなければ変更で
きなくなる。ＣＰＵ３０は、分割画面動作でのきれいな
モード変更のためにこのビットをセットする。ビット７
によって、垂直同期の極性が反転される。ビット８によ
って、水平同期の極性が反転され、ビット９は未使用で
ある。

【０１０２】パレットは、アドレスＦ１００００Ｈから
Ｆ１０３ＦＦＨまでにある２５６×１８ビットのＲＡＭ
ブロックである。各項目には、それぞれ６ビットの赤、
緑および青が含まれる。各項目は、２ワードにまたが
る。青と緑のビットは、上位ワードに現れる。赤のビッ
トは、下位ワードに現れる。上位ワードのビット２ない
しビット７が、青であり、上位ワードのビット１０ない
しビット１５が、緑であり、下位ワードのビット２ない
しビット７が、赤である。パレット内の項目に書き込む
には、ＣＰＵ３０は、まず下位ワードに赤のビットを書
き込み、次に上位ワードに緑と青のビットを書き込まな
ければならない。ＣＰＵ３０は、ボーダー中または帰線
消去中にパレットに書き込まなければならない。さもな
いと、ビデオにゴミが現れる。

【０１０３】プロセッサ・キャッシュ６２は、ＣＰＵ３
０のために命令を事前取出するという意味でのキャッシ
ュではない。そうではなくて、プロセッサ・キャッシュ
６２は、プログラム実行を高速化するためにＣＰＵ３０
が変数、スタック、またはプログラム・コードのために
使用することのできる、アドレスＦ１４０００ＨからＦ
１４３ＦＦＨまでに置かれた５１２×１６ビットのスタ
ティックＲＡＭである。これは、スタティックＲＡＭか
らなり、ページ不在の対象にはならない。データ、スタ
ックまたはプログラム・コードをプロセッサ・キャッシ
ュ６２に置くことによって、アクセスを高速化でき、ペ
ージ不在の頻度を下げることができる。この実施例で
は、キャッシュが小さく、キャッシュ区域に対するバイ
ト書込みは許可されない。割込みサービス・ルーチン
が、スタックにバイトをプッシュしてはならない。

【０１０４】ビデオ／メモリ・コントローラ６７は、６
つの割込み源、すなわちビデオ入力割込み、３つのアナ
ログ割込み、ＣＤブロック・デコーダ割込みおよびＤＳ
Ｐ７４割込みをサポートする。アナログ割込みを使用す
ると、単純なアナログ・ディジタル変換器を実施できる
ようになる。単安定バイブレータを、ダイオード、コン
デンサおよびポテンショメータから実施する。コンデン
サは、垂直同期によって放電され、ポテンショメータの
設定に依存する速度での充電が開始される。コンデンサ
の電圧がＡ／Ｖ／ＣＤコントローラ／補助プロセッサ３
２への入力の閾値に達した時に、割込みが生成される。
その後、プロセッサは、垂直カウンタを読み取って、コ
ンデンサがどれほど早く充電されたかの尺度を得、した
がって、ポテンショメータの設定の尺度を得ることがで
きる。

【０１０５】ビデオ／メモリ・コントローラ６７は、６
つの割込みのすべてを独立にイネーブルまたはディスエ
ーブルできる、割込みイネーブル・レジスタも有する。
割込み確認書込みレジスタのビットのどれかに論理１を
書き込むと、対応する割込みがクリアされる。割込み読
取りレジスタは、保留中のすべての割込みを反映する。

【０１０６】ビデオ／メモリ・コントローラ６７は、８
０３７６ＣＰＵ３０の１６ＭＢアドレス範囲を、下記の
メモリ・マップにデコードする。すなわち、８ＭＢのＤ
ＲＡＭ０（０Ｈから７ＦＦＦＦＦＨまで）、７ＭＢのＤ
ＲＡＭ１（８０００００ＨからＥＦＦＦＦＦＨまで）、
６４ＫＢのＲＯＭ０（Ｆ０００００ＨからＦ０ＦＦＦＦ
Ｈまで）、６４ＫＢの内部メモリ（Ｆ１００００Ｈから
Ｆ１ＦＦＦＦＨまで）および８９６ＫＢのＲＯＭ１（Ｆ
２００００ＨからＦＦＦＦＦＦＨまで）である。６４Ｋ
Ｂの内部メモリには、パレットＲＡＭ、ブリッタ（ブロ
ック転送機能）レジスタ、ＤＳＰレジスタおよびＤＳＰ
メモリが含まれる。パレットのアドレス範囲は、上で説
明した。ブリッタ（ブロック転送機能）レジスタは、Ｆ
１０４００ＨからＦ１０７ＦＦＨまでの範囲にある。Ｄ
ＳＰメモリは、Ｆ１０８００ＨからＦ１８０００Ｈまで
の範囲にある。

【０１０７】オンボードの画面ＲＡＭとシステムＲＡＭ
は、５１２ＫＢのＤＲＡＭである。画面ＲＡＭとシステ
ムＲＡＭを構成するオンボードＤＲＡＭは、１６ビット
幅または３２ビット幅のいずれかとすることができる。
適当なＤＲＡＭは、東芝製造のＴＣＳ１４１７０ＢＪ
２５６ＫＢ×１６ビット・メモリ・チップである。ＤＲ
ＡＭのサイズは、リセット中にＡ／Ｖ／ＣＤコントロー
ラ／補助プロセッサ３２によって判定されるが、ＣＰＵ
３０には直接影響しない。そして、ＤＲＡＭサイズが大
きいと、ビデオ／メモリ・コントローラ６７がより高速
に動作できるようになり、他のバス・マスタ候補が使用
可能な帯域幅が広がる。いくつかの表示モードおよびブ
リッタ（ブロック転送機能）モードは、３２ビット・メ
モリの場合にのみ可能である。上で示したように、２バ
ンクのＤＲＡＭを取り付けることができる。少量のＤＲ
ＡＭを取り付ける場合、これらのＤＲＡＭは、上で示し
たメモリ・マップ全体を通して繰り返される。

【０１０８】ブートストラップＲＯＭは、必ず１６ビッ
ト幅である。ブートストラップＲＯＭは、多数の製造業
者によって製造されている２７Ｃ５１２消去可能プログ
ラム可能読取り専用メモリ２個から構成され、したがっ
て、１２８ＫのブートストラップＲＯＭが与えられる。
リセットの後、ＲＯＭと内部メモリを含むＦ２００００
ＨからＦＦＦＦＦＦＨまでの１ＭＢウィンドウが、１６
ＭＢアドレス範囲全体を通じて繰り返される。これによ
って、さまざまプロセッサがＡ／Ｖ／ＣＤコントローラ
／補助プロセッサ３２を用いてブートできるようにな
る。上記のメモリ・マップは、メモリ・タイプ・レジス
タがＣＰＵ３０によって初めて書き込まれる時に採用さ
れる。ビデオ／メモリ・コントローラ６７は、可能な場
合には必ずシステム・メモリ３４に対してページ・モー
ド・サイクルを実行する。これは、通常のメモリ・サイ
クルより高速であり、連続した読取りまたは書込みが同
一ページ内で行われる場合に発生する。ビデオ／メモリ
・コントローラ６７は、ＤＲＡＭ内のカラム数を知る必
要がある。カラム数は、メモリ・タイプ・レジスタにプ
ログラムされている。メモリ・タイプ・レジスタ内で
は、ビット０およびビット１によって、ＤＲＡＭ内のカ
ラム数が決定され、０が２５６カラムを表し、１が５１
２カラムを表し、２が１０２４カラムを表し、３が２０
４８カラムを表す。

【０１０９】ビデオ／メモリ・コントローラ６７は、７
タイプの転送すなわち、通常ＤＲＡＭサイクル（４クロ
ック）、ページ・モードＤＲＡＭサイクル（２クロッ
ク）、ＲＯＭサイクル（６クロック）、内部メモリ（２
クロック）、外部入出力（６クロック）、割込み確認
（２クロック）および内部入出力（２クロック）をサポ
ートする。ＣＰＵ３０は、実際の転送よりも１サイクル
余分にサイクルする。内部バス・マスタは、転送時間で
サイクルできる。

【０１１０】ビデオ／メモリ・コントローラ６７は、Ｃ
ＰＵ３０の２Ｘ（２倍速）クロックであり、テレビジョ
ン・クロマ副搬送波の倍数である水晶クロックに水晶発
振器を使用する。この水晶クロックは、バッファリング
され、ＣＰＵ３０に出力される。同一のクロックが、１
／２分周器に通され、主システム・クロックとして出力
される。このクロックは、独立のピンを介してＡ／Ｖ／
ＣＤコントローラ／補助プロセッサ３２に入力される。
クロックを出力し入力する理由は、ＣＰＵの２Ｘクロッ
クと主システム・クロックの間の相対スキューを、どち
らかの経路にわずかな遅延を追加することによってどち
らかに調節できるようにするためである。水晶周波数
は、水晶周波数を１から１５までの数で割ることがで
き、５０％のデューティ比を有する出力波形を作ること
のできるプログラム式分周器によって分周される。これ
は、テレビジョン・カラー副搬送波として使用される。

【０１１１】クロマ分周器レジスタは、２Ｘ水晶周波数
に対するテレビジョン・カラー副搬送波（クロマ）の比
を定義する４ビット・レジスタである。これは、次式に
従ってプログラムしなければならない：クロマ＝２Ｘ水
晶周波数／クロマ周波数−１。

【０１１２】ビデオ／メモリ・コントローラ６７は、状
況（ステータス）レジスタも有する。状況レジスタのビ
ット０がセットされている場合、ビデオ・タイミング
を、ＰＡＬ（欧州テレビジョン信号標準規格）用にセッ
トアップしなければならない。状況レジスタのビット０
がクリアされている場合、ビデオ・タイミングをＮＴＳ
Ｃ用にセットアップしなければならない。状況レジスタ
のビット１がセットされている場合、現フィールド内で
ライト・ペン入力があった。このビットは、ライト・ペ
ンによってセットされ、垂直同期によってクリアされ
る。

【０１１３】ビデオ／メモリ・コントローラ６７は、リ
セット中にあるモードにすることができ、その後には、
２ワード幅入出力位置と６４Ｋメモリ位置だけに応答す
るようになる。入出力位置の実際の位置は、チップ選択
入力によって決定され、したがって、この位置は、外部
から決定できる。この「覗き穴」モードを用いると、Ａ
／Ｖ／ＣＤコントローラ／補助プロセッサ３２が、コン
ピュータ・システム１０の入出力およびアドレスのメモ
リ・マップ内の小さなギャップだけを占有するようにす
ることができる。

【０１１４】これらのレジスタは、３２ビット幅であ
り、したがって、２回の１６ビット・アクセスとしてア
クセスしなければならない。Ａ／Ｖ／ＣＤコントローラ
／補助プロセッサ３２内の入出力レジスタのすべてをア
ドレスするには、必要なレジスタの通常の入出力アドレ
スに、まず下位ワード（ａ［１］ロー）を書き込む。そ
の後、そのレジスタは、上位ワード（ａ［１］ハイ）で
読み書きできるようになる。Ａ／Ｖ／ＣＤコントローラ
／補助プロセッサ３２の内部と外部のすべてのメモリを
アドレスするには、バンク・レジスタに書き込むことに
よって、ビデオ／メモリ・コントローラ６７によって普
通にデコードされる１６ＭＢアドレス空間内の任意の６
４Ｋ境界に６４Ｋウィンドウを移動することができる。
バンク・レジスタは、８ビット・レジスタであり、覗き
穴モードでメモリをアドレスする時に最上位８ビットを
供給する。たとえば、形式上はＦ１００００Ｈにあるパ
レットをアクセスするには、ＣＰＵ３０は、バンク・レ
ジスタに０Ｆ１Ｈを書き込んだ後に、外部チップ選択に
よって決定される覗き穴位置の最下位で読み書きしなけ
ればならない。

【０１１５】ブリッタ７０は、グラフィカル補助プロセ
ッサであり、その目的は、グラフィックス作成とアニメ
ーションをできる限り高速に（メモリ帯域幅によって制
限される）実行することである。ブリッタ７０は、ＣＰ
Ｕ３０またはＤＳＰ７４によってメモリに書き込まれた
コマンドを実行する。ブリッタ７０は、システム・メモ
リ３４から新しいコマンド・セットを読み取ることによ
って、任意の長さのグラフィックス動作のシーケンスを
実行できる。グラフィックス動作を実行している間、ブ
リッタ７０は、システム'・バス６１のマスタになり、
ＣＰＵ３０によるバス活動を全て拒否する。ブリッタ７
０は、普通ならＣＰＵ３０が実行するはずの動作を実行
するのに使用されており、したがってプログラム動作を
高速化しているので、これは合理的である。また、これ
によって、ブリット動作に関する同期制御プログラミン
グの必要と、ブリッタ７０内に割込み生成ハードウェア
を設ける必要がなくなる。しかし、他の２つのプロセッ
サ（ＤＳＰ７４とコンパクト・ディスクＤＭＡ）のいず
れかの実時間プログラミングを可能にするために、ブリ
ッタ７０は、これらのプロセッサがＤＭＡ転送を要求す
る場合に、その動作を中断し、ＤＳＰ７４またはコンパ
クト・ディスクＤＭＡチャネルにシステム'・バス６１
を与える。また、割込みが発生した場合にも、ブリッタ
７０はそれ自体を中断させ、システム'・バス６１をＣ
ＰＵ３０に与える。これらの転送のどれの間にも、現動
作は中断されるが、割込み信号がインアクティブになっ
た時またはＤＳＰ７４のＤＭＡアクセスが完了した時
に、現動作が再開される。

【０１１６】ブリッタ７０の動作は、下記の単純なプロ
グラムとみなすことができる。

【数１】 コマンドとオペランドは、ＣＰＵ３０またはＤＳＰ７４
のいずれかによってメモリに書き込まれる。

【０１１７】ブリッタ７０は、Ａ／Ｖ／ＣＤコントロー
ラ／補助プロセッサ３２の入出力空間内に複数のレジス
タを有する。すなわち（１）２つの読取り可能なブリッ
タ宛先レジスタと同一の入出力アドレスを共用する、２
つの書込み可能なブリッタ（ブロック転送機能）プログ
ラム・アドレス・レジスタと、（２）読取り可能な第１
ブリッタ（ブロック転送機能）ソース・アドレス・レジ
スタと同一のアドレスを共用する、書込み可能なブリッ
タ（ブロック転送機能）コマンド・レジスタと、（３）
読取り可能な第２ブリッタ（ブロック転送機能）ソース
・アドレス・レジスタと同一のアドレスを共用する、書
込み可能なブリッタ制御レジスタと、（４）読取り可能
な内側カウント・レジスタと、（５）読取り可能なブリ
ッタ外側カウント・レジスタと同一の入出力アドレスを
共用する、書込み可能な第１ブリッタ診断レジスタと、
（６）読取り可能なブリッタ状況レジスタと同一の入出
力アドレスを共用する、書込み可能な第２ブリッタ診断
レジスタと、（７）書込み可能な第３ブリッタ診断レジ
スタである。

【０１１８】ブリッタ７０は、グラフィックス動作とブ
ロック移動動作を実行するためさまざまなモードで動作
できる。ブリッタ７０は、主として３つの別々のブロッ
ク、すなわちデータ経路、アドレス・ジェネレータ、お
よびシーケンサに分割された内部アーキテクチャを有す
る。データ経路には、３つのデータ・レジスタ、すなわ
ちソース・データ・レジスタ、宛先データ・レジスタ、
およびパターン・データ・レジスタが含まれる。データ
経路には、知的ブリット動作を可能にするための多才な
比較器と、出力データを生成するための論理機能ユニッ
ト（ＬＦＵ）も含まれる。

【０１１９】アドレス・ジェネレータ（生成回路）に
は、３つのアドレス・レジスタ、すなわちブリッタ（ブ
ロック転送機能）コマンドを取り出すのに使用されるプ
ログラム・アドレス・レジスタ、ソース・レジスタ、お
よび宛先アドレス・レジスタが含まれる。アドレス・ジ
ェネレータには、アドレスを更新するための関連するス
テップ・レジスタを有する論理演算機構（ＡＬＵ）と、
出力アドレスを生成するためのマルチプレクサも含まれ
る。

【０１２０】シーケンサは、ソフトウェアに関して、上
で短い単純なプログラムを用いて示したように、２つの
ループ（内側ループと外側ループ）と複数の手順とを有
する、ブリッタ７０が走行させるプログラムとして働
く。このプログラムは固定されているが、その動作のさ
まざまな部分が、ブリッタ（ブロック転送機能）コマン
ド・レジスタ内のフラグに基づいて条件実行され、ルー
プ・カウントも、コマンドの一部である。

【０１２１】データ経路には、３つのレジスタと、２つ
のデータ操作ブロックが含まれる。２つのデータ操作ブ
ロックとは、出力データを作るために複数の有用な方法
で複数のデータ・レジスタの内容を組み合わせることの
できる論理機能ユニットと、書込み動作を禁止し、任意
指定としてブリッタ動作を停止させるためにデータに対
する比較を実行することのできる比較器である。

【０１２２】データ経路は、４つのサイズ、すなわち３
２ビット、１６ビット、８ビットおよび４ビットのデー
タを扱うことができる。ロング・ワード（３２ビット・
ワード）は、高速ブロック移動および高速ブロック・フ
ィルを実行する時に使用される。画素（４ビット幅、８
ビット幅または１６ビット幅）は、線描、多重プレーン
操作、キャラクタ・ペイントなど、すべてのブリッタ
（ブロック転送機能）モードを使用して操作できる。

【０１２３】データ経路の大多数は、最大画面画素サイ
ズである１６ビット幅である。しかし、ソース・データ
・レジスタは３２ビット幅であり、ソース・データ・レ
ジスタの上位１６ビットは、論理機能ユニットのモード
に無関係に、３２ビット・モードで書き込まれるデータ
の上位１６ビットを作るのに使用される。したがって、
２つの１６ビット幅レジスタ（パターン・データと宛先
データ）と１つの３２ビット幅データ・レジスタ（ソー
ス・データ・レジスタ）が存在する。ソース・データ・
レジスタと宛先データ・レジスタは、内側ループ内で対
応する読取りサイクルがイネーブルされた時に、システ
ム・メモリ３４内のソース・アドレスと宛先アドレスか
らロードされる。しかし、パターン・データを用いるブ
リッタ動作の開始時には、３つのデータ・レジスタのす
べてがロードされ、パターン・データは、出力データの
制作の際または比較器内のいずれかで、データの追加供
給源としてこれを使用できる。たとえば、パターン・デ
ータ・レジスタ内のデータは、たとえばマスク、書込み
用のパターン、または基準値とすることができる。パタ
ーン・データは、ソース・データ・レジスタの両方のワ
ードにロードされる。

【０１２４】論理機能ユニットは、出力データを生成
し、この出力データは、システム・メモリ３４内の宛先
に書き込まれる。論理機能ユニットは、ソース・レジス
タ画素と宛先レジスタ画素のすべての論理組合せを実行
できる。「ソース・データ画素」は、ソース・データ・
レジスタまたはデータ・パターン・データ・レジスタの
うちのいずれかから選択できる。ＬＦＵは、データ・レ
ジスタからの入力データの２組の４つのブール最小項

【数２】 のうちのいずれかを選択し、２つの選択された最小項の
論理和を生成する。これによって、入力データの任意の
論理組合せが可能になり、したがって、１６個の機能の
可能性が存在する。

【０１２５】３２ビット・モードでは、ＬＦＵが、通常
はソース・データを作るようにセットされる。というの
は、ＬＦＵが１６ビット幅しかないからである。ロング
・ワード書込み中に書き込まれる上位１６ビットは、必
ずソース・レジスタの上位１６ビットから導出される。

【０１２６】比較器は、ソース・データ・レジスタ、宛
先データ・レジスタおよびパターン・データ・レジスタ
内のデータに対してさまざまな比較を実行することがで
きる。その比較条件が満たされる場合、比較器は禁止信
号を生成する。禁止信号は、書込み動作を禁止するのに
使用され、任意指定として、ブリット（ブロック転送）
動作を停止させるのに使用される。比較器は、画素プレ
ーン効果をもたらすため、透明カラーを与えるため、衝
突検査動作のため、システム・メモリ３４探索動作のた
め、およびキャラクタ・ペイント動作の補助として使用
することができる。

【０１２７】複数プレーン動作は、すべての画素にプレ
ーン番号を割り当てることによってサポートされる。こ
のモードは、４ビット画素および８ビット画素だけに適
用可能である。８ビット画素モードでは、８ビットのう
ちの２ビット（ビット６とビット７）が、２プレーンま
たは４プレーンを与えるのに使用され、４ビット（ニブ
ル）画素モードでは、４ビットのうちの１ビット（２ニ
ブル・バイトのビット３とビット７）が、２プレーンを
与えるのに使用される。比較器は、宛先データのプレー
ン番号がソース・データのプレーン番号と等しくない場
合、それを超える場合、またはこれらの任意の組合せの
場合に、禁止出力を生成できる。これは、画面に書き込
まれるデータを、異なるプレーンに既に存在するデータ
によってマスクできることを意味する。

【０１２８】比較器は、ソース画素全体が宛先画素と等
しいもしくは等しくない場合に、禁止出力を作ることが
できる。これは、たとえば、特定の値を求めてシステム
・メモリ３４を探索するために使用でき、より重要なこ
とに、透明になる（トランスペアレントな）カラーを指
定し、データ・レジスタ内に透明カラー値を保持するの
に使用できる。これは、１６ビット画素、８ビット画素
または４ビット画素に適用される。

【０１２９】ブリッタ７０は、比較器ビット対画素拡張
モード動作も有する。この比較器動作によって、たとえ
ばキャラクタ・ペイントに使用される、データのビット
から画素への拡張が可能になる。このモードでは、比較
器が、内側カウンタの値に基づいてソース・バイトの１
ビットを選択し、そのビットが論理０の場合に書込み動
作を禁止する。

【０１３０】ブリッタ７０には、３つの画素解像度モー
ドを扱うための手段がある。３つの画素解像度モードと
は、各ワードが１画素に対応する１６ビット・モード、
各バイトが１画素に対応する８ビット・モード、および
各バイトが２画素に対応する４ビット・モードである。
８ビット画素モードと１６ビット画素モードでは、デー
タ経路が１時に１画素を扱っており、動作は単純であ
る。しかし、４ビット画素モードでは、システム・メモ
リから読み書きされるバイトの半分だけが現画素であ
り、したがって、データ経路に対してある追加の必要条
件が課せられる。４ビット・モードの書込み動作時に
は、未変更の宛先データが、データ・バイトのうち現画
素に対応しない半分に書き込まれる。したがって、４ビ
ット・モードでは、宛先の読取りを必ずイネーブルしな
ければならない（制御ビットＤＳＴＥＮをセットす
る）。こうしなければならないのは、メイン・メモリに
１バイト未満を書き込むための手段がないからである。

【０１３１】また、ソース４ビット画素アドレスと宛先
４ビット画素アドレスが、ＲＡＭの対応するバイトの異
なる半分を指している可能性もある。この場合、シフタ
によって、ソース・データの２つの半分を入替える。４
ビット・モードでは、パターン・バイトの２つのニブル
（１バイトの半分すなわち４ビット）を、通常は同一の
値にセットしなければならない。ブリッタ７０内のプロ
グラムに関する画素は、表示幅と一致する必要がなく、
大量のデータを移動するための最も効率的な方法は、３
２ビット・モードであることに留意されたい。このよう
なモードの転送は、ロング・ワード整列されなければな
らず、このシステムには、３２ビットＲＡＭを装着して
いなければならないことを想起されたい。

【０１３２】ブリッタ７０は、アドレス・ジェネレータ
も有する。アドレス・ジェネレータには、３つのアドレ
ス・レジスタ、増分レジスタまたはステップ・レジス
タ、アドレス加算器、およびアドレス出力マルチプレク
サが含まれる。３つのアドレス・レジスタは、ソース・
アドレス、宛先アドレスおよびプログラム・アドレスを
保持する。これら３つのレジスタのそれぞれが、２４ビ
ット・レジスタであって、ブリッタ７０が１６ＭＢまで
アドレスできるようになっている。さらに、ソース・ア
ドレス・レジスタと宛先アドレス・レジスタには、４ビ
ット画素モードで使用されるニブル・ビットが含まれ
る。プログラム・アドレス・レジスタは、プログラムが
取り出されるアドレスを保持し、それを使用してメモリ
・サイクルが実行されるたびに、１ワードだけ増分され
る。このレジスタは、常に偶数であり、したがって、ビ
ット０は必ず論理０になっていなければならない。

【０１３３】ソース・アドレス・レジスタと宛先アドレ
ス・レジスタは、各サイクルの後と、他の時刻に、加算
器を使用して更新され、これによって、それらが参照す
る対象に関してかなりの柔軟性がもたらされる。ソース
・アドレス更新と宛先アドレス更新のすべては、任意指
定として、アドレス・レジスタの下位１６ビットないし
１９ビットだけに対して行うことができる。これは、ブ
リッタ７０が効果的に６４Ｋページ、１２８Ｋページ、
２５６Ｋページ、または５１２Ｋページ内で動作するこ
とを意味する。このモードでは、ページ内でアドレスが
オーバーフローする場合に、アドレスがラップ（循環）
し、オーバーフローやアンダーフローがなくなる。

【０１３４】ブリッタ７０は、アドレスの更新に使用さ
れる２５ビット幅加算器であるアドレス加算器も有す
る。このアドレス加算器を用いると、０．５、１または
２の定数値か、ステップ・レジスタのうちの１つに記憶
された変数を、アドレス値に加算することができる。こ
のアドレス加算器は、同じ値を減算することもできる。
第２５ビットは、上で述べたアドレスのニブル部分であ
る。１画素の増分は、画面解像度の現在の設定に応じ
て、アドレスに対して異なる影響を及ぼす。

【０１３５】すべてのアドレス・レジスタが、適当なメ
モリ・サイクルすなわち、アドレス・レジスタのソース
に関してはソース読取りの終り、宛先アドレス・レジス
タに関しては宛先の書込みの終りに、自動的に更新され
る。アドレスは、ブリッタ（ブロック転送機能）コマン
ド内のＳＷＲＡＰビットおよびＤＷＲＡＰビットを使用
することによって垂直にラップするようにでき、ブリッ
タ制御レジスタ内のＳＬＷＲＡＰビットおよびＤＬＷＲ
ＡＰビットを使用することによって水平にラップするよ
うにすることができる。

【０１３６】アドレス出力マルチプレクサは、システム
・メモリ３４に対する外部アドレスを提供する。これ
は、３種類のアドレス、すなわちソース・アドレス、宛
先アドレスおよびプログラム・アドレスを提供する。こ
れらは、対応するアドレス・レジスタから直接に獲得さ
れる。

【０１３７】ブリッタ７０が線を描く時には、アドレス
・レジスタが、通常とは異なる形で使用される。宛先ア
ドレス・レジスタは、線描画アドレスとして使用され、
ソース・アドレス・レジスタはデルタ１、ステップ・レ
ジスタはデルタ２として使用される。線描画中には、デ
ルタ１からデルタ２を減算し、その時に作られた借り出
力を使用して、宛先アドレス・レジスタに何を加算する
かを決定する。これ以上の詳細については、下の線描画
に関する節を参照されたい。

【０１３８】ブリッタ７０は、ブリッタ７０の動作を制
御するシーケンサも有する。この制御の流れは、２つの
水準で検討するのが最適である。制御の全体の流れを支
配する外側ループと、実際のブリット動作または線描画
動作を実行する内側ループがある。外側ループの中に
は、コマンド読取り手順、パラメータ読取り手順および
内側ループという３つの部分がある。

【０１３９】内側ループは、実際のブリット動作または
線描画動作を実行する。内側ループ・サイクルには、３
つまでのメモリ・サイクルを含めることができる。この
サイクルは、ソース・アドレスからの読取りと、宛先ア
ドレスからの読取りと、宛先アドレスへの書込みであ
る。３つのサイクルのいずれも任意指定である。このル
ープにソース読取りが含まれるか、あるいはソース読取
りと宛先読取りが含まれる場合、宛先書込みが発生する
前に、比較器の禁止機構がテストされる。これによっ
て、比較器の禁止条件が満たされる時に書込みサイクル
を迂回できるようになる。比較器の禁止条件が満たされ
る時には、現在の動作を停止させ、制御をＣＰＵ３０に
返すことができる。その後、プログラムは、アドレス・
レジスタを検査して、禁止がどこで発生したかを判定
し、その結果、衝突検出を実行できる。その後、ＣＰＵ
３０は、動作を再開するか、打ち切るかを決定できる。
内側ループでは、内側ループ・カウンタが０に達するま
で動作が実行される。内側ループ・カウンタは、１０ビ
ット・カウンタであり、したがって、内側ループは、１
回から１０２４回までのどの回数でも繰り返すことがで
きる。

【０１４０】ブリッタ７０には、比較器の書込み禁止が
発生する時に動作を停止させることによる、衝突検出の
ための手段がある。これが発生する時には、制御をＣＰ
Ｕ３０に返し、ＣＰＵ３０は、ブリッタ７０の内部状態
を検査して、何が衝突を引き起こしたかを判定する。こ
の時点で、ＣＰＵ３０は、ブリッタ７０に実行中であっ
た動作を再開させるか、ブリッタ７０をリセットして遊
休状態にするかを選択できる。ブリッタ７０を別の動作
に使用する前に、リセット・コマンドまたは再開コマン
ドのいずれかを発行しなければならない。ブリッタ７０
が延期状態にある間に、コマンド・レジスタに新しい値
を書き込むことができ、その結果、衝突停止機構をディ
スエーブルできることに留意されたい。

【０１４１】パラメータ読取り手順は、新しいパラメー
タの組を内側ループにロードするという非常に単純なシ
ーケンスである。この手順では、メモリから、データ・
レジスタの事前設定に使用される内側ループ・カウンタ
値、ステップ・レジスタ値およびパターン値をこの順番
で読み取る。内側カウントは、効果的には内側ループが
実行される回数になる。ステップ・レジスタは、アドレ
ス増分に使用され、パターン・レジスタは、データ操作
に使用される。

【０１４２】パラメータ読取り手順は、ブリット動作の
開始時にコマンド読取り手順の一部として呼び出され、
ＰＡＲＲＤ制御ビットによる決定に従ってブリット動作
によって要求された場合にも呼び出される。内側ループ
を通過するパスの間に余分なパラメータ読取りを発生さ
せて、パラメータを変更し、これによって、不規則な形
状のペイントや、ラン・レングス（ＲＬＬ）符号化デー
タの伸長などの動作を行うことができる。

【０１４３】コマンド読取り手順は、新しいブリット動
作を開始するために使用される。ブリッタ７０は、イン
アクティブのリセット状態で始動する。この状態は、ブ
リッタ７０の通常のインアクティブ状態を表す。この状
態からコマンド・レジスタ書込みを実行して、ブリッタ
７０を始動するが、通常はプログラム・アドレス・レジ
スタへの書込みを先に行う。動作パラメータの完全な組
が、自動増分されるプログラム・カウント・アドレスか
らロードされ、制御がコマンド読取りループから出る。
ブリット動作が完了した時、プログラム・カウント・ア
ドレスから次のコマンドを読み取り、このコマンドがブ
リッタ７０を走行モードのままにする場合、新しいパラ
メータの組をロードし、次の動作を開始する。そうでな
い場合、ブリッタ７０は、その停止状態に入り、システ
ム'・バス６１をＣＰＵ３０に返す。上記の機構を用い
ると、ブリッタ７０が、プロセッサの介入を全く必要と
せずに任意の長さのグラフィックス・コマンド・シーケ
ンスを実行できるようになる。プロセッサ入出力書込み
サイクルは、ブリッタのメモリ読取りと比較して相対的
に低速であるので、これは非常に有用である。

【０１４４】外側ループの通常動作は、コマンド読取り
ループから脱出する時に開始される。その後、パラメー
タ読取りループに入って、パラメータの最初の組を読み
取り、動作開始前に内側カウンタに初期値をロードされ
た状態で内側ループに入る。その後、外側カウンタを減
分し、０になったならば、コマンド読取りループに入
る。その後、ソース・アドレス・レジスタと宛先アドレ
ス・レジスタのいずれかまたは両方を、ステップ・レジ
スタの内容を用いて更新することができる。その後、任
意指定としてパラメータ読取りループに入って、内側ル
ープにもう一度入る前にさまざまな内側ループ・カウン
タを更新することができる。この２つのループを用いる
と、ブリッタ７０が、２次元画面構造に関する動作を実
行できるようになり、外側アドレス・レジスタの更新に
よって、画面アドレス・ポインタがその構造の次のライ
ンの始点を指すように移動する。パラメータ読取りルー
プによって、柔軟性が追加されると同時に、ラインごと
に画面構造パラメータを変更できるようになる。

【０１４５】ブリッタ７０は、メモリ・インターフェー
ス状態生成回路も有する。この状態生成回路は、すべて
のメモリ・サイクルのサイクル・タイミング生成とバス
・アービトレーションを制御する。ブリッタ７０は、ブ
リッタ（ブロック転送機能）コマンド・シーケンスの持
続時間の間、ＣＰＵ３０からシステム'・バス６１の制
御を奪う。これは、上で述べたバス委譲の対象である
が、ブリッタ７０は、システム'・バス６１を与えられ
るとすぐにその動作を開始する。好ましい実施例では、
ブリッタ７０が、ＣＰＵ３０にプログラムＲＯＭ５０と
プロセッサ・キャッシュ６２へのアクセスを許可する
が、Ａ／Ｖ／ＣＤコントローラ／補助プロセッサ内のす
べてのデバイスが、システム'・バス６１に対する制御
を有する。しかし、単純化のために、代替方法では、Ｃ
ＰＵ３０がシステム'・バス６１のマスタでない間、ブ
リッタ７０がＣＰＵ３０を停止させることができる。

【０１４６】メモリ・インターフェースは、ＤＳＰ７４
またはコンパクト・ディスク読取りチャネルがシステ
ム'・バス６１を要求すると、現メモリ・サイクルを完
了すると同時にシステム'・バス６１をこれらに譲る。

【０１４７】割込みも、ブリッタ制御レジスタ内でマス
クされていない限り、ブリッタ７０に動作を中断させ
る。ブリッタ７０は、割込み線自体の状態を検出し、こ
れを使用して動作を中断する。割込み線が前の状態に戻
ると同時に動作が再開されるが、割込み線が前の状態に
戻るのは、ＣＰＵ３０が確認ポートへの書込みを行った
時である。これは、必ずしも割込みサービス・ルーチン
の終りではなく、したがって、プログラマは、スタック
のあふれに注意しなければならず、通常はサービス・ル
ーチン中には割込みをディスエーブルしたままにしてお
かなければならない。ブリッタ７０は、割込み線がクリ
アされると同時に、ＣＰＵ３０からの介入なしに動作を
再開する。ブリッタ７０は、内部割込み源（ビデオ割込
み、アナログ入力割込みおよびコンパクト・ディスク割
込み）だけに応答する。外部ＣＰＵ割込み源は、ブリッ
タ７０に全く影響しない。

【０１４８】ブリッタ７０は、多数の動作モードを有す
る。ブリッタ７０が実行する最も単純な動作には、シス
テム・メモリ３４の１ブロックを別のブロックにコピー
する動作や、システム・メモリ３４のブロックを所定の
値で満たす動作が含まれる。これらの動作は、システム
・メモリ３４の線形部分と、任意の画面長方形に対して
実行できる。コピー動作の場合、宛先データ・レジスタ
が、変更されるシステム・メモリ３４のアドレスとして
使用され、ソース・アドレス・レジスタが、コピーされ
るデータのアドレスとして使用される。

【０１４９】動作がメモリの線形区域に対して実行され
る時には、アドレス制御ビットのほとんどが０にセット
される。ステップ・レジスタは使用されず、唯一の必要
条件は、ＤＳＩＧＮビットおよびＳＳＩＧＮビットを適
切に設定することによって、コピーを行う際にアドレス
を増分するか減分するかを決定することである。アドレ
ス・レジスタに置かれる初期値は、ＤＳＩＧＮビットま
たはＳＳＩＧＮビットがセットされていない場合には動
作が行われる区域の最下位であり、ＤＳＩＧＮビットま
たはＳＳＩＧＮビットがセットされている場合には最上
位であることに留意されたい。どちらの場合でも、最初
に読み書きされる画素が最初のアドレスになる。動作の
長さは、内側カウンタに置かれ、外側カウンタは０にセ
ットされる。

【０１５０】操作されるブロックが非常に大きい場合、
内側ループ・カウンタと外側ループ・カウンタの両方を
使用しなければならない可能性があり、この場合、操作
される画素の個数は、内側ループ・カウンタ値と外側ル
ープ・カウンタ値の積によって与えられる。ソース・デ
ータまたは宛先データのどちらかまたは両方が、線形区
域ではなく長方形の時には、内側ループ・カウンタに長
方形の幅を格納し、外側ループ・カウンタに長方形の高
さを格納する。

【０１５１】適当なステップ・レジスタに、長方形の右
端から次のラインの左端までのアドレス増分をセットす
る。ＳＲＣＵＰビットとＤＳＴＵＰビットは、ソースま
たは宛先が長方形であるかどうかに従ってセットする。
画素ごとに８ビット以上のモードでは、ＳＲＣＥＮやＤ
ＳＴＥＮはメモリ・フィルに使用されず、メモリ・コピ
ーのためには、ビットＳＲＣＥＮをセットしなければな
らない。４ビット画素モードでは、他方の画素との衝突
を避けるために宛先の読取りが実行されるように、ＤＳ
ＴＥＮも必ずセットしなければならない。この方法を使
用すると、他の方法より低速になることに留意された
い。

【０１５２】ブリッタ７０は、周知のディジタル微分解
析器（ＤＤＡ）アルゴリズムに基づいて線を描く。この
アルゴリズムの基礎は、所与の線に関して、Ｘアドレス
またはＹアドレスのうちの一方を、１画素を描くたびに
必ず増分し、もう一方のアドレスは、適当な算術条件が
満たされる場合に限って増分するというものである。ブ
リッタ７０が使用するアルゴリズムでは、ｄｘとｄｙの
うちの小さい方を作業値からくり返し減算し、アンダー
フロー発生時にはｄｘとｄｙのうちの大きい方を加算す
ることによって条件増分を引き起こす算術条件を計算
し、効果的に除算を使用して傾きを計算する。表記「ｄ
ｘ」は、その線が対応するＸ軸に沿った距離を指し、｜
（Ｘ１−Ｘ２）｜によって与えられる。ただし、Ｘ１と
Ｘ２は、２点のＸ座標であり、垂直棒表記は、これらの
差の絶対値を意味する。したがって、（Ｘ１，Ｙ１）か
ら（Ｘ２，Ｙ２）まで線を描く場合、ｄｘ＝｜（Ｘ１−
Ｘ２）｜であり、ｄｙ＝｜（Ｙ１−Ｙ２）｜である。こ
れらの値から、Ｄ１（ＤＤＡでは「デルタ１」と称す
る）は、ｄｘとｄｙのうちの大きい方、Ｄ２（ＤＤＡで
は「デルタ２」と称する）は、ｄｘとｄｙのうちの小さ
い方によって与えられる。その後、描かれる画素ごと
に、当初はＤ１／２にセットされる作業値からＤ２を減
算し、この減算の結果の符号（アンダーフローを示す）
が、画面アドレス更新の条件部の算術条件になる。この
アンダーフローが発生する時には、Ｄ１の元の値を作業
値に加算する。ｄｙに対するｄｘの比によって、このア
ンダーフローと加算の発生する頻度が与えられることが
わかる。この比はもちろん、線の傾きである。

【０１５３】線描を作成するのに使用される値は、ブリ
ッタ（ブロック転送機能）コマンド内で下記に従ってセ
ットされる。線の始点は、宛先アドレスであり、Ｄ１
は、ソース・アドレス・レジスタのビット１０ないしビ
ット１９に置かれ、Ｄ１／２は、ソース・アドレス・レ
ジスタのビット０ないしビット９に置かれる。Ｄ１は、
内側カウンタ値でもある。ただし、線の両端の点を描画
する場合には、Ｄ１＋１を使用しなければならない。Ｄ
２は、宛先ステップ・レジスタに置かれる。ｄｘがｄｙ
より大きい場合、ＹＦＲＡＣフラグをセットし、そうで
なければＹＦＲＡＣフラグをクリアする。ＳＳＩＧＮ
は、Ｘアドレス更新の符号を示し、ＤＳＩＧＮは、Ｙア
ドレス更新の符号を示す。

【０１５４】線を描いている間、アドレス部分のすべて
のレジスタが、線アドレスの計算に占有される。したが
って、ブリッタは、線を描く時には他の位置からデータ
を移動する能力を有しない。したがって、線アドレスに
書き込まれるデータは、パターン・データによって直接
与えるか、論理機能ユニットに従ってパターン・データ
と既にそこにあるデータを組み合わせることによって与
えなければならない。その結果、ＳＲＣＥＮをセットし
てはならず、そうしないと、ブリッタは一見ランダムな
データを生じるはずである。線を描いている間、内側カ
ウンタは、線の長さにセットされ、外側カウンタは１に
セットされる。画素ごとに８ビット以上のモードでは、
読取り−変更−書込み動作のために使用するのでない限
り、ＤＳＴＥＮをセットする必要はない。４ビット画素
モードでは、他方の画素との衝突を避けるために宛先の
読取りが実行されるように、ＤＳＴＥＮを必ずセットし
なければならない。

【０１５５】ブリッタ７０は、単一の動作で画面上にキ
ャラクタをペイントする能力も有する。ブリッタ７０に
関する限り、キャラクタ・ペイントは、８画素までの幅
と任意の高さを有する長方形区域のペイントを意味す
る。この区域内の画素は、ビット・パターンに従って書
き込まれるか未変更のまま残されるかのどちらかにな
る。このモードは、キャラクタ・ペイントに制限され
ず、モノクローム・ビット・パターンとして記憶される
すべてのグラフィックスを拡張するのに使用できる。

【０１５６】キャラクタ・ペイント中には、ソース・レ
ジスタが、通常はフォントの一部であり、各バイトがキ
ャラクタの１行に対応するビット・パターンをアドレス
する。したがって、ブリッタ（ブロック転送機能）フォ
ントは、８画素までの幅とすることができるが、より幅
広のフォントを使用することもできる。しかし、幅広フ
ォントは、１キャラクタをペイントするのに複数のブリ
ッタ（ブロック転送機能）ペイント動作を必要とする。
キャラクタ・ペイントは、本質的にはシステム・メモリ
３４内に置かれたキャラクタ・フォントから宛先アドレ
スへのブロック移動である。

【０１５７】データは、左端画素に対応するビットを最
下位ビットに配置され、キャラクタの頂部を最低位アド
レスに配置される。データが８画素幅未満の場合、フォ
ント・データの下位ビットは使用されない。

【０１５８】宛先アドレス・レジスタを使用して、キャ
ラクタをペイントする画面の区域をアドレスする。通
常、この区域は、前のブリッタ動作によって、必要な背
景色にクリアされている。宛先アドレスは、キャラクタ
の左上角に初期設定される。ペイントするキャラクタ
は、長方形であり、したがって、宛先アドレスは、それ
相応にプログラムされる。内側カウンタには、キャラク
タの幅が送られ、外側カウンタには、キャラクタの高さ
が送られる。宛先ステップ・レジスタは、画面幅からキ
ャラクタ幅を減じた値にセットされる。ＤＳＴＵＰビッ
トを使用して、内側ループを通るパスの間に宛先アドレ
スが更新されるようにする。

【０１５９】内側ループ制御ビットであるＤＳＴＥＮと
ＳＲＣＥＮＦをセットする。キャラクタ・ペイントは、
ＳＲＣＥＮＦが存在する理由である。これによって、各
行のフォント・バイトを１回だけ読み取ることが可能に
なる。比較器は画素のペイントを制御するのに使用さ
れ、したがって、ＣＭＰＢＩＴ制御ビットをセットし
て、ビット対バイト拡張機構をイネーブルする。

【０１６０】ペイントされるカラーは、パターンとして
セットされ、これは、通常はパターン・データ・レジス
タに保持される。４ビット画素モードの場合、ＤＳＴＥ
Ｎをセットし、宛先データ・レジスタが読取り値を保持
し、その結果、バイトの他方の半分が無変更で書き戻さ
れるようにする。ソース・データ・レジスタは、上で述
べたようにフォント・パターンを保持する。

【０１６１】ブリッタの回転スケーリング・モードで
は、シェーディング（陰影作成）ＡＬＵを使用するが、
３つのＤＤＡに基づくデータ値を作るのではなく、２つ
のＤＤＡに基づくアドレス値、ＸおよびＹを作る。通
常、これらの値は、ソース・データ・フィールドを任意
の角度と速度で横断し、その結果、宛先データがスケー
リングまたは回転もしくはその両方を受けた版のデータ
に対応するようにするのに使用される。

【０１６２】赤値ジェネレータが、Ｘ値を与え、緑値ジ
ェネレータが、Ｙ値を与える。青値ジェネレータは使用
されず、明らかに、このモードと共にシェーディングを
使用することはできない。回転は、シェーディングより
高い精度を必要とするので、Ｘ値とＹ値に４つの余分の
整数ビットを追加する。これらは、回転レジスタ内で０
と１にセットアップされる。すべての計算が、１０小数
点ビット精度で実行される。

【０１６３】シェーディングと同様に、デルタ値は、各
画素が内側ループで描画された後にＸとＹに加算され
る。ステップ値は外側ループで加算され、これらが加算
されるようにＳＲＣＵＰフラグとＤＳＴＵＰフラグの両
方をセットしなければならない。デルタ値とステップ値
は、正負のいずれかとすることができ、シェーディング
・モードと異なって、無加算または飽和が発生しない。

【０１６４】通常、回転とスケーリング（拡大縮小）
は、宛先長方形に対する通常のラスタ走査を実行し、そ
の間にソース・ポインタが適当な傾きと速度でソースを
横断するように宛先アドレス・ポインタをセットするこ
とによって実行される。これによって、宛先データが連
続的になり、必要以上のブリット（ブリッタ動作）が要
求されないことが保証される。宛先区域が長方形でない
場合、ソース・データは、適当な透明カラーによって囲
まれていなければならない。

【０１６５】ブリッタ（ブロック転送機能）コマンド
は、メモリ内のデータのテーブルとして与えられる。ブ
リッタ７０は、そのレジスタにこのテーブルの内容をロ
ードし、指定された動作を実行する。ブリッタ７０は、
コマンド・レジスタにＳＴＯＰ（停止）命令が読み込ま
れるまで、連続したコマンドの組を受け取る。

【０１６６】ブリッタ（ブロック転送機能）プログラム
・アドレスは、コマンド・ワードを発行する前にセット
・アップしなければならない。ブリッタ（ブロック転送
機能）プログラム・アドレスは、プログラム・アドレス
・レジスタ群によって与えられ、これらのレジスタが一
緒になって、完全な２４ビット・アドレスを形成する。
プログラムは、ワード境界に整列していなければならな
い。

【０１６７】ブリッタ（ブロック転送機能）コマンド・
データの完全なテーブルは、コマンド・ワードから始ま
る。しかし、シーケンス内の最初のブリッタ（ブロック
転送機能）コマンドは、ＣＰＵ３０の入出力サイクルに
よってそのコマンド・ワードをコマンド・レジスタに書
き込まれている。したがって、ブリッタ（ブロック転送
機能）コマンドは、第２ワードからのコマンド・データ
の読取りを開始する。同様に、最後のブリッタ（ブロッ
ク転送機能）コマンドは、ＲＵＮ（走行）ビットをクリ
アされたコマンドだけからなる必要がある。

【０１６８】ブリッタ（ブロック転送機能）コマンド
は、多数のコマンド・ビットと制御ビット、２４ビット
のソース・アドレス、２４ビットの宛先アドレス、１０
ビットの外側カウンタ値、１０ビットの内側カウンタ
値、１２ビットの符号付きソース・ステップ、１２ビッ
トの符号付き宛先ステップおよび１５ビットのパターン
値という形式になる。ＳＨＡＤＥビットがセットされて
いる場合、９つの追加ワードが取り出される。すなわ
ち、いずれも整数部６ビットと小数部１０ビットからな
る、赤、緑および青の初期値と、赤、緑および青のデル
タ値と、赤、緑および青のステップ値である。

【０１６９】コマンド・ビットは次のとおりである。Ｒ
ＵＮビットをセットすると、ブリッタ７０が動作を開始
する。これは、入出力ポートとしてコマンド・レジスタ
に書き込んで、ブリッタ７０にコマンド読取りを開始さ
せる時に使用される。ブリッタ７０が、コマンド読取り
の一部としてＲＵＮビットをクリアされたコマンドをロ
ードした場合、動作が停止する。ＣＯＬＳＴビットをセ
ットすると、衝突（書込み禁止）が発生する場合に動作
が停止するようになる。その地点から、ＣＰＵ３０によ
ってプリント動作を再開するか打ち切ることができ、さ
まざまな内部レジスタを読み取ることができる。ＰＡＲ
ＲＤビットをセットすると、内側ループを脱出するたび
に、外側ループが０に到達していないならば、ブリッタ
７０が、プログラム・カウンタ・アドレスから新パラメ
ータ・セットを読み取るようになる。ＳＲＣＵＰビット
をセットすると、内側ループから脱出した時に、外側カ
ウンタが０に達していないならば、ステップ・レジスタ
の内容がソース・アドレスに加算されるようになる。Ｄ
ＳＴＵＰビットをセットすると、内側ループから脱出し
た時に、外側カウンタが０に達していないならば、ステ
ップ・レジスタの内容が宛先アドレスに加算されるよう
になる。ＳＲＣＥＮビットをセットすると、内側ループ
でのソース・アドレス読取りがイネーブルされる。ま
た、これによって、画素サイズに従ってソース・アドレ
ス・レジスタが増分されるようになる。ＤＳＴＥＮビッ
トをセットすると、内側ループでの宛先アドレス読取り
がイネーブルされる。これは、宛先アドレス・レジスタ
には影響しない。宛先アドレス・レジスタは、宛先書込
みサイクルの一部として増分される。ＳＲＣＥＮＦビッ
トをセットすると、内側ループに初めて入る時にソース
・アドレスが読み取られ、その後内側ループに入る時に
は読み取られなくなる。これはＳＲＣＥＮの特殊な場合
であり、上で述べたキャラクタ・ペイント・モードに関
連する。ＳＲＣＥＮがセットされている場合、ＳＲＣＥ
ＮＦは無効になる。２つのビットＰＳＩＺＥ０およびＰ
ＳＩＺＥ１は、画素サイズを選択するビットであり、０
が４ビット、１が８ビット、２が１６ビット、３が３２
ビットに対応する。３２ビットは、上で述べたように３
２ビット・システムのみのデータ移動用の画素サイズで
ある。２つのビットＷＩＤＴＨ０およびＷＩＤＴＨ１
は、画面幅をバイト単位で選択するビットであり、０が
２５６バイト、１が５１２バイト、２が１０２４バイ
ト、３が２０４８バイトに対応する。ＬＩＮＤＲをセッ
トすると、ブリッタ７０が線描画モードになる。このモ
ードでは、ソース・アドレス・レジスタと宛先アドレス
・レジスタの両方が線描画アドレスの生成に使用され、
これらのレジスタは、読取りと書込みの両方に使用され
る可能性がある。ＹＦＲＡＣビットをセットすることに
よって、ブリッタ７０に、線描画モードでＸアドレスと
Ｙアドレスのどちらが小数増分を有するかを示す。ＹＦ
ＲＡＣビットは、Ｙアドレスが小数増分を有する場合に
セットされる。ＰＡＴＳＥＬビットをセットすることに
よって、論理機能ユニットへのソース入力としてソース
・データ・レジスタをパターン・データ・レジスタに置
換するように選択される。このビットは、キャラクタ・
ペイントに関連し、この場合、ソース・データ・レジス
タにフォント・データが格納され、パターン・データ・
レジスタにインク・カラーが格納される。ＳＨＡＤＥビ
ットをセットすると、シェーディングＡＬＵからの書込
みデータとしての出力がイネーブルされる。このビット
は、８ビット画素と１６ビット画素の場合にのみ有効で
ある。

【０１７０】ブリッタ７０は、数種の制御ビットすなわ
ち、ソース制御ビット、宛先制御ビット、論理機能ユニ
ット制御ビットおよび比較器制御ビットを有する。ブリ
ッタ７０は、複数のソース制御ビットを有する。ＳＷＲ
ＡＰビットをセットすると、ソース・アドレス更新が、
メモリを線形に進むのではなく、プログラム可能な境界
でラップするようになる。ビットＳＷＲＡＰ０およびＳ
ＷＲＡＰ１は、ソース・アドレス・ポインタを垂直にラ
ップさせるＳＷＲＡＰ機能のサイズを制御し、０が６４
Ｋ画面、１が１２８Ｋ画面、２が２５６Ｋ画面、３が５
１２Ｋ画面に対応する。ＳＲＣＣＭＰビットをセットす
ると、比較器へのソース入力としてソース・データ・レ
ジスタが選択される。このビットがクリアされている場
合、パターン・データ・レジスタが使用される。ＳＬＷ
ＲＡＰレジスタをセットすると、ソース・ポインタが、
内側ループ更新の際にライン幅でラップするようにな
る。ＳＳＩＧＮビットをセットすることによって、ソー
ス・アドレスを更新する時に使用される符号がセットさ
れる。このビットをセットすると、ソース・アドレス
が、増分ではなく減分されるようになる。このビットを
セットすると、線描画の際にＸが負になる。

【０１７１】ブリッタ７０は、複数の宛先制御ビットも
有する。ＤＷＲＡＰビットをセットすると、宛先アドレ
スの更新が、メモリを線形に進むのではなく、プログラ
ム可能な境界でラップするようになる。ビットＤＷＲＡ
Ｐ０およびＤＷＲＡＰ１は、ソース・アドレス・ポイン
タを垂直にラップさせるＤＷＲＡＰ機能のサイズを制御
し、０が６４Ｋ画面、１が１２８Ｋ画面、２が２５６Ｋ
画面、３が５１２Ｋ画面に対応する。ＤＳＴＣＭＰビッ
トをセットすると、比較器へのソース入力としてソース
・データ・レジスタが選択される。このビットがクリア
されている場合、パターン・データ・レジスタが使用さ
れる。ＤＬＷＲＡＰレジスタをセットすると、ソース・
ポインタが、内側ループ更新の際にライン幅でラップす
るようになる。ＤＳＩＧＮビットをセットすることによ
って、ソース・アドレスを更新する時に使用される符号
がセットされる。このビットをセットすると、ソース・
アドレスが、増分ではなく減分されるようになる。この
ビットをセットすると、線描画の際にＹが負になる。

【０１７２】ブリッタ７０は、論理機能ユニット制御ビ
ットも有する。論理機能ユニットは、宛先書込みサイク
ル中に書き込まれるデータを制御する。論理機能ユニッ
トを使用すると、ソース・データと宛先データのすべて
の論理組合せが可能になる。これはＬＦＵビットＬＦＵ
０ないしＬＦＵ３のそれぞれによって最小項のうちの１
つを選択することによって達成され、出力は、選択され
た項の論理和によって与えられる。０の値はＮＯＴ（ソ
ース）かつＮＯＴ（宛先）に対応し、１はＮＯＴ（ソー
ス）かつ（宛先）に対応し、２は（ソース）かつＮＯＴ
（宛先）に対応し、３は（ソース）かつ（宛先）に対応
する。したがって、１６通りの可能性がある。

【０１７３】ブリッタ７０は、複数の比較器制御ビット
も有する。ＣＭＰＰＬＮをセットすると、３つの比較器
機能が、画素全体ではなくプレーン番号ビットに対して
動作するプレーン・モードがイネーブルされる。ＣＭＰ
ＥＱビットをセットすると、プレーン・モードでは宛先
画素の優先順位がソース画素のプレーン優先順位と等し
い場合、プレーン・モード以外では画素全体が同一の場
合に、比較器が内側ループ書込みを禁止するようにな
る。ＣＭＰＮＥビットをセットすると、プレーン・モー
ドでは宛先画素の優先順位がソース画素のプレーン優先
順位と異なる場合、プレーン・モード以外では画素全体
が異なる場合に、比較器が内側ループ書込みを禁止する
ようになる。ＣＭＰＧＴビットは、プレーン・モードで
のみ動作し、これをセットすると、宛先画素のプレーン
優先順位がソース画素のプレーン優先順位より大きい場
合に、比較器が書込みを禁止するようになる。ＣＭＰＢ
ＩＴをセットすると、ビット対バイト拡張方式がイネー
ブルされる。この場合、比較器は、内側カウンタを使用
してソース・データ・レジスタの１ビットを選択するこ
とによって禁止を生成し、選択されたビットが０の場合
に禁止を生成するようになる。この選択は、内側カウン
タの値が８の時にビット０が選択され、７の時にビット
１、６の時にビット２、以下同様である。

【０１７４】プログラム・アドレス・レジスタは、ブリ
ット動作コマンドのソースを指す。データは、そこから
メモリの上位方向に順次読み取られる。これは、必ず偶
数でなければならない（すなわち、ブリッタ動作は、ワ
ード境界に整列していなければならない）。レジスタ０
は、アドレス・ビット０ないしビット１５に対応し、レ
ジスタ１のビット０ないしビット７は、アドレス・ビッ
ト１６ないしビット２３に対応する。

【０１７５】上記のブリッタ（ブロック転送機能）アド
レス・レジスタの一部は、ＣＰＵ３０の入出力空間で可
視である。さらに、ブリッタの状況ビットと制御ビット
の一部は、ＣＰＵ３０からアクセス可能である。上で述
べたように、ブリッタ７０は、７つのワード幅読取りレ
ジスタと４つのワード幅書込みレジスタを有する。書込
みレジスタ内の未使用ビットには、０を書き込まなけれ
ばならない。入出力レジスタは、入出力アドレス４０Ｈ
から始まる位置に現れる。これらのレジスタは、主にＤ
ＳＰ７４がこれらにアクセスできるように、メモリ・マ
ップ内でも使用可能であり、入出力と同一のオフセット
だが、基底アドレスＦ１０４００Ｈから始まる（すなわ
ち、４０Ｈを引いてＦ１０４００Ｈを足すとメモリ・ア
ドレスになる）。第１ブリッタ宛先レジスタは、宛先ア
ドレス・レジスタのビット０ないしビット１５に対応す
る。第２ブリッタ宛先レジスタのビット０ないし７が、
宛先アドレス・レジスタのビット１６ないしビット２３
に対応する。第２ブリッタ宛先レジスタのビット１５
は、宛先アドレス・レジスタの宛先アドレス・ニブル部
分に対応する。第１ブリッタ（ブロック転送機能）ソー
ス・レジスタは、ソース・アドレス・レジスタのビット
０ないしビット１５に対応する。第２ブリッタ（ブロッ
ク転送機能）ソース・レジスタのビット０ないしビット
７は、ソース・アドレス・レジスタのビット１６ないし
ビット２３に対応し、第２ブリッタ（ブロック転送機
能）ソース・レジスタのビット１５は、ソース・アドレ
ス・ニブル部分に対応する。ブリッタ内側カウンタのビ
ット０ないしビット９は、内側カウンタ値に対応する。
ブリッタ外側カウンタのビット０ないしビット９は、外
側カウンタ値に対応する。ブリッタ状況レジスタは、さ
まざまなブリッタ状況情報を与える。ビット０は、比較
器プレーン優先順位の「〜超」条件が満たされたことを
示す。ビット１は、比較器プレーン優先順位の「〜に等
しい」条件が満たされたことを示す。ビット２は、比較
器プレーン優先順位の「〜に等しくない」条件が満たさ
れたことを示す。ビット３は、比較器画素の「〜に等し
い」条件が満たされたことを示す。ビット４は、比較器
画素の「〜に等しくない」条件が満たされたことを示
す。ビット５は、比較器ビット対画素条件が満たされた
ことを示す。ビット１３は、ブリッタが現在アクティブ
であるか、ＣＰＵ割込みまたは衝突停止によって動作が
中断されているかを示すＲＵＮビットに対応する。ビッ
ト１４は、ブリッタがＣＰＵ割込みのために停止したこ
とを示す。ビット１５は、ブリッタが衝突検出のために
停止したことを示す。ブリッタ（ブロック転送機能）プ
ログラム・アドレス・レジスタには、ブリッタ（ブロッ
ク転送機能）プログラム・アドレスのビット０ないしビ
ット１５がロードされる。ブリッタ（ブロック転送機
能）プログラムはワード境界に整列していなければなら
ないので、このレジスタのビット０は必ず０であること
を想起されたい。第２ブリッタ（ブロック転送機能）プ
ログラム・アドレス・レジスタのビット０ないしビット
７には、ブリッタ（ブロック転送機能）プログラム・ア
ドレスのビット１６ないしビット２３がロードされる。
他の８ビットは０である。ブリッタ（ブロック転送機
能）コマンド・レジスタは、ブリッタ（ブロック転送機
能）コマンドのワード０に対応し、ブリッタを起動する
時にコマンドをセット・アップするのに使用される。そ
の後、ブリッタＤＭＡが、コマンドのワード１から開始
される。

【０１７６】ブリッタ制御レジスタは、３つのビットを
有する。割込み停止マスクであるビット０をセットする
と、ブリッタのバス制御ユニットからの割込みがマスク
され、その結果、割込み発生時にブリッタが停止しなく
なる。ビット１は、衝突の後にブリッタに動作を再開さ
せるビットであり、衝突を検出した後にブリッタを再始
動するのに使用される。衝突は、ＣＯＬＳＴビットがセ
ットされている時に検出されることを想起されたい。ブ
リッタは、中断した動作を再開する。ブリッタが衝突停
止状態である間にブリッタのコマンド・レジスタを再プ
ログラムすることが可能であり、したがって、とりわけ
ＣＯＬＳＴビットを変更でき、ビット２は、衝突後のブ
リッタを静止状態にリセットするビットであり、衝突停
止が発生した時にブリッタが実行していた動作を打ち切
るのに使用されることに留意されたい。ブリッタ衝突停
止が発生した後には、ブリッタに再開またはリセットを
発行しなければならないことに留意されたい。ブリッタ
７０は、３つの回転レジスタも有する。ビット０ないし
ビット３は、Ｘアドレスの整数部の上位４ビットに対応
し、この１０ビット値の下位６ビットは、赤値の整数部
である。ビット４ないしビット７は、Ｘ増分の整数部の
上位４ビットに対応し、この１０ビット値の下位６ビッ
トは、赤整数値の整数部である。ビット８ないしビット
１１は、Ｘステップの整数部の上位４ビットに対応し、
この１０ビット値の下位６ビットは、赤整数値の整数部
である。第２回転レジスタに関して、ビット０ないしビ
ット３は、Ｙアドレスの整数部の上位４ビットに対応
し、この１０ビット値の下位６ビットは、緑整数値の整
数部である。ビット４ないしビット７は、Ｙ増分の整数
部の上位４ビットに対応し、この１０ビット値の下位６
ビットは、緑整数値の整数部である。ビット８ないしビ
ット１１は、Ｙステップの整数部の上位４ビットに対応
し、この１０ビット値の下位６ビットは、緑整数値の整
数部である。第３回転レジスタでは、ビット０をセット
すると、宛先が回転アドレスに置換される。ビット１を
セットすると、ソース・アドレスが回転アドレスに置換
される。ビット２をセットすると、シェーディング・モ
ードではなく回転モードにセットされる。ビット１０な
いしビット１５は、回転アドレスの上位ビットに対応す
る。

【０１７７】オーディオ補助プロセッサであるＤＳＰ７
４は、高性能音楽シンセサイザを実施するのに十分な能
力を有する汎用算術補助プロセッサである。１６ビット
精度のステレオ・オーディオ信号を生成し、通常はコン
パクト・ディスク技術に関連する音響品質をもたらすた
め、同期式の直列出力を設ける。ＤＳＰ７４は、ホスト
であるＣＰＵ３０からマイクロプログラム可能であり、
その命令セットは、「音楽シンセサイザ」の機能と全く
異なる多数の異なる機能を実現するためにユーザがこの
デバイスをプログラムできるようにするのに十分な柔軟
性を有する。このような応用例には、アルゴリズム的音
声合成、高速フーリエ変換技法を使用する音声分析、３
次元グラフィックス回転などが含まれるであろう。ＤＳ
Ｐ７４は、データ・スループットを最大にするためにハ
ーバード・アーキテクチャ（プログラム・バスとデータ
・バスを分離したアーキテクチャ）を使用する。ＤＳＰ
７４は、論理演算機構（ＡＬＵ）を有する。

【０１７８】このＡＬＵは、１６ビット対１６ビットの
ハードウェア乗算、乗算累算ならびに加算、減算および
論理機能のハードウェアを特徴とする。１チックごとに
商の１ビットを生成する独立の直列除算機構もある。加
算器または減算器からの繰上りビットは、別のラッチに
記憶され、多倍精度算術演算のために繰上りを伝播する
のに使用するか、あるいは条件命令に使用することがで
きる。すべての命令を、このビットの状態に依存するよ
うにすることができる。デバイス内のデータ転送は、乗
算器／累算器内の内部転送を除いてすべて１６ビット幅
である。

【０１７９】ＤＳＰ７４は、主に音声合成を目的とする
非常に単純で超高速のプロセッサであるが、上で述べた
ように他の計算作業を行うこともできる。ＤＰＳ７４
は、どの命令でも１プロセッサ・サイクルで実行する。
これらの命令は、システム・クロック速度（通常は２０
ＭＨｚないし３３ＭＨｚ）で実行される。音声合成中に
は、ＤＳＰ７４のタイミングが、オーディオ・ディジタ
ル・アナログ変換器（ＤＡＣ）インターフェース内のタ
イマによって制御される。これらのＤＡＣは、二重バッ
ファ式であり、あるＤＡＣ書込みがオーバーフローを引
き起こそうとしている場合には、バッファが空になるま
でその動作が延期される。サンプリング速度でループを
実行するソフトウェアに関する限り、また、平均ループ
時間がサンプリング周期未満である限り、２倍までなら
ばループが偶発的に長くなってもよい。ループには、プ
ログラムＲＡＭに収まりきらない量の命令が含まれる可
能性があるので、ＤＳＰ７４は、指標付きアドレッシン
グ・モードを有し、このモードでは、同一のコード部分
が複数の音声に作用することができる。

【０１８０】ＤＳＰ７４は、ハーバード・アーキテクチ
ャ・デバイスであり、したがって、プログラムＲＡＭと
データＲＡＭが分離されており、両方のＲＡＭブロック
で同時にサイクルが発生するようになっている。１サイ
クル・パイプラインが使用される。したがって、各クロ
ック・サイクルの間に２つの事象が発生する。すなわ
ち、命令の取出しと、前に実行された命令に関連するデ
ータ転送である。これは、ジャンプを実行した後の命令
に奇妙な効果を及ぼす。ＤＳＰ７４は、２つの論理演算
機構（ＡＬＵ、図示せず）すなわち通常のＡＬＵおよび
乗算／累算ＡＬＵと、複数のレジスタを有する。複数の
レジスタとは、Ｘオペランド・レジスタ、第２オペラン
ド・レジスタ、ＡＬＵの結果を保持するＡＺレジスタ、
乗算／累算ＡＬＵの結果を保持するＭＺレジスタであ
る。ＤＳＰ７４は、ＤＭＡチャネルと除算器も有する。

【０１８１】ＤＳＰ７４の動作は、かなり単純である。
命令実行の第１チックでは、プログラムＲＡＭから命令
デコーダにオペコードを読み取る。第２チックでは、次
の命令をプログラムＲＡＭから読み取っている間に、第
１の命令に従って、システム・メモリ３４からレジスタ
へ、またはレジスタからシステム・メモリ３４へのいず
れかのデータ転送が実行される。

【０１８２】ＤＳＰ７４内のＡＬＵは、１６ビット論理
演算機構であり、当技術分野で周知のTexas Instrument
s社の７４１８１と同一の機能を有する。一般的な算術
演算は、命令として符号化される。一般的でない命令
は、汎用算術命令（ＧＡＩ）を用いてＡＬＵモード・ビ
ットを直接セット・アップすることによって実行でき
る。

【０１８３】ＤＳＰ７４は、乗算器／累算器も有する。
これは、１６ビット対１６ビットの符号付きまたは符号
なし乗算を実行して３２ビットの結果をもたらす第２Ａ
ＬＵである。このほかに、この乗算／累算ＡＬＵは、乗
算結果を前の結果に加算する乗算累算演算も実行でき
る。結果は、オーバーフローに備えて３６ビットまで累
算される。乗算命令自体は１チックで完了するが、乗算
器の動作は、実際には２チックかかる。これは、乗算ま
たは乗算累算の次の命令が、ＭＺレジスタまたはＸレジ
スタを使用してはならないことを意味する。

【０１８４】ＤＳＰ７４は、除算器も有する。除算機構
は、ＤＳＰ７４の内部空間にある１組のレジスタとして
現れる。これは、１６ビットまたは３２ビットのオペラ
ンドに対する符号なし除算を行い、商と剰余を作ること
ができる。

【０１８５】ＤＳＰ７４は、ＤＭＡチャネルも有する。
ＤＭＡチャネルは、ＤＳＰ７４のデータ・メモリ空間内
の１組のレジスタとして現れる。２つのアドレス・レジ
スタと１つのデータ・レジスタがある。ＤＭＡ転送は、
２つのアドレス・レジスタのうちの第１のレジスタにア
ドレスを書き込むことによって開始される。ＤＭＡ転送
は、待ち時間期間を有し、これは、次のＤＭＡを実行す
る前に待機しなければならない時間である。ＤＭＡ状態
生成回路は、システム'・バス６１を要求し、バスを与
えられた時に、転送を実行する責任を負う。この転送の
後に、システム'・バス６１が解放される。

【０１８６】代替方法では、２つのアドレス・レジスタ
のうちの第２のレジスタに、ホールド・ビットをセット
して１ワードを書き込むことができる。これによって、
システム'・バス６１が要求され、ホールド・ビットが
クリアされるまでそのバスが保持される。このようなＤ
ＭＡ転送は、連続した複数の転送を実行する時には効率
的になる可能性があるが、単一転送の場合には一般に非
効率的である。というのは、ＤＳＰ７４のプログラム
が、いつシステム'・バス６１を与えられたかを判定で
きず、したがって、最大の可能な待ち時間だけ待機しな
ければならないからである。ＤＳＰ７４のメモリは、一
般に、ＤＳＰの内部アドレス・ベースでも、ホスト・ア
ドレス・ベースでも可視である。

【０１８７】ＤＳＰ７４は、それに関連するＤＳＰメモ
リ７６を有する。ＤＳＰメモリ７６には、プログラムＲ
ＡＭ、データＲＡＭ、レジスタ／定数テーブルおよびサ
インＲＯＭ（すべて図示せず）が含まれる。ＤＳＰメモ
リ７６は、一般に、ＤＳＰの内部アドレス空間でも、シ
ステム・メモリ３４のアドレス空間でもアクセス可能で
ある。ＤＳＰのプログラムＲＡＭは、５１２個の１８ビ
ット・ワードである。これらの位置は、ＣＰＵ３０によ
ってのみ書込み可能であり、ＤＳＰ７４に関する限り、
読取り専用のプログラムである。プログラムＲＡＭは、
ＤＳＰの内部アドレス空間には現れない。プログラムＲ
ＡＭは、ＤＳＰ７４が走行している時にはホストからア
クセスできない。ＤＳＰ命令のそれぞれは、７ビットの
オペコードと１１ビットのアドレス・ベクトルを有す
る。マイクロコード化された命令のすべて（乗算演算と
乗算累算演算を除く）が、１８５ナノ秒サイクルで完了
する。命令はすべて、システム・メモリ３４対レジスタ
転送か、レジスタ間転送であり、即値は認められない。
したがって、所与の命令のために定数が必要な場合、そ
の定数は定数テーブルからは使用できず、データＲＡＭ
位置をその値のためにとっておかなければならない。Ｄ
ＳＰ７４は、条件命令と指標付きアドレッシングも許容
する。命令コードのビット１２がセットされている場
合、その命令は、ＡＬＵ内の繰上りビットがセットされ
ている場合に限って実行される。命令コードのビット１
１がセットされている場合、その命令コード内の９ビッ
ト・アドレス・ベクトルを、指標レジスタ内の９ビット
値と加算して、その命令によって操作されるアドレスと
データ・メモリを得る。余分の２ビットは、エクストラ
・ビット・レジスタに値をロードし、所望の位置にワー
ドを書き込むことによってプログラムされる。

【０１８８】ＤＳＰ７４は、メモリとレジスタの間でデ
ータを移動する、多数の移動コマンドを有する。その他
に、加算、減算、論理積、論理和、繰上り付き加算、Ｎ
ＯＰ、上述のＧＡＩ、および、ＤＳＰメモリ７６をＣＰ
Ｕ３０がアクセスできるようにするＩＮＴＲＵＤＥコマ
ンドを含む複数のコマンドを使用できる。

【０１８９】サインＲＯＭは、２の補数表現の正弦波全
体の正弦波値の２５６個の１６ビット・ワードである。

【０１９０】データＲＡＭは、５１２個の１６ビット・
ワードである。

【０１９１】データは、ＤＳＰ７４の制御の下またはＣ
ＰＵ３０の制御の下で、ＣＰＵ３０とＤＳＰ７４の間で
転送できる。

【０１９２】ＤＭＡ転送機構は、ＤＳＰ７４がシステ
ム'・バス６１のバス・マスタになり、システム・メモ
リ３４をアクセスすることに基づいている。ＤＳＰ７４
は、最高の優先順位を有するバス・マスタの１つであ
り、したがって、現バス・マスタがシステム'・バス６
１を放棄できるようになるとすぐに、現バス・マスタか
らシステム'・バス６１を与えられる。システム'・バス
６１の放棄に関する最悪条件は、ＣＰＵ３０がバス・マ
スタになっている情況である。というのは、８０３７６
または８０３８６ＳＸプロセッサは、システム'・バス
６１を解放するのにかなりの時間を要する可能性がある
からである。ＤＭＡ転送は、上で述べたように第１のＤ
ＭＡアドレス・レジスタに書き込むことによって開始さ
れる。状況情報とアドレスの上位部分の転送は、第２の
ＤＭＡアドレス・レジスタに既に書き込まれていなけれ
ばならず、同様に、書込み転送の場合には、書込みデー
タがＤＭＡデータ・レジスタに既に書き込まれていなけ
ればならない。転送開始時に、ＤＳＰ７４は、システ
ム'・バス６１を要求し、システム'・バス６１がＤＳＰ
７４に与えられた時に、ＤＳＰ７４が、転送を実行し、
その後、システム'・バス６１を解放する。この動作の
完了をポーリングすることができ、もしくは、プログラ
マが、読取りデータの使用または別の転送の開始の前に
最大の可能な待ち時間を経過させることを選択してもよ
い。

【０１９３】２つのＤＭＡアドレス・レジスタのうちの
第２のレジスタのホールド・ビットを使用してシステ
ム'・バス６１を要求するという第２のバス獲得技法を
実行することもできる。これは、ＤＳＰ７４が複数の転
送を連続して実行したい場合により効率的になる可能性
がある。というのは、転送と転送の間にシステム'・バ
ス６１が解放されないからである。ＤＳＰ７４がシステ
ム'・バス６１を解放する前に、第２のＤＭＡアドレス
・レジスタのホールド・ビットをクリアしなければなら
ない。この機構は、一般的には推奨されない。というの
は、ＤＳＰ７４が何の処置も行わずにかなりの期間にわ
たってシステム'・バス６１の制御を有することにな
り、これは、総合的なメモリ・バス帯域幅の浪費であ
り、潜在的にＣＤのＤＭＡ転送を妨害する可能性がある
からである。第２の技法を使用する場合、ＤＳＰ７４
は、ＤＭＡ転送を実行する前に、まずシステム'・バス
６１を要求しなければならない。ＤＳＰ７４は、システ
ム'・バス６１を得たことを検出する手段を持たず、し
たがって、最大個数のバス命令だけ待たなければならな
い。ＤＳＰ７４がシステム'・バス６１の所有権を獲得
したならば、バス・サイクル実行に進むことができる。
ＤＳＰ７４は、読取りサイクルまたは書込みサイクルま
たはその両方の任意のシーケンスを実行でき、これらの
終りにシステム'・バス６１の制御を放棄しなければな
らない。

【０１９４】データ転送は、ホストであるＣＰＵ３０の
制御の下でＣＰＵ３０とＤＳＰ７４の間で実行すること
もできる。ＤＳＰ７４の内部メモリのすべてが、ホスト
のアドレス空間にマッピングされる。ＤＳＰ７４が停止
モードの時、ホストは、通常のシステム・メモリ３４に
あるかのようにＤＳＰのプログラム・メモリ位置に書き
込むことができる。しかし、ＤＳＰ７４が走行している
時には、プログラム・メモリはホストから使用できな
い。ＤＳＰ７４のデータ・メモリは、ＩＮＴＲＵＤＥ機
構によってのみ使用可能になる。ＤＳＰ７４の動作がど
のような形でも邪魔されないことを保証するために、Ｄ
ＳＰ７４がＩＮＴＲＵＤＥ命令を実行している時に限っ
て、データ・トランザクションをデータ・メモリ内で実
行できる。ＤＳＰ７４が停止している時には、効果的に
ＩＮＴＲＵＤＥ命令を絶えず実行しているとみなすこと
ができる。

【０１９５】ＣＰＵ３０からＤＳＰメモリ７６への転送
は、ＤＳＰ７４が走行中でない時に限って、ブリッタ７
０を使用して実行できる。同様に、ブリッタ７０は、Ｄ
ＳＰ７４の実行中には、ＤＳＰのデータＲＡＭをアクセ
スできない。要するに、ブリッタ７０とＣＰＵ３０は、
ＤＳＰ７４がＩＮＴＲＵＤＥ命令を実行している間に限
ってＤＳＰメモリ７６を変更できる。

【０１９６】ＤＳＰ７４は、ブリッタ７０に、システム
ＲＡＭからＤＳＰプログラムＲＡＭへのＤＳＰコードの
超高速ブロック移動を行わせることができる。したがっ
て、ＤＳＰ７４とブリッタ７０が協力して、実際に使用
可能な量以上のＲＡＭをＤＳＰ７４に効果的に提供する
ことができる。

【０１９７】ＤＳＰ７４は、直列オーディオ・ディジタ
ル・アナログ変換器（ＤＡＣ）インターフェースも有す
る。直列ＤＡＣインターフェースを用いると、ＤＳＰ７
４が、同期式直列（Ｉ²Ｓまたは同様の）ＤＡＣの駆動
と、ＣＤドライブなどの同期式直列データ供給源からの
データ入力の両方を行えるようになる。インターフェー
ス・タイミングは、入力装置が取り付けられていない場
合には内部で生成できるが、データ供給源が存在する場
合には、それを使用してタイミングを決定しなければな
らない。内部オーバーフロー検出器によって、ＤＳＰ７
４が、前の出力データが完全に出力されないうちにＤＡ
Ｃに書き込まないようにする。これは、２つのＤＡＣレ
ジスタのうちの第１のレジスタに書き込むことによって
制御される。したがって、ＤＡＣ転送は、第１ＤＡＣレ
ジスタへの書込み、第２ＤＡＣレジスタへの書込み、入
力値の読取りという形式にならなければならない。これ
らは、短時間で連続して（１６命令以内で）実行されな
ければならない。アンダーフローの検出はなく、万一ア
ンダーフローが発生した場合には、前の出力値がもう一
度出力される。ＤＡＣ値は、二重バッファリングされ、
その結果、オーディオ・コードはサンプリング周期以下
の平均速度でループしなければならないが、偶発的にル
ープの通過に２つまでのサンプル期間を要しても構わな
くなっている。これは、例外処理に有用であろう。

【０１９８】ＤＳＰ７４には、Texas Instruments社の
７４１８１デバイスに互換の論理演算機構（ＡＬＵ）が
含まれる。

【０１９９】Ａ／Ｖ／ＣＤコントローラ／補助プロセッ
サ３２も、コンパクト・ディスクＤＭＡコントローラを
有する。このＣＤコントローラには、単純な同期式直列
インターフェース（Ｉ²Ｓまたは同様のもの用）、ＣＤ
ＲＯＭブロック・デコーダおよびＤＭＡチャネルとい
う機能ブロックが含まれる。この機構を用いると、直列
データ・ストリームをシステム・メモリ３４に、直接に
またはまずブロック・デコーダを通してから、転送でき
るようになる。これによって、内部ブロック・デコーダ
に問題があるか互換性がない場合に、外部ブロック・デ
コーダを使用できるようになる。転送長カウンタが０に
達するならば、転送の完了時に割込みを生成できる。

【０２００】コンパクト・ディスク・コントローラの同
期式直列インターフェースは、当技術分野で周知のPhil
ipsデータ・フォーマットをサポートする。Philipsデー
タ・フォーマットは、クロック線、ワード選択線および
データ線を有する。ワード選択は、クロックの１チック
ごとにデータを導き、データは、３２ビット・データの
最上位ビット（ＭＳＢ）に対して整列される。ワード選
択線は、ローであれば左データ、ハイであれば右データ
を示す。同期式直列インターフェースは、Philipsブロ
ック・デコーダ出力方式もサポートする。ビット順序が
逆転され、先頭ビットがデータの第１ビットに整列され
る。ワード選択フォーマットは、Philipsデータ・フォ
ーマット、ソニー・データ・フォーマットまたは松下デ
ータ・フォーマットのいずれかとすることができる。

【０２０１】ＣＤドライブ・コントローラ７２は、ブロ
ック・デコーダも有する。このブロック・デコーダは、
２３５２バイト・セクタの先頭に同期化し、スクランブ
ル解除を実行し、エラー検出のためＥＤＣ（エラー検出
コード）を計算する。これは、ヘッダの後に２０４８バ
イトが転送されるショート・モードか、同期パターンの
後に２３４０バイトが転送されるロング・モードのいず
れかで動作する。これによって、望むならばヘッダ・デ
ータとエラー訂正データとを読み取れるようになる。ヘ
ッダ・サイズは、ＣＤドライブ・モード１とＣＤＩ／Ｘ
Ａモード２フォーム１をサポートするために、４バイト
または１２バイトのいずれかにプログラム可能である
が、ヘッダ突合せは、４バイトの主ヘッダに対してのみ
実行される。モード２の諸フォームは、ロング・モード
で動作し、必要なデータを抽出することによってのみサ
ポートされる。ヘッダ突合せは、正しいデータが読み取
られていることを保証するために、転送の第１セクタに
対して実行される。所望のヘッダ値を、ヘッダ・レジス
タにプログラムしなければならない。多重セクタ転送を
実行する場合、第１セクタの後にはヘッダ突合せは行わ
れない。

【０２０２】通常は、通常転送がショート・モードで実
行され、ロング・モードは、エラーが検出された時に使
用され、その結果、オペレーティング・ソフトウェアが
エラー訂正を試行できるようになっている。多重セクタ
転送は、転送すべきロング・ワードの総数のカウントを
与えることによってサポートされる。エラーが発生する
と、多重セクタ転送が打ち切られる。エラーは、信頼で
きないデータ、ＥＤＣエラーまたは無同期という形にな
る。デコーダをポーリングして、現在の状態を判定する
ことができる。ＣＤドライブ・コントローラは、ＤＭＡ
インターフェースも有する。ＤＭＡインターフェース
は、１時に２つの１６ビット・ワードをシステム・メモ
リ３４に転送できる。ＤＭＡインターフェースは、内部
ブロック・デコーダからの出力か、同期式直列インター
フェースからの出力のいずれかを受け取ることができ
る。ＤＭＡインターフェースは、システム・メモリ３４
内で上位に向かって走行するアドレス・カウンタを有す
る。ＤＭＡインターフェースは、直列インターフェース
からの直接転送のための転送長カウンタを有する。「永
久モード」では、ＤＭＡアドレス・レジスタが、３２Ｋ
Ｂバッファ内でラップし、カウンタは無視される。これ
は、ＣＤオーディオ・データや、「フル・モーション・
ビデオ」伸長などの実時間データ処理に有用であろう。
アドレス・ポインタがバッファをラップアラウンドする
たびに、ＣＰＵ３０割込みが生成される。

【０２０３】ここで図６を参照すると、カートリッジを
「ロック」する方法の代替方法が示されている。上で述
べたように、図１および図４のアドレス・スクランブル
５４が、無許可の使用に対してプログラム・カートリッ
ジ１４を「ロック」するための方法の１つを提供する。
もう１つの方法は、図６に示されるように、トーンを生
成するマイクロコントローラ１００をカートリッジ内に
置くことである。このカートリッジには、上で図１に関
連して説明したプログラムＲＯＭ５０、アドレス・スク
ランブル５４を説明した文章で全般的に説明したアドレ
ス・デコーダ１０２、およびマイクロコントローラ１０
０が含まれる。

【０２０４】このアドレス・デコーダは、通常のカート
リッジに見られるアドレス・デコーダに非常に似ている
が、マイクロコントローラ１００がイネーブル線１０３
を介してアドレス・デコーダ１０２をイネーブルする時
に限って、アドレス・デコーダ１０２がプログラムＲＯ
Ｍ５０へのチップ選択５７信号を生成するようになって
いる。マイクロコントローラ１００は、アドレス・デコ
ーダ１０２をディスエーブルすることによってプログラ
ム・カートリッジ１４を「ロック」する。

【０２０５】マイクロコントローラ１００は、図６から
わかるように、ＣＰＵ３０およびアドレス・デコーダ１
０２と電気回路接続している。システムがリセットされ
た時、マイクロコントローラ１００は、アドレス・デコ
ーダ１０２をディスエーブルし、これによってカートリ
ッジを「ロック」する。マイクロコントローラ１００
は、アドレス・バス３１ｂまたは別のバスを監視して、
アドレスまたはアドレスのシーケンスを探す。マイクロ
コントローラ１００は、正しいアドレスのシーケンスを
検出した時に、アドレス・デコーダ１０２をイネーブル
し、これによってカートリッジを「ロック解除」する。

【０２０６】マイクロコントローラ１００は、楽音のシ
ーケンスを生成することによって正しいアドレス・シー
ケンスを確認し、この楽音シーケンスが、ユーザに聞き
取られ、ＣＰＵ３０によって検出される。試みられたキ
ーのすべてが、マイクロコントローラ１００にトーンを
作らせる。システム装置は、いくつかの方法のいずれか
でトーンを検出できる。たとえば、離散トーン検出回路
（通常の電話回路に使用されるＤＴＭＦトーン・デコー
ダに類似の）を使用してトーンを検出でき、また、Ａ／
Ｄ変換器を用いてトーンをディジタル化し、ＦＦＴアル
ゴリズムを用いて分析して、生成されたトーンのシグネ
チャを検出できる。後者の場合、ＤＳＰ７４が、分析を
実行し、正しいトーンまたはトーンの組が奏でられたこ
とをＣＰＵ３０に伝え、カートリッジがロック解除され
たことを示す。

【０２０７】ここで図７を参照すると、カートリッジを
「ロック」するための第３の代替方法が示されている。
図１および図４のアドレス・スクランブル回路５４と図
６のマイクロコントローラ１００は、アドレス線とデー
タ線のハードウェア操作を使用してメモリ・デバイスを
「ロック」するための２つの異なる方法を提供する。し
かし、すべてのメモリ・デバイスが、個々のプログラム
の保護をハードウェアを用いて実現可能にする形でシス
テムにインターフェースされているわけではない。たと
えば、一部の記憶装置は、取外し可能な記憶媒体を有す
る。したがって、事前にプログラムされたフロッピー・
ディスクや事前にプログラムされたＣＤドライブ・ディ
スクなど、アドレス線とデータ線がない記憶装置を「ロ
ック」するためには、異なるタイプの方法が必要であ
る。このような装置は、アドレス線もデータ線も有しな
い。したがって、これらの装置は、アドレス・スクラン
ブル回路や選択的にロックされるチップ選択線を用いて
ロックすることができない。

【０２０８】このような装置をロックする技法の１つ
が、本発明のコンピュータ・システム１０が、オペコー
ドに互換性のないＣＰＵ３０とＤＳＰ７４の両方を有す
るという事実を利用することである。すなわち、ＣＰＵ
３０上で実行するためにコンパイルされたコードは、Ｄ
ＳＰ７４上では直接実行できず、逆も同様である。

【０２０９】互換性のないオペコードを利用するロック
装置を、図７に示す。図７には、プログラムＲＯＭのメ
モリ・マップ２００が示されており、このプログラムＲ
ＯＭには、少なくとも２つのデータ・ブロック、すなわ
ち（１）ＤＳＰ７４上では実行可能であるがＣＰＵ３０
上では実行不能な実行可能コードのブロック（図７のブ
ロック１ ２０２）と、（２）まず伸長またはスクラン
ブル解除しなければＣＰＵ３０上でも実行できないよう
に圧縮またはスクランブルされた、ＣＰＵ３０上で実行
可能なコードのブロック（図７のブロック２ ２０４）
が含まれる。この２つのコード・ブロックは、事実上す
べてのタイプのメモリ・デバイス、すなわちプログラム
・カートリッジ１４、事前にプログラムされたフロッピ
ー・ディスク、事前にプログラムされたＣＤドライブ・
ディスクなどに置くことができる。

【０２１０】コードの第１ブロックであるブロック１
２０２は、ＤＳＰ７４上で実行可能な小さなコード・ブ
ロックである。これは、（１）メモリ・デバイスの存在
を検証する、（２）メモリ・デバイスからシステム・メ
モリ３４にデータの第２ブロックをロードする、（３）
メモリの第２ブロックであるブロック２ ２０４をＣＰ
Ｕ３０によって実行可能な形式に伸長またはスクランブ
ル解除する、および（４）ＣＰＵにその実行可能コード
を実行させる、という４つの機能だけのために働く小さ
なプログラムである。ステップ（２）およびステップ
（３）は、データの小さな部分を読み取り、それを伸長
またはスクランブル解除し、結果のコードをメモリに書
き込むことによって、並列に実行できる。

【０２１１】コードの第２ブロックであるブロック２
２０４は、コードが圧縮またはスクランブルされている
点を除いて、ＣＰＵ３０で実行可能なアプリケーション
・コードの大きなブロックである。したがって、ブロッ
ク２ ２０４にロードされている状態では、そのデータ
は、ＤＳＰ７４およびＣＰＵ３０のいずれによっても実
行不能である。実行可能コードを周知のラン・レングス
符号化（ＲＬＥ）フォーマットにすることが、ブロック
２ ２０４のデータを圧縮またはスクランブルする方法
の１つである。第２ブロックを単にスクランブルするに
は、そのデータに周知のピケット・フェンス暗号化を実
行し、これによって、非暗号化可能な形でデータのバイ
トを交換する。データのスクランブルは、１バイトの上
位ニブルと下位ニブルの交換のように簡単なものでも、
普通に順次式にアクセスした時にはコードが解読不能に
なる周知の暗号化方法のいずれかを使用するといった複
雑なものでも構わない。これは、上で説明したように、
命令が２バイト以上の長さであるから通常の順次取出し
が異常になるというアドレス線のスクランブルとは異な
る。

【０２１２】ブロック２ ２０４全体を圧縮またはスク
ランブルする必要はない。無許可の装置によってアプリ
ケーションが実行されないようにするのに十分なコード
だけを圧縮またはスクランブルすればよい。残りの未圧
縮または未スクランブルのデータは、任意指定のブロッ
ク３ ２０６に置くことができる。たとえば、グラフィ
ック・データは、圧縮する必要がない。もう１つの例と
して、高水準プログラムの実行可能コードを完全にスク
ランブルする場合には、サブルーチンのすべてを圧縮し
なくてもよい。

【０２１３】図１および図２のシステムは、上で説明し
た３ブロック・カートリッジをロック解除する能力を有
する。しかし、互換ＣＰＵを備えるが互換ＤＳＰのない
システムは、ＣＰＵがメモリ・デバイス上のコードのブ
ロックのどちらも実行できないので、アプリケーション
を実行することができない。というのは、ブロック１２
０２が、ＣＰＵ３０に対して全く互換性のないオペコー
ドを有し、ブロック２ ２０４が、圧縮またはスクラン
ブルされ、実行不能にされているからである。したがっ
て、このメモリ・デバイスは「ロック」されている。

【０２１４】このメモリ・デバイスは、図１および図２
のシステムによって、下記に従って「ロック解除」され
る。まず、ＣＰＵ３０が、コンピュータ・システム１０
を初期設定し、ＣＤドライブ２２などのメモリ・デバイ
スの存在を検査する。メモリ・デバイスが検出される場
合、ＣＰＵ３０は、メモリ・デバイスからシステム・メ
モリ３４にブロック１ ２０２をロードする。次に、Ｃ
ＰＵ３０は、ＤＳＰ７４に、メモリ・デバイスからシス
テム・メモリ３４に転送されたコードを実行させる。ブ
ロック１ ２０２を実行することによって、ＤＳＰ７４
は、たとえばデバイス上でチェックサムを実行するなど
によってメモリ・デバイスの存在を確認し、メモリ・デ
バイスからシステム・メモリ３４にブロック２ ２０４
をコピーし、ブロック２ ２０４を伸長またはスクラン
ブル解除して、ＣＰＵ３０上で実行可能な形にする。最
後に、ＤＳＰ７４が、ＣＰＵ３０に、ブロック２ ２０
４から変換された実行可能コードを実行させ、これによ
ってアプリケーションを始動させる。

【０２１５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０２１６】（１）少なくとも１つのバスを関連付けら
れた中央演算処理装置（ＣＰＵ）を有するコンピュータ
・システムで使用するためのメモリ・カートリッジであ
って、前記バスが、少なくとも１つのバス線を有し、前
記メモリ・カートリッジが、（ａ）読取り可能なメモリ
と、（ｂ）前記メモリと回路接続しているメモリ制御回
路と、（ｃ）前記メモリ制御回路と回路接続しているロ
ック制御回路と、（ｄ）前記メモリ、前記メモリ制御回
路および前記ロック制御回路をＣＰＵに対して取外し可
能な回路接続に接続するための、前記メモリ、前記メモ
リ制御回路および前記ロック制御回路と回路接続してい
るコネクタとを具備し、 （１）前記メモリ制御回路が、２つの状態すなわち、Ｃ
ＰＵが前記メモリをアクセスする時に、所与のアドレス
に関してＣＰＵ内に読み取られた前記メモリの出力が、
前記メモリ内のそのアドレスに記憶された値に対応す
る、前記メモリとの相互作用を特徴とするロック解除状
態と、ＣＰＵが前記メモリをアクセスする時に、所与の
アドレスに関してＣＰＵ内に読み取られた前記メモリの
出力が、前記メモリ内のそのアドレスに記憶された値以
外の値に対応する、前記メモリとの相互作用を特徴とす
るロック状態とを有し、 （２）前記メモリ制御回路が、前記ロック制御回路から
の入力に応答して前記ロック状態から前記ロック解除状
態へ切り替わるように構成されており、 （３）前記ロック制御回路が、事前に選択された事象の
第１の組の発生に応答して、前記メモリ制御回路に前記
ロック状態に入らせるように構成され、前記ロック制御
回路がさらに、事前に選択された事象の第２の組の発生
に応答して、前記メモリ制御回路に前記ロック解除状態
に入らせるように構成されているメモリ・カートリッ
ジ。 （２）少なくとも１つのバスを関連付けられた中央演算
処理装置（ＣＰＵ）を有するコンピュータ・システムで
使用するためのメモリ・カートリッジであって、前記バ
スが、少なくとも１つのバス線を有し、前記メモリ・カ
ートリッジが、（ａ）読取り可能なメモリと、（ｂ）前
記メモリと回路接続しているバス線スクランブル回路
と、（ｃ）前記バス線スクランブル回路と回路接続して
いるロック制御回路と、（ｄ）前記メモリ、前記バス線
スクランブル回路および前記ロック制御回路をＣＰＵに
対して取外し可能な回路接続に接続するための、前記メ
モリ、前記バス線スクランブル回路および前記ロック制
御回路と回路接続しているコネクタとを具備し、 （１）前記ロック制御回路が、事前に選択された事象の
第１の組の発生に応答して、前記バス線スクランブル回
路に前記少なくとも１つのバスの少なくとも１つのバス
線をスクランブルさせるように構成され、 （２）前記ロック制御回路がさらに、事前に選択された
事象の第２の組の発生に応答して、前記バス線スクラン
ブル回路に前記少なくとも１つのバス線のスクランブル
を停止させるように構成されているメモリ・カートリッ
ジ。 （３）少なくとも１つのバスを関連付けられた中央演算
処理装置（ＣＰＵ）を有するコンピュータ・システムで
使用するためのメモリ・カートリッジであって、前記バ
スが、少なくとも１つのバス線を有し、前記メモリ・カ
ートリッジが、（ａ）読取り可能なメモリと、（ｂ）前
記メモリと回路接続しているバス線デコーダと、（ｃ）
前記バス線デコーダと回路接続しているロック制御回路
と、（ｄ）前記メモリ、前記バス線デコーダおよび前記
ロック制御回路をＣＰＵに対して取外し可能な回路接続
に接続するための、前記メモリ、前記バス線デコーダお
よび前記ロック制御回路と回路接続しているコネクタと
を具備し、 （１）前記ロック制御回路が、事前に選択された事象の
第１の組の発生に応答して、前記バス線デコーダに前記
少なくとも１つのバスのデコードを停止させるように構
成され、 （２）前記ロック制御回路がさらに、事前に選択された
事象の第２の組の発生に応答して、前記バス線デコーダ
に前記少なくとも１つのバス線をデコードさせるように
構成されているメモリ・カートリッジ。 （４）さらに、事前に選択された事象の第３の組のうち
の少なくとも１つの発生に応答して、トーンを生成する
ように構成されたトーン生成回路を具備する、上記
（３）に記載のメモリ・カートリッジ。 （５）読取り可能なメモリを有するメモリ・カートリッ
ジが、少なくとも１つのバス線を有する少なくとも１つ
のバスを介して前記読取り可能メモリと回路接続されて
いる中央演算処理装置（ＣＰＵ）を有するコンピュータ
・システムでの使用を許可されたされていることを認証
する方法であって、 ａ．前記少なくとも１つのバスの前記少なくとも１つの
バス線をスクランブルするステップと、 ｂ．事前に選択された事象の組を検出するステップと、 ｃ．前記事前に選択された事象の組の前記検出に応答し
て、前記少なくとも１つのバスの前記少なくとも１つの
バス線をスクランブル解除するステップとを含む方法。 （６）前記事前に選択された事象の組を検出するステッ
プが、前記少なくとも１つのバスにアサートされた少な
くとも１つのバス値の検出を含むことを特徴とする、上
記（５）に記載の方法。 （７）メモリ・カートリッジがコンピュータ・システム
での使用を許可されたされているかどうかを判定するた
めの認証システムであって、 （ａ）少なくとも１つのバスを関連付けられた中央演算
処理装置（ＣＰＵ）であって、前記少なくとも１つのバ
スが、少なくとも１つのバス線を含むことを特徴とす
る、前記中央演算処理装置と、 （ｂ）前記ＣＰＵに対して取外し可能に回路接続されて
おり、（ｉ）前記ＣＰＵと回路接続されている読取り可
能メモリと、（ｉｉ）前記１つのバスに沿って前記ＣＰ
Ｕと前記メモリとの間に挿入された、前記ＣＰＵおよび
前記メモリと回路接続されているバス線スクランブル回
路と、（ｉｉｉ）前記ＣＰＵおよび前記バス線スクラン
ブル回路に回路接続されているロック制御回路とを有す
る、アドレス可能メモリ・カートリッジとを具備し、 （１）前記ロック制御回路が、事前に選択された事象の
第１の組の発生に応答して、前記バス線スクランブル回
路に前記少なくとも１つのバスの前記少なくとも１つの
バス線をスクランブルさせるように構成され、 （２）前記ロック制御回路がさらに、事前に選択された
事象の第２の組の発生に応答して、前記バス線スクラン
ブル回路に前記少なくとも１つのバス線のスクランブル
回路を停止させるように構成されている認証システム。 （８）メモリ・カートリッジがコンピュータ・システム
での使用を許可されたされているかどうかを判定するた
めの認証システムであって、 （ａ）少なくとも１つのバスを関連付けられた中央演算
処理装置（ＣＰＵ）であって、前記少なくとも１つのバ
スが、少なくとも１つのバス線を含むことを特徴とす
る、前記中央演算処理装置と、 （ｂ）前記ＣＰＵに対して取外し可能に回路接続されて
おり、（ｉ）前記ＣＰＵと回路接続されている読取り可
能メモリと、（ｉｉ）前記１つのバスに沿って前記ＣＰ
Ｕと前記メモリとの間に挿入された、前記ＣＰＵおよび
前記メモリと回路接続されているバス線スクランブル回
路と、（ｉｉｉ）前記ＣＰＵおよび前記バス線スクラン
ブル回路に回路接続されているロック制御回路とを有す
る、アドレス可能メモリ・カートリッジとを具備し、 （１）前記バス線スクランブル回路が、２つの状態すな
わち、前記バス線スクランブル回路が前記少なくとも１
つのバスの前記少なくとも１つのバス線をスクランブル
することを特徴とするスクランブル状態と、前記バス線
スクランブル回路が前記少なくとも１つのバスの前記少
なくとも１つのバス線をスクランブルしないことを特徴
とするスクランブル解除状態とを有し、 （２）前記バス線スクランブル回路が、前記ロック制御
回路からの入力に応答して、前記スクランブル状態から
前記スクランブル解除状態に切り替わるように構成さ
れ、 （３）前記ロック制御回路が、事前に選択された事象の
第１の組の発生に応答して、前記バス線スクランブル回
路に前記スクランブル状態に入らせるように構成され、
前記ロック制御回路がさらに、事前に選択された事象の
第２の組の発生に応答して、前記バス線スクランブル回
路に前記スクランブル解除状態に入らせるように構成さ
れている認証システム。 （９）前記事前に選択された事象のうちの１つが、シス
テム電源投入を含むことを特徴とする、上記（１）、上
記（２）、上記（３）、上記（５）、上記（７）または
上記（８）に記載のシステム。 （１０）前記事前に選択された事象のうちの１つが、シ
ステム・リセットを含むことを特徴とする、上記
（１）、上記（２）、上記（３）、上記（５）、上記
（７）または上記（８）に記載のシステム。 （１１）前記事前に選択された事象のうちの１つが、前
記少なくとも１つのバスにアサートされた少なくとも１
つのバス値を含むことを特徴とする、上記（１）、上記
（２）、上記（３）、上記（５）、上記（７）または上
記（８）に記載のシステム。 （１２）第１アドレス可能メモリ・デバイスにマッピン
グされたメモリの第１領域と、第２アドレス可能メモリ
・デバイスにマッピングされたメモリの第２領域とを有
するコンピュータ・システムで使用するための認証の方
法であって、 ａ．メモリの第１領域からコードを実行するステップ
と、 ｂ．それぞれのアドレスに関連する第２メモリ・デバイ
ス内のコードを実行せずに、メモリ内の第２領域にアド
レスをアサートするステップと、 ｃ．メモリ内の第２領域からコードを実行するステップ
とを含む方法。 （１３）第１アドレス可能メモリ・デバイスにマッピン
グされたメモリの第１領域と、第２アドレス可能メモリ
・デバイスにマッピングされたメモリの第２領域と、ラ
ンダム・アクセス・メモリとを有するコンピュータ・シ
ステムで使用するための認証の方法であって、 ａ．メモリの第１領域からコードを実行するステップ
と、 ｂ．それぞれのアドレスに関連する第２メモリ・デバイ
ス内のコードを実行せずに、メモリ内の第２領域に対応
するアドレスをアサートするステップと、 ｃ．メモリの第２領域からＲＡＭへ、メモリのブロック
をコピーするステップと、 ｄ．メモリ内の第２領域からコピーされた前記コードを
実行するステップとを含む方法。 （１４）読取り可能メモリを有するメモリ・デバイス
が、読取り可能メモリに回路接続された第１中央演算処
理装置（ＣＰＵ）および第２中央演算処理装置を有し、
第１ＣＰＵおよび第２ＣＰＵに回路接続されたランダム
・アクセス・メモリ（ＲＡＭ）を有するコンピュータ・
システムでの使用を許可されたされることを確認する方
法であって、 ａ．第１ＣＰＵを用いて、読取り可能メモリからＲＡＭ
へ、第２ＣＰＵ上で実行可能な第１プログラムをコピー
するステップと、 ｂ．第２ＣＰＵを用いて、前記第１プログラムを実行す
るステップと、 ｃ．前記第２ＣＰＵを用いて、第１ＣＰＵ上で実行不能
なメモリのブロックをＲＡＭにコピーするステップと、 ｄ．前記メモリのブロックを、前記第１ＣＰＵ上で実行
可能な第２プログラムに変換するステップと、 ｅ．前記第１ＣＰＵ上で前記第２プログラムを実行する
ステップとを含む方法。 （１５）前記メモリのブロックを変換するステップが、
前記メモリのブロックを伸長するステップを含むことを
特徴とする、上記（１４）に記載の方法。 （１６）前記メモリのブロックを変換するステップが、
前記メモリのブロックをスクランブル解除するステップ
を含むことを特徴とする、上記（１４）に記載の方法。 （１７）前記メモリのブロックを変換するステップが、
前記メモリのブロックの実行可能部分を突き止めるステ
ップと、前記メモリのブロックの前記実行可能部分の位
置を前記第１ＣＰＵに通信するステップとを含むことを
特徴とする、上記（１４）に記載の方法。 （１８）（ａ）第１システム・バスを介してオーディオ
／ビデオ／ＣＤドライブ・コントローラ／補助プロセッ
サと回路接続されている中央演算処理装置（ＣＰＵ）
と、（ｂ）第２システム・バスを介して前記オーディオ
／ビデオ／ＣＤドライブ・コントローラ／補助プロセッ
サと回路接続されているシステム・メモリとを含み、
（ｃ）前記オーディオ／ビデオ／ＣＤドライブ・コント
ローラ／補助プロセッサが、すべて前記ＣＰＵおよび前
記システム・メモリに回路接続されている、前記第２シ
ステム・バスに対する制御を調停するためのアービトレ
ータ、メモリ・インターフェース、グラフィックス補助
プロセッサ、ディジタル信号プロセッサ、コンパクト・
ディスク・コントローラおよびビデオ・コントローラを
含み、これらのそれぞれが、前記ＣＰＵ、前記グラフィ
ックス補助プロセッサ、前記ディジタル信号プロセッ
サ、前記コンパクト・ディスク・コントローラおよび前
記ビデオ・コントローラのうちのいずれか１つが前記第
２システム・バスのバス・マスタになれるように構成さ
れている、コンピュータ・システム。 （１９）割込みを前記ＣＰＵにインターフェースするた
めの割込みコントローラをさらに含み、前記アービトレ
ータが、割込みが発生し、前記割込みコントローラによ
って検出されない限り前記ＣＰＵが前記第２システム・
バスに対する制御に関して最高の優先順を有しないよう
に、前記割込みコントローラに応答することを特徴とす
る、上記（１８）に記載のコンピュータ・システム。 （２０）（ａ）前記少なくとも１つのバスを介して前記
ＣＰＵと回路接続されているオーディオ／ビデオ／ＣＤ
ドライブ・コントローラ／補助プロセッサと、（ｂ）第
２バスを介して前記オーディオ／ビデオ／ＣＤドライブ
・コントローラ／補助プロセッサと回路接続されている
システム・メモリとをさらに具備し、（ｃ）前記オーデ
ィオ／ビデオ／ＣＤドライブ・コントローラ／補助プロ
セッサが、すべて前記ＣＰＵおよび前記システム・メモ
リに回路接続されている、前記システム・バスに対する
制御を調停するためのアービトレータ、メモリ・インタ
ーフェース、グラフィックス補助プロセッサ、ディジタ
ル信号プロセッサ、コンパクト・ディスク・コントロー
ラおよびビデオ・コントローラを含み、これらのそれぞ
れが、前記ＣＰＵ、前記グラフィックス補助プロセッ
サ、前記ディジタル信号プロセッサ、前記コンパクト・
ディスク・コントローラおよび前記ビデオ・コントロー
ラのうちのいずれか１つが前記第２バスのバス・マスタ
になれるように構成されている上記（７）または上記
（８）に記載のシステム。 （２１）（ａ）前記少なくとも１つのバスを介して前記
ＣＰＵと回路接続されているオーディオ／ビデオ／ＣＤ
ドライブ・コントローラ／補助プロセッサと、（ｂ）第
２システム・バスを介して前記オーディオ／ビデオ／Ｃ
Ｄドライブ・コントローラ／補助プロセッサと回路接続
されているシステム・メモリとをさらに具備し、（ｃ）
前記オーディオ／ビデオ／ＣＤドライブ・コントローラ
／補助プロセッサが、すべて前記ＣＰＵおよび前記シス
テム・メモリに回路接続されている、前記第２バスに対
する制御を調停するためのアービトレータ、メモリ・イ
ンターフェース、グラフィックス補助プロセッサ、ディ
ジタル信号プロセッサ、コンパクト・ディスク・コント
ローラおよびビデオ・コントローラを含み、これらのそ
れぞれが、前記ＣＰＵ、前記グラフィックス補助プロセ
ッサ、前記ディジタル信号プロセッサ、前記コンパクト
・ディスク・コントローラおよび前記ビデオ・コントロ
ーラのうちのいずれか１つが前記第２バスのバス・マス
タになれるように構成されており、（ｄ）さらに、割込
みを前記ＣＰＵにインターフェースするための割込みコ
ントローラ含み、前記アービトレータが、割込みが発生
し、前記割込みコントローラによって検出されない限り
前記ＣＰＵが前記第２システム・バスに対する制御に関
して最高の優先順を有しないように、前記割込みコント
ローラに応答する上記（７）または上記（８）に記載の
システム。

【０２１７】

【発明の効果】この方法の長所は、メモリ・デバイス内
に追加のハードウェアを必要としないことである。上で
説明したように、第１ブロックと第２ブロックのデータ
をメモリ・デバイスに置くだけで良い。したがって、こ
の２ブロック方法は、プログラム・カートリッジ１４な
らびに事前にプログラムされたフロッピー・ディスクお
よびＣＤドライブ・ディスクに適している。

【０２１８】代替方法では、ブロック２ ２０４を、実
行可能ではあるが、特定の方法でロードしなければなら
ない形式にすることができる。そのような形式の例が、
周知の.EXE形式の実行可能ファイルである。このような
データ・ブロックは、実行可能部分が正しくメモリにロ
ードされた時に限って実行可能である。このロックの実
施には、ＤＳＰ７４上でのみ実行可能なローダ・プログ
ラムをブロック１ ２０２に置くことが必要である。こ
のローダ・プログラムは、ブロック２ ２０４をアクセ
スし、システム・メモリ３４にロードし、実行可能部分
を突き止め、制御をＣＰＵ３０に渡す。

【０２１９】本発明の実施例によって本発明を説明し、
実施例をかなり詳細に説明してきたが、いかなる形であ
れ請求の範囲をそのような詳細に限定することは、本出
願人の意図するところではない。追加の長所と修正は、
当業者であれば容易に理解できよう。たとえば、図４の
アドレス・スクランブル回路５４を、上で述べた２ブロ
ック・ロック方法と組み合わせることができる。さら
に、図１のロック制御回路５６を、トーンを生成するマ
イクロコントローラ１００を必要とせずに図６のアドレ
ス・デコーダ１０２と組み合わせることができる。した
がって、本発明は、その広義の態様において、図または
明細書に記載の具体的な詳細、代表的な装置および方法
に限定されるものではない。したがって、本出願人の発
明的着想の趣旨または範囲から逸脱せずに、そのような
詳細から離れることができる。

【図面の簡単な説明】

【図１】本発明のシステムの概略配置を示すブロック図
である。

【図２】本発明のシステムの概略配置を示すブロック図
である。

【図３】本発明に使用されるビデオ・ディジタル・アナ
ログ・コンバータの一部の電気的な概略を示す図であ
る。

【図４】本発明のアドレス・スクランブル回路の１実施
例の概略を示す図である。

【図５】本発明のオーディオ／ビデオ／ＣＤコントロー
ラ／補助プロセッサを示すブロック図である。

【図６】プログラム・カートリッジを「ロック」する回
路の代替回路のブロック図である。

【図７】プログラム・カートリッジを「ロック」する回
路の第３の代替回路のブロック図である。

【符号の説明】

１４ プログラム・カートリッジ ２２ ＣＤドライブ ３０ 中央演算処理装置（ＣＰＵ） ３１ システム・バス ３２ オーディオ／ビデオ／ＣＤドライブ（Ａ／Ｖ／Ｃ
Ｄ）コントローラ／補助プロセッサ ３４ システム・メモリ ３５ａ デコード・チップＰＡＬ１ ３５ｂ デコード・チップＰＡＬ２ ３６ 入出力補助プロセッサ ３７ａ カートリッジ・コネクタ ３７ｂ カード・エッジ・コネクタ ３８ 追加回路 ５０ プログラムＲＯＭ ５２ ロック回路 ５４ アドレス・スクランブル回路 ５５ アドレス"・バス ５６ ロック制御回路 ６１ システム'・バス

Claims (21)

【特許請求の範囲】
1. 【請求項１】少なくとも１つのバスを関連付けられた中
   央演算処理装置（ＣＰＵ）を有するコンピュータ・シス
   テムで使用するためのメモリ・カートリッジであって、
   前記バスが、少なくとも１つのバス線を有し、前記メモ
   リ・カートリッジが、 （ａ）読取り可能なメモリと、 （ｂ）前記メモリと回路接続しているメモリ制御回路
   と、 （ｃ）前記メモリ制御回路と回路接続しているロック制
   御回路と、 （ｄ）前記メモリ、前記メモリ制御回路および前記ロッ
   ク制御回路をＣＰＵに対して取外し可能な回路接続に接
   続するための、前記メモリ、前記メモリ制御回路および
   前記ロック制御回路と回路接続しているコネクタとを具
   備し、 （１）前記メモリ制御回路が、２つの状態すなわち、Ｃ
   ＰＵが前記メモリをアクセスする時に、所与のアドレス
   に関してＣＰＵ内に読み取られた前記メモリの出力が、
   前記メモリ内のそのアドレスに記憶された値に対応す
   る、前記メモリとの相互作用を特徴とするロック解除状
   態と、ＣＰＵが前記メモリをアクセスする時に、所与の
   アドレスに関してＣＰＵ内に読み取られた前記メモリの
   出力が、前記メモリ内のそのアドレスに記憶された値以
   外の値に対応する、前記メモリとの相互作用を特徴とす
   るロック状態とを有し、 （２）前記メモリ制御回路が、前記ロック制御回路から
   の入力に応答して前記ロック状態から前記ロック解除状
   態へ切り替わるように構成されており、 （３）前記ロック制御回路が、事前に選択された事象の
   第１の組の発生に応答して、前記メモリ制御回路に前記
   ロック状態に入らせるように構成され、前記ロック制御
   回路がさらに、事前に選択された事象の第２の組の発生
   に応答して、前記メモリ制御回路に前記ロック解除状態
   に入らせるように構成されているメモリ・カートリッ
   ジ。
2. 【請求項２】少なくとも１つのバスを関連付けられた中
   央演算処理装置（ＣＰＵ）を有するコンピュータ・シス
   テムで使用するためのメモリ・カートリッジであって、
   前記バスが、少なくとも１つのバス線を有し、前記メモ
   リ・カートリッジが、 （ａ）読取り可能なメモリと、 （ｂ）前記メモリと回路接続しているバス線スクランブ
   ル回路と、 （ｃ）前記バス線スクランブル回路と回路接続している
   ロック制御回路と、 （ｄ）前記メモリ、前記バス線スクランブル回路および
   前記ロック制御回路をＣＰＵに対して取外し可能な回路
   接続に接続するための、前記メモリ、前記バス線スクラ
   ンブル回路および前記ロック制御回路と回路接続してい
   るコネクタとを具備し、 （１）前記ロック制御回路が、事前に選択された事象の
   第１の組の発生に応答して、前記バス線スクランブル回
   路に前記少なくとも１つのバスの少なくとも１つのバス
   線をスクランブル回路させるように構成され、 （２）前記ロック制御回路がさらに、事前に選択された
   事象の第２の組の発生に応答して、前記バス線スクラン
   ブル回路に前記少なくとも１つのバス線のスクランブル
   回路を停止させるように構成されているメモリ・カート
   リッジ。
3. 【請求項３】少なくとも１つのバスを関連付けられた中
   央演算処理装置（ＣＰＵ）を有するコンピュータ・シス
   テムで使用するためのメモリ・カートリッジであって、
   前記バスが、少なくとも１つのバス線を有し、前記メモ
   リ・カートリッジが、 （ａ）読取り可能なメモリと、 （ｂ）前記メモリと回路接続しているバス線デコーダ
   と、 （ｃ）前記バス線デコーダと回路接続しているロック制
   御回路と、 （ｄ）前記メモリ、前記バス線デコーダおよび前記ロッ
   ク制御回路をＣＰＵに対して取外し可能な回路接続に接
   続するための、前記メモリ、前記バス線デコーダおよび
   前記ロック制御回路と回路接続しているコネクタとを具
   備し、 （１）前記ロック制御回路が、事前に選択された事象の
   第１の組の発生に応答して、前記バス線デコーダに前記
   少なくとも１つのバスのデコードを停止させるように構
   成され、 （２）前記ロック制御回路がさらに、事前に選択された
   事象の第２の組の発生に応答して、前記バス線デコーダ
   に前記少なくとも１つのバス線をデコードさせるように
   構成されているメモリ・カートリッジ。
4. 【請求項４】さらに、事前に選択された事象の第３の組
   のうちの少なくとも１つの発生に応答して、トーンを生
   成するように構成されたトーン生成回路を具備する、請
   求項３に記載のメモリ・カートリッジ。
5. 【請求項５】読取り可能なメモリを有するメモリ・カー
   トリッジが、少なくとも１つのバス線を有する少なくと
   も１つのバスを介して前記読取り可能メモリと回路接続
   されている中央演算処理装置（ＣＰＵ）を有するコンピ
   ュータ・システムでの使用を許可されたされていること
   を認証する方法であって、 ａ．前記少なくとも１つのバスの前記少なくとも１つの
   バス線をスクランブル回路するステップと、 ｂ．事前に選択された事象の組を検出するステップと、 ｃ．前記事前に選択された事象の組の前記検出に応答し
   て、前記少なくとも１つのバスの前記少なくとも１つの
   バス線をスクランブル回路解除するステップとを含む方
   法。
6. 【請求項６】前記事前に選択された事象の組を検出する
   ステップが、前記少なくとも１つのバスにアサートされ
   た少なくとも１つのバス値の検出を含むことを特徴とす
   る、請求項５に記載の方法。
7. 【請求項７】メモリ・カートリッジがコンピュータ・シ
   ステムでの使用を許可されたされているかどうかを判定
   するための認証システムであって、 （ａ）少なくとも１つのバスを関連付けられた中央演算
   処理装置（ＣＰＵ）であって、前記少なくとも１つのバ
   スが、少なくとも１つのバス線を含むことを特徴とす
   る、前記中央演算処理装置と、 （ｂ）前記ＣＰＵに対して取外し可能に回路接続されて
   おり、（ｉ）前記ＣＰＵと回路接続されている読取り可
   能メモリと、（ｉｉ）前記１つのバスに沿って前記ＣＰ
   Ｕと前記メモリとの間に挿入された、前記ＣＰＵおよび
   前記メモリと回路接続されているバス線スクランブル回
   路と、（ｉｉｉ）前記ＣＰＵおよび前記バス線スクラン
   ブル回路に回路接続されているロック制御回路とを有す
   る、アドレス可能メモリ・カートリッジとを具備し、 （１）前記ロック制御回路が、事前に選択された事象の
   第１の組の発生に応答して、前記バス線スクランブル回
   路に前記少なくとも１つのバスの前記少なくとも１つの
   バス線をスクランブルさせるように構成され、 （２）前記ロック制御回路がさらに、事前に選択された
   事象の第２の組の発生に応答して、前記バス線スクラン
   ブル回路に前記少なくとも１つのバス線のスクランブル
   を停止させるように構成されている認証システム。
8. 【請求項８】メモリ・カートリッジがコンピュータ・シ
   ステムでの使用を許可されたされているかどうかを判定
   するための認証システムであって、 （ａ）少なくとも１つのバスを関連付けられた中央演算
   処理装置（ＣＰＵ）であって、前記少なくとも１つのバ
   スが、少なくとも１つのバス線を含むことを特徴とす
   る、前記中央演算処理装置と、 （ｂ）前記ＣＰＵに対して取外し可能に回路接続されて
   おり、（ｉ）前記ＣＰＵと回路接続されている読取り可
   能メモリと、（ｉｉ）前記１つのバスに沿って前記ＣＰ
   Ｕと前記メモリとの間に挿入された、前記ＣＰＵおよび
   前記メモリと回路接続されているバス線スクランブル
   と、（ｉｉｉ）前記ＣＰＵおよび前記バス線スクランブ
   ルに回路接続されているロック制御回路とを有する、ア
   ドレス可能メモリ・カートリッジとを具備し、 （１）前記バス線スクランブル回路が、２つの状態すな
   わち、前記バス線スクランブル回路が前記少なくとも１
   つのバスの前記少なくとも１つのバス線をスクランブル
   することを特徴とするスクランブル状態と、前記バス線
   スクランブル回路が前記少なくとも１つのバスの前記少
   なくとも１つのバス線をスクランブルしないことを特徴
   とするスクランブル解除状態とを有し、 （２）前記バス線スクランブル回路が、前記ロック制御
   回路からの入力に応答して、前記スクランブル状態から
   前記スクランブル解除状態に切り替わるように構成さ
   れ、 （３）前記ロック制御回路が、事前に選択された事象の
   第１の組の発生に応答して、前記バス線スクランブル回
   路に前記スクランブル状態に入らせるように構成され、
   前記ロック制御回路がさらに、事前に選択された事象の
   第２の組の発生に応答して、前記バス線スクランブル回
   路に前記スクランブル解除状態に入らせるように構成さ
   れている認証システム。
9. 【請求項９】前記事前に選択された事象のうちの１つ
   が、システム電源投入を含むことを特徴とする、請求項
   １、請求項２、請求項３、請求項５、請求項７または請
   求項８に記載のシステム。
10. 【請求項１０】前記事前に選択された事象のうちの１つ
    が、システム・リセットを含むことを特徴とする、請求
    項１、請求項２、請求項３、請求項５、請求項７または
    請求項８に記載のシステム。
11. 【請求項１１】前記事前に選択された事象のうちの１つ
    が、前記少なくとも１つのバスにアサートされた少なく
    とも１つのバス値を含むことを特徴とする、請求項１、
    請求項２、請求項３、請求項５、請求項７または請求項
    ８に記載のシステム。
12. 【請求項１２】第１アドレス可能メモリ・デバイスにマ
    ッピングされたメモリの第１領域と、第２アドレス可能
    メモリ・デバイスにマッピングされたメモリの第２領域
    とを有するコンピュータ・システムで使用するための認
    証の方法であって、 ａ．メモリの第１領域からコードを実行するステップ
    と、 ｂ．それぞれのアドレスに関連する第２メモリ・デバイ
    ス内のコードを実行せずに、メモリ内の第２領域にアド
    レスをアサートするステップと、 ｃ．メモリ内の第２領域からコードを実行するステップ
    とを含む方法。
13. 【請求項１３】第１アドレス可能メモリ・デバイスにマ
    ッピングされたメモリの第１領域と、第２アドレス可能
    メモリ・デバイスにマッピングされたメモリの第２領域
    と、ランダム・アクセス・メモリとを有するコンピュー
    タ・システムで使用するための認証の方法であって、 ａ．メモリの第１領域からコードを実行するステップ
    と、 ｂ．それぞれのアドレスに関連する第２メモリ・デバイ
    ス内のコードを実行せずに、メモリ内の第２領域に対応
    するアドレスをアサートするステップと、 ｃ．メモリの第２領域からＲＡＭへ、メモリのブロック
    をコピーするステップと、 ｄ．メモリ内の第２領域からコピーされた前記コードを
    実行するステップとを含む方法。
14. 【請求項１４】読取り可能メモリを有するメモリ・デバ
    イスが、読取り可能メモリに回路接続された第１中央演
    算処理装置（ＣＰＵ）および第２中央演算処理装置を有
    し、第１ＣＰＵおよび第２ＣＰＵに回路接続されたラン
    ダム・アクセス・メモリ（ＲＡＭ）を有するコンピュー
    タ・システムでの使用を許可されたされることを確認す
    る方法であって、 ａ．第１ＣＰＵを用いて、読取り可能メモリからＲＡＭ
    へ、第２ＣＰＵ上で実行可能な第１プログラムをコピー
    するステップと、 ｂ．第２ＣＰＵを用いて、前記第１プログラムを実行す
    るステップと、 ｃ．前記第２ＣＰＵを用いて、第１ＣＰＵ上で実行不能
    なメモリのブロックをＲＡＭにコピーするステップと、 ｄ．前記メモリのブロックを、前記第１ＣＰＵ上で実行
    可能な第２プログラムに変換するステップと、 ｅ．前記第１ＣＰＵ上で前記第２プログラムを実行する
    ステップとを含む方法。
15. 【請求項１５】前記メモリのブロックを変換するステッ
    プが、前記メモリのブロックを伸長するステップを含む
    ことを特徴とする、請求項１４に記載の方法。
16. 【請求項１６】前記メモリのブロックを変換するステッ
    プが、前記メモリのブロックをスクランブル解除するス
    テップを含むことを特徴とする、請求項１４に記載の方
    法。
17. 【請求項１７】前記メモリのブロックを変換するステッ
    プが、前記メモリのブロックの実行可能部分を突き止め
    るステップと、前記メモリのブロックの前記実行可能部
    分の位置を前記第１ＣＰＵに通信するステップとを含む
    ことを特徴とする、請求項１４に記載の方法。
18. 【請求項１８】（ａ）第１システム・バスを介してオー
    ディオ／ビデオ／ＣＤドライブ・コントローラ／補助プ
    ロセッサと回路接続されている中央演算処理装置（ＣＰ
    Ｕ）と、 （ｂ）第２システム・バスを介して前記オーディオ／ビ
    デオ／ＣＤドライブ・コントローラ／補助プロセッサと
    回路接続されているシステム・メモリとを含み、 （ｃ）前記オーディオ／ビデオ／ＣＤドライブ・コント
    ローラ／補助プロセッサが、すべて前記ＣＰＵおよび前
    記システム・メモリに回路接続されている、前記第２シ
    ステム・バスに対する制御を調停するためのアービトレ
    ータ、メモリ・インターフェース、グラフィックス補助
    プロセッサ、ディジタル信号プロセッサ、コンパクト・
    ディスク・コントローラおよびビデオ・コントローラを
    含み、これらのそれぞれが、前記ＣＰＵ、前記グラフィ
    ックス補助プロセッサ、前記ディジタル信号プロセッ
    サ、前記コンパクト・ディスク・コントローラおよび前
    記ビデオ・コントローラのうちのいずれか１つが前記第
    ２システム・バスのバス・マスタになれるように構成さ
    れている、コンピュータ・システム。
19. 【請求項１９】割込みを前記ＣＰＵにインターフェース
    するための割込みコントローラをさらに含み、前記アー
    ビトレータが、割込みが発生し、前記割込みコントロー
    ラによって検出されない限り前記ＣＰＵが前記第２シス
    テム・バスに対する制御に関して最高の優先順を有しな
    いように、前記割込みコントローラに応答することを特
    徴とする、請求項１８に記載のコンピュータ・システ
    ム。
20. 【請求項２０】（ａ）前記少なくとも１つのバスを介し
    て前記ＣＰＵと回路接続されているオーディオ／ビデオ
    ／ＣＤドライブ・コントローラ／補助プロセッサと、 （ｂ）第２バスを介して前記オーディオ／ビデオ／ＣＤ
    ドライブ・コントローラ／補助プロセッサと回路接続さ
    れているシステム・メモリとをさらに具備し、 （ｃ）前記オーディオ／ビデオ／ＣＤドライブ・コント
    ローラ／補助プロセッサが、すべて前記ＣＰＵおよび前
    記システム・メモリに回路接続されている、前記システ
    ム・バスに対する制御を調停するためのアービトレー
    タ、メモリ・インターフェース、グラフィックス補助プ
    ロセッサ、ディジタル信号プロセッサ、コンパクト・デ
    ィスク・コントローラおよびビデオ・コントローラを含
    み、これらのそれぞれが、前記ＣＰＵ、前記グラフィッ
    クス補助プロセッサ、前記ディジタル信号プロセッサ、
    前記コンパクト・ディスク・コントローラおよび前記ビ
    デオ・コントローラのうちのいずれか１つが前記第２バ
    スのバス・マスタになれるように構成されている請求項
    ７または請求項８に記載のシステム。
21. 【請求項２１】（ａ）前記少なくとも１つのバスを介し
    て前記ＣＰＵと回路接続されているオーディオ／ビデオ
    ／ＣＤドライブ・コントローラ／補助プロセッサと、 （ｂ）第２システム・バスを介して前記オーディオ／ビ
    デオ／ＣＤドライブ・コントローラ／補助プロセッサと
    回路接続されているシステム・メモリとをさらに具備
    し、 （ｃ）前記オーディオ／ビデオ／ＣＤドライブ・コント
    ローラ／補助プロセッサが、すべて前記ＣＰＵおよび前
    記システム・メモリに回路接続されている、前記第２バ
    スに対する制御を調停するためのアービトレータ、メモ
    リ・インターフェース、グラフィックス補助プロセッ
    サ、ディジタル信号プロセッサ、コンパクト・ディスク
    ・コントローラおよびビデオ・コントローラを含み、こ
    れらのそれぞれが、前記ＣＰＵ、前記グラフィックス補
    助プロセッサ、前記ディジタル信号プロセッサ、前記コ
    ンパクト・ディスク・コントローラおよび前記ビデオ・
    コントローラのうちのいずれか１つが前記第２バスのバ
    ス・マスタになれるように構成されており、 （ｄ）さらに、割込みを前記ＣＰＵにインターフェース
    するための割込みコントローラ含み、前記アービトレー
    タが、割込みが発生し、前記割込みコントローラによっ
    て検出されない限り前記ＣＰＵが前記第２システム・バ
    スに対する制御に関して最高の優先順を有しないよう
    に、前記割込みコントローラに応答する請求項７または
    請求項８に記載のシステム。