JP2001306400A - 半導体記憶装置、その制御装置、および電子機器 - Google Patents

Abstract

(57)【要約】 【課題】解析が困難な強固なセキュリティ機能によっ
て、データの不正な読み出しを防止する。 【解決手段】半導体記憶装置５０は、任意のメモリ空間
を非活性化できるセキュリティ機能の設定状態と、前記
メモリ空間を活性化できるセキュリティ機能の解除状態
とされる。入力されるアドレスバスによって特定される
アドレスが、特定の状況において操作されないことが予
め判明している鍵アドレス、または特定の状況において
操作されることが予め判明している鍵アドレスと一致し
ていると、セキュリティ機能が設定状態とされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶されたデータ
への不正アクセスや誤アクセスを確実に防止することが
できる半導体記憶装置、その半導体記憶装置の制御装
置、および。半導体記憶装置が装着される電子機器に関
する。

【０００２】

【従来の技術】半導体記憶装置の記憶データには、個人
のプライバシーに関わる情報、著作権で保護される情報
など、第三者による読み出しあるいは書き換えが望まし
くないデータが含まれることがある。また、ＥＥＰＲＯ
Ｍなどの書き換え可能な半導体記憶装置では、電子機器
や半導体記憶装置自身のノイズ等に起因してデータの誤
書き換えが起き得る。これらのように、期待せぬメモリ
内容のアクセスからメモリ内容を保護するため、半導体
記憶装置および半導体記憶装置を制御する装置にはセキ
ュリティ回路が組み込まれたものがある。

【０００３】以下に、従来のセキュリティ機能を有する
半導体記憶装置について、図１４および図１５を用いて
説明する。

【０００４】図１４は、従来の半導体記憶装置１１５０
における要部のブロック図である。この半導体記憶装置
１１５０は、外部と通信するインターフェイス回路１１
０３と、データを記憶するメモリ空間を有するメモリ１
１０９と、インターフェース回路１１０３とメモリ１１
０９との間に介在されたセキュリティ回路１１０６とを
備えている。

【０００５】以下に、半導体記憶装置１１５０におい
て、セキュリティ機能によって非活性化されたメモリ空
間に含まれる記憶データの読み出しが制限される場合の
動作を説明する。

【０００６】半導体記憶装置１１５０は、インターフェ
ース回路１１０３に対する入力バス１１０１およびデー
タ入出力バス１１０２によって外部と通信される。入力
バス１１０１には、メモリ１１０９に記憶されたデータ
を読み出すアドレスおよび制御信号が与えられる。イン
ターフェイス回路１１０３は、入力バス１１０１を介し
て入力された命令を解析し、メモリ１１０９に記憶され
たデータの読み出し動作が要求されている場合には、読
み出しアドレスを示すアドレスバス信号をアドレスバス
１１０４を介してセキュリティ回路１１０６に出力す
る。

【０００７】セキュリティ回路１１０６は、インターフ
ェイス回路１１０３からアドレスバス１１０４を介して
指示されるアドレスが、メモリ１１０９における読出動
作が許可されているメモリ空間に含まれる記憶データの
アドレスであることを判定する。

【０００８】アドレス信号が示すアドレスが、読出許可
されているメモリ空間に含まれる記憶データのアドレス
であれば、セキュリティ回路１１０６はアドレス信号に
て指示されたアドレスを、正しくアドレスバス１１０７
を介してメモリ１１０９に出力する。メモリ１１０９
は、アドレスバス１１０７を介して指示されたアドレス
の記憶データを、データバス１１０８によってセキュリ
ティ回路１１０６に出力する。セキュリティ回路１１０
６は、アドレスバス１１０４を介して与えられたアドレ
スデータとセキュリティ設定条件に基づいて、当該アド
レスデータを、アドレスバス１１０７を介してメモリ１
１０９に与える。メモリ１１０９は、アドレスデータに
よって指定されるアドレスの記憶データを読み出し、デ
ータバス１１０８を介してセキュリティ回路１１０６に
与える。セキュリティ回路１１０６は、メモリ１１０９
の読出データをインターフェイス回路１１０３に供給
し、インターフェイス回路１１０３が読出データを、入
出力バス１１０２を介して外部に出力する。

【０００９】これらの一連の動作によって、半導体記憶
装置１１５０は、読出動作が許可されているメモリ空間
内に含まれる記憶データの読み出しを正常に行なう。

【００１０】これに対して、インターフェース回路１１
０３から出力されるアドレスが、読出許可されていない
メモリ空間に含まれる記憶データのアドレスであれば、
セキュリティ回路１１０６は、受け取ったアドレス信号
に何らかの操作を加えて、アドレスバス１１０７を介し
てメモリ１１０９に与える。または、インターフェース
回路１１０３から出力されるアドレスを、アドレスバス
１１０７を介してメモリ１１０９に出力して、メモリ１
１０９からそのアドレスの記憶データを読み出したデー
タ信号を得ると、そのデータ信号を一定のデータに固定
する等の何らかの操作を加えて、データバス１１０５を
介してインターフェース回路１１０３に出力する。ある
いは、これらの操作の両方を実行する。これらの操作に
よって、半導体記憶装置１１５０は、読出動作が許可さ
れていないメモリ空間内に含まれる記憶データの読み出
しを正常には行なわない。

【００１１】読出が許可されていないメモリ空間内に含
まれるアドレスの記憶データの読出が行なわれた時、そ
の読出を正常に行なわないためには、出力データを一定
の値に固定する構成以外に、特開昭５９−１５２９９号
公報に記載のように、メモリ１１０９に対してアドレス
バス１１０７を出力しない構成、特開昭５３−２２５８
３９号公報に記載のように、メモリ１１０９に対するア
ドレス信号を撹乱する構成、特開平６−２５０９２９号
公報に記載のように、メモリ１１０９から読み出された
データを撹乱して、インターフェース回路１１０３にデ
ータバス１１０５を介して出力する構成等がある。

【００１２】これらの従来技術のように、アドレスまた
はデータバスに何らかの操作を加えることによって、読
出許可されていないメモリ空間内に記憶されているデー
タは、正確に外部に読み出されることが阻止される。

【００１３】以上、読出が制限される場合について説明
したが、メモリ空間の非活性化とは、読出が制限される
場合だけでなく、書き換え動作が制限される場合、アド
レスに割り当てられた特別な機能が制限される場合、こ
れらの複数の制限が同時に実施される場合等がある。い
ずれの場合も、データの読出の制限と同様に、アドレス
バス等の制御信号の操作、データバスの操作、その他の
制御信号の操作等を行うことによって実現される。いず
れの場合も、前述した半導体記憶装置１１０５と同様
に、活性化されたメモリ空間の正常な処理と、非活性化
されたメモリ空間の処理の制限とが区別されている。

【００１４】図１５は、従来の半導体記憶装置１１５０
におけるセキュリティ回路１１０６のさらに具体例を示
している。この半導体記憶装置１２５０は、電源投入、
リセット信号入力等によりセキュリティが設定され、予
め定められた固有のパスワードを入力することによって
セキュリティが解除される。

【００１５】図１５に示す半導体記憶装置１２５０のセ
キュリティ回路１２０６は、セキュリティ制御回路１２
１０と、セキュリティ制御回路１２１０の出力によっ
て、セキュリティ機能を制限する動作制限回路１２１２
とを備えている。さらに、セキュリティ制御回路１２１
０は、パスワード記憶回路１２１３と、インターフェー
ス回路１２０３から与えられるパスワードとパスワード
記憶回路１２１０に記憶されたパスワードと比較する比
較回路１２１５とを備えている。

【００１６】半導体記憶回路１２５０は、メモリ１２０
９に記憶されたデータの読み出しが要求された時は、上
記半導体記憶装置１１５０で説明した動作を実行する。
すなわち、読み出しが指示されたデータが、メモリ１２
０９における読み出しが許可されていないメモリ空間内
に含まれる場合は、セキュリティ回路１２０６における
動作制限回路１２１２は、インターフェース回路１２０
３からアドレスバス１２０４を介して入力されたアドレ
ス信号を操作して、アドレスバス１２０７を介してメモ
リ１２０９に出力する。あるいは、セキュリティ回路１
２０６における動作制限回路１２１２は、メモリ１２０
９からデータバス１２０８を介して読み出されたデータ
信号を操作して、データバス１２０５を介してインター
フェース回路１２０３に出力する。あるいは、セキュリ
ティ回路１２０６はそれらの両方を行なう。読み出しが
指示されたアドレスが、メモリ１２０９における読み出
しが許可されているメモリ空間内に含まれる場合は、そ
れらの操作を行なわない。

【００１７】また、セキュリティ回路１２０６における
動作制限回路１２１２は、インターフェース回路１２０
３から与えられるパスワードとパスワード記憶回路１２
１０に記憶されたパスワードとを比較する比較回路１２
１５から、両者が一致していることを示す一致信号が、
データバス１２１１が出力されている場合には、それら
の操作を無効にする。

【００１８】半導体記憶装置１２５０の外部から入力バ
ス１２０１および入出力バス１２０２を介して、パスワ
ード入力コマンドが入力されると、インターフェイス回
路１２０３は外部から入出力バス１２０２に介して入力
されるパスワードを受け取る。インターフェイス回路１
２０３は、入力されたパスワードを、データバス１２０
５を介して比較回路１２１５に出力する。一方、パスワ
ード記憶回路１２１３は記憶されたパスワードを、比較
回路１２１５に出力する。比較回路１２１５は、外部か
ら入力されたパスワード１２０５と、内部に記憶されて
いるパスワード１２１４とを比較し、これらが一致して
いる場合には、一致信号を生成してデータバス１２１１
を介して動作制限回路１２１２に入力される。動作制限
回路１２１２は、一致信号が入力されると、アドレス信
号の操作、データ信号の操作を無効にする。これによ
り、以後は、読み出しが許可されていないメモリ空間内
に含まれるデータの読出が正常に行なわれることにな
る。

【００１９】このような従来技術によれば、半導体記憶
装置１２５０を自由に操作するためには、予め記憶され
たパスワードおよびパスワードの入力方法を知っている
必要が有り、これらを公開しなければ、第三者による不
正なデータの読み出しを防止することができる。また、
パスワードが入力されるまでは、機能の少なくとも一部
が制限されるため、誤書換等の事故が発生する可能性が
低くなる。

【００２０】

【発明が解決しようとする課題】しかしながら、従来の
セキュリティ制御方法では、セキュリティを制御するた
めに固有のパスワードを、キーボード等の固定の入力手
段によって入力することが要求されるため、入力バスの
解析によってセキュリティ解除条件が見破られるおそれ
がある。

【００２１】また、従来のセキュリティの制御方法で
は、半導体記憶装置の不正読出防止のためのセキュリテ
ィ機能が、第三者によって解除されて、メモリ内の記憶
データがすべて読み出されると、簡単に半導体記憶装置
の複製品が製作される。複製品に記憶されているデータ
が使用されることを防止するためには、複製品を識別す
る専用の識別装置が必要になる。

【００２２】本発明は、このような問題を解決するもの
であり、その目的は、通常の動作をセキュリティ制御に
利用することによって、第三者がセキュリティ制御方法
を解析することが容易でなく、優れたセキュリティ機能
を有する半導体記憶装置およびその制御装置を提供する
ことにある。

【００２３】本発明の他の目的は、セキュリティ機能を
利用して、使用されている半導体記憶装置が正規品であ
る場合と複製品である場合とで異なる処理を実行する電
子機器を提供することにある。

【００２４】

【課題を解決するための手段】本発明の半導体記憶装置
は、任意のメモリ空間を非活性化するセキュリティ機能
の設定、および、該メモリ空間を活性化するセキュリテ
ィ機能の解除が可能になった半導体記憶装置であって、
入力されるアドレス信号によって特定されるアドレス
が、特定の状況において操作されないことが予め判明し
ている鍵アドレス、または特定の状況において操作され
ることが予め判明している鍵アドレスと一致することに
よって、前記セキュリティ機能が設定されることを特徴
とする。

【００２５】また、本発明の半導体記憶装置は、任意の
メモリ空間を非活性化できるセキュリティ機能の設定、
および、該メモリ空間を活性化できるセキュリティ機能
の解除が可能になった半導体記憶装置であって、入力さ
れるアドレス信号によって特定される複数のアドレスの
操作順次が、セキュリティ機能の設定状態において操作
されることが予め判明している複数の鍵アドレスの設定
された順序と一致する場合に、前記セキュリティ機能が
解除とされ、一致しない場合に、セキュリティ機能の解
除が禁止されることを特徴とする。

【００２６】好ましくは、前記アドレス信号によって特
定された複数のアドレスのいずれかが、前記複数の鍵ア
ドレスのいずれにも一致しない場合に、アドレス信号に
よるアドレスの操作順序と鍵アドレスの設定された順序
との判定を行なわない。

【００２７】好ましくは、前記アドレス信号によって特
定される複数のアドレスの操作順序が、前記複数の鍵ア
ドレスの設定された順序と異なる場合には、鍵アドレス
の設定された順序に一致するアドレスの順序が存在して
も、その一致を無効にする。

【００２８】好ましくは、前記アドレス信号による複数
のアドレスの操作順序が、前記複数の鍵アドレスの設定
された順序に対して、同一のアドレスの操作が連続して
いることを除いて一致している場合に、両者が一致して
いると判定する。

【００２９】好ましくは、前記アドレス信号と各鍵アド
レスとの一致の判定を、各アドレスの一部と、各鍵アド
レスの一部とによって行う。

【００３０】好ましくは、前記鍵アドレスの一部または
全部が書き換えられる。

【００３１】好ましくは、前記鍵アドレスが、予め設け
られた記憶手段に記憶される。

【００３２】好ましくは、前記鍵アドレスが、冗長メモ
リセルと同様の構成のメモリセルが使用される。

【００３３】好ましくは、前記鍵アドレスの記憶手段と
して、冗長救済に使用されない冗長メモリセルが使用さ
れる。

【００３４】本発明の半導体記憶装置は、任意のメモリ
空間を非活性化するセキュリティ機能の設定、および、
該メモリ空間を活性化するセキュリティ機能の解除が可
能になった半導体記憶装置であって、前記セキュリティ
機能の設定またはセキュリティ機能の解除の少なくとも
一方に関して、所定の条件が満足されることにより、前
記セキュリティ機能の設定の条件または解除の条件の少
なくとも一方が変更されることを特徴とする。

【００３５】また、本発明の半導体記憶装置は、任意の
メモリ空間を非活性化するセキュリティ機能の設定、お
よび、該メモリ空間を活性化するセキュリティ機能の解
除が可能になった半導体記憶装置であって、前記セキュ
リティ機能の設定または解除の少なくとも一方に関し
て、所定の条件が満足されることにより、セキュリティ
機能の設定によって非活性化されるメモリ空間、または
セキュリティ機能の解除によって活性化されるメモリ空
間の少なくとも一方が変更されることを特徴とする。

【００３６】さらに、本発明の半導体記憶装置は、任意
のメモリ空間を非活性化するセキュリティ機能の設定、
および、該メモリ空間を活性化するセキュリティ機能の
解除が可能になった半導体記憶装置であって、前記セキ
ュリティ機能が、設定状態および解除状態のいずれであ
るかを示す出力手段が設けられていることを特徴とす
る。

【００３７】本発明の制御装置は、任意のメモリ空間を
非活性化するセキュリティ機能の設定、および、該メモ
リ空間を活性化するセキュリティ機能の解除が可能にな
った半導体記憶装置を制御する制御装置であって、入力
されるアドレス信号によって特定されるアドレスが、特
定の状況において操作されないことが予め判明している
鍵アドレス、または特定の状況において操作されること
が予め判明している鍵アドレスと一致していることによ
って、前記半導体記憶装置のセキュリティ機能を設定状
態とすることを特徴とする。

【００３８】また、本発明の制御装置は、任意のメモリ
空間を非活性化できるセキュリティ機能の設定、およ
び、該メモリ空間を活性化できるセキュリティ機能の解
除が可能になった半導体記憶装置を制御する制御装置で
あって、入力されるアドレス信号によって特定された複
数のアドレスの操作順次が、セキュリティ機能の設定状
態において操作されることが予め判明している複数の鍵
アドレスの設定された順序と一致する場合に、前記半導
体記憶装置のセキュリティ機能を解除し、一致しない場
合に、セキュリティ機能の解除を禁止することを特徴と
する。

【００３９】好ましくは、前記アドレス信号によって特
定された複数のアドレスのいずれかが、前記複数の鍵ア
ドレスのいずれにも一致しない場合に、アドレス信号に
よるアドレスの操作順序と鍵アドレスの設定された順序
との判定を行なわない。

【００４０】好ましくは、前記アドレス信号によって特
定される複数のアドレスの操作順序が、前記複数の鍵ア
ドレスの設定された順序と異なる場合には、鍵アドレス
の設定された順序に一致するアドレスの順序が存在して
も、その一致を無効にする。

【００４１】好ましくは、前記アドレス信号による複数
のアドレスの操作順序が、前記複数の鍵アドレスの設定
された順序に対して、同一のアドレスの操作が連続して
いることを除いて一致している場合に、両者が一致して
いると判定する。

【００４２】好ましくは、前記アドレス信号と各鍵アド
レスとの一致の判定を、各アドレスの一部と、各鍵アド
レスの一部とによって行う。

【００４３】好ましくは、前記鍵アドレスの一部または
全部を書き換えることができる。

【００４４】また、本発明の制御装置は、半導体記憶装
置における任意のメモリ空間を非活性化するセキュリテ
ィ機能の設定、および、該メモリ空間を活性化するセキ
ュリティ機能の解除を制御する制御装置であって、前記
セキュリティ機能の設定またはセキュリティ機能の解除
の少なくとも一方に関して、所定の条件が満足されるこ
とにより、前記セキュリティ機能の設定の条件または解
除の条件の少なくとも一方を変更することを特徴とす
る。

【００４５】さらに、本発明の制御装置は、半導体記憶
装置における任意のメモリ空間を非活性化するセキュリ
ティ機能の設定、および、該メモリ空間を活性化するセ
キュリティ機能の解除を制御する制御装置であって、前
記セキュリティ機能の設定または解除の少なくとも一方
に関して、所定の条件が満足されることにより、セキュ
リティ機能の設定によって非活性化されるメモリ空間、
またはセキュリティ機能の解除によって活性化されるメ
モリ空間の少なくとも一方を変更することを特徴とす
る。

【００４６】本発明の電子機器は、半導体記憶装置にお
ける任意のメモリ空間を非活性化するセキュリティ機能
の設定、および、該メモリ空間を活性化するセキュリテ
ィ機能の解除を制御する電子機器であって、前記セキュ
リティ機能を設定した後、および、前記セキュリティ機
能を解除した後に、それぞれ、セキュリティ機能が設定
および解除のいずれの状態であるかを読み出すことを特
徴とする。

【００４７】又、本発明の電子機器は、非比活性化され
たメモリ空間のデータが読み出される際に、正規のデー
タと異なるダミーデータを出力するようになった半導体
記憶装置の任意のメモリ空間を非活性化するセキュリテ
ィ機能の設定、および、該メモリ空間を活性化するセキ
ュリティ機能の解除を制御する電子機器であって、半導
体記憶装置からダミーデータが出力されたことを確認す
るとともに、ダミーデータが出力された後にセキュリテ
ィ機能を解除した際に正規のデータが出力されることを
確認するようになっていることを特徴とする。

【００４８】好ましくは、前記半導体記憶装置における
セキュリティ機能は、複数の異なる条件によって解除さ
れる。

【００４９】

【発明の実施の形態】図面を参照し、本発明の実施形態
を以下に説明する。

【００５０】＜実施形態１＞図１は、本発明の実施形態
１における半導体記憶装置５０の要部を示すブロック図
である。この半導体記憶装置５０は、外部と通信するイ
ンターフェイス回路３と、データを記憶するメモリ空間
を有するメモリ９と、インターフェース回路３とメモリ
９との間に介在されたセキュリティ回路６とを備えてい
る。セキュリティ回路６は、読み出し動作が許可されて
いないメモリ空間内に含まれる記憶データに対するセキ
ュリティ機能の設定および解除が実行されるように、セ
キュリティ制御回路１０と、セキュリティ制御回路１０
の出力によって、セキュリティ機能を制限する動作制限
回路１２とを備えている。

【００５１】さらに、セキュリティ制御回路１０は、鍵
アドレス記憶回路１３から入力される鍵アドレスと、イ
ンターフェース回路３から与えられる鍵アドレスとを比
較する比較回路１５とを備えている。鍵アドレスは、セ
キュリティ機能の設定および解除に使用されるものであ
り、特定の状況において操作されないことが予め判明し
ているアドレス、または、特定の状況において操作され
ることが予め判明しているアドレスが使用される。

【００５２】セキュリティ制御回路１０には、条件判定
回路１５からの出力も与えられている。条件判定回路１
５には、セキュリティ機能を設定状態とするための条件
が予め設定されており、その設定条件に対応して、鍵ア
ドレス待ち信号を生成して、データバス１６に出力す
る。

【００５３】このような構成の半導体記憶装置５０にお
いて、鍵アドレス記憶回路１３に記憶された鍵アドレス
が、セキュリティ機能の設定条件として使用される場合
について説明する。この場合、条件判定回路１５は、鍵
アドレス記憶回路１３に記憶された鍵アドレスが操作さ
れないことが予め判明している状況において、鍵アドレ
ス待ち信号を生成するようになっている。

【００５４】インターフェイス回路３は、入力バス１を
介して入力信号を受け取り、入力信号に基づきアドレス
信号を生成してアドレスバス４に出力する。インターフ
ェイス回路３と、セキュリティ回路６との間には、デー
タ入出力バス５が設けられている。セキュリティ制御回
路１０に設けられた比較回路１７には、インターフェー
ス回路３から出力されるアドレス信号を介して入力され
るとともに、鍵アドレス記憶回路１３に予め記憶された
鍵アドレス信号がデータバス１４を介して入力されてお
り、アドレス信号および鍵アドレス信号とが一致する場
合に、一致信号を生成してセキュリティ判定回路１９に
データバス１８を介して出力する。

【００５５】他方、条件判定回路１５は、鍵アドレス記
憶回路１３に記憶された鍵アドレスが操作されないこと
が予め判明している状況において、鍵アドレス待ち信号
を生成して、セキュリティ判定回路１９にデータバス１
６を介して出力する。セキュリティ判定回路１９は、メ
モリ９における少なくとも一部のアドレス空間が活性化
されている状態で、条件判定回路１５から鍵アドレス待
ち信号が与えられるとともに、比較回路１７から一致信
号が与えられると、動作制限回路１２によるセキュリテ
ィ機能を制限することなく、メモリ９における活性化さ
れているメモリ空間の少なくとも一部を非活性化する。

【００５６】次に、鍵アドレス記憶回路１３に記憶され
た鍵アドレスの操作が、セキュリティ解除条件として使
用される場合について説明する。この場合、条件判定回
路１５は、鍵アドレス記憶回路１３に記憶された鍵アド
レスが操作されることによって、鍵アドレス待ち信号１
６を生成するようになっている。

【００５７】インターフェイス回路３は、入力バス１を
受け取り、入力バス１に基づきアドレス信号を生成す
る。インターフェイス回路３と、セキュリティ回路６と
の間では、データ入出力バス５を介して入出力データが
伝達される。セキュリティ制御回路１０に設けられた比
較回路１７には、インターフェース回路３からアドレス
バス４を介して出力されるアドレス信号と、鍵アドレス
記憶回路１３に予め記憶されてデータバス１４を介して
出力される鍵アドレス信号とが入力されており、アドレ
ス信号および鍵アドレス信号とが一致する場合に、一致
信号を生成してデータバス１８を介してセキュリティ判
定回路１９に出力する。

【００５８】他方、条件判定回路１５は、鍵アドレス記
憶回路１３に記憶された鍵アドレスが操作されることが
予め判明している状況になれば、鍵アドレス待ち信号１
６を生成してセキュリティ判定回路１９に出力する。セ
キュリティ判定回路１９は、メモリ９における少なくと
も一部のアドレス空間が非活性化されている状態で、比
較回路１７から一致信号が与えられ、しかも、条件判定
回路１５から鍵アドレス待ち信号が与えられると、動作
制限回路１２によるセキュリティ機能を制限することな
く、メモリ９における非活性化されているメモリ空間の
少なくとも一部を活性化する。

【００５９】図２は、本発明の半導体記憶装置１５０が
装着された電子機器１００を示すブロック図である。こ
の電子機器１００は、本発明によるセキュリティ機能を
説明するための概念図であり、本発明の適用範囲が、こ
の図に示される電子機器に限定されることはない。ま
た、説明を必要としない内容は省略している。

【００６０】電子機器１００は、ＣＰＵ１５２と、ＣＰ
Ｕ１５２によって制御されるメモリ制御装置１５５と、
ＣＰＵ１５２およびメモリ制御装置１５５によって制御
される本発明の半導体記憶装置１５０と他の半導体記憶
装置１６０とを備えている。半導体記憶装置１５０は、
例えばプログラム格納用のＲＯＭであり、ＣＰＵ１５２
によって読み出し動作のみ実行される。この半導体記憶
装置１５０には、図１に示す半導体記憶装置５０におけ
るセキュリティ回路６およびメモリ９とそれぞれ同様の
構成のセキュリティ回路６およびメモリ本体９が設けら
れており、セキュリティ回路６によって、メモリ本体９
に記憶されたデータの内容が第三者によって不正に読み
出されることから保護するためのセキュリティ機能の設
定および解除を実行するようになっている。

【００６１】他方の半導体記憶装置１６０は、プログラ
ムの動作中に使用されるＲＡＭであり、セキュリティ機
能が設けられていない。

【００６２】ＣＰＵ１５２が、半導体記憶装置１５０の
読み出し、他の半導体記憶装置１６０の読み出しおよび
書き込みを実行するとき、ＣＰＵ１５２からの制御信号
１５３によりメモリ制御装置１５５に実行内容が伝達さ
れ、それに基づいてメモリ制御装置１５５は半導体記憶
装置１５０および他の半導体記憶装置１６０を制御する
信号１５６を生成する。ＣＰＵ１５２の入出力データ
は、データバス１５４によって、直接あるいは間接に、
半導体記憶装置１５０および半導体記憶装置１６０に入
出力される。

【００６３】電子機器１００では、表１（ａ）に示すよ
うに、アドレス空間は、１６ビットで表現され、アドレ
ス「００００ｈ」（末尾の”ｈ”は１６進数を表わす）
から「ＦＦＦＦｈ」までを指定することが可能である。
このうち半導体記憶装置１５０には、アドレス「０００
０ｈ」〜「ＥＦＦＦｈ」が割り当てられ、この範囲のア
ドレスの読み出しがＣＰＵ１５２により要求されたとき
は、半導体記憶装置１５０の内容が読み出される。他の
半導体記憶装置１６０には、アドレス「Ｆ０００ｈ」〜
「ＦＦＦＦｈ」が割り当てられ、この範囲のアドレスの
読み書きがＣＰＵ１５２により要求されたときは、他の
半導体記憶装置１６０に対してデータが読み書きされ
る。

【００６４】セキュリティ機能を有する半導体記憶装置
１５０は、セキュリティ機能が設定されている場合は、
アドレス「８０００ｈ」〜「ＥＦＦＦｈ」の内容が正常
に読み出すことができない。アドレス「００００ｈ」〜
「７ＦＦＦｈ」の読み出しは、セキュリティ機能の設定
状態に関わらず、常に正常に実行される。

【００６５】

【表１】

【００６６】ＣＰＵ１５２は、リセット信号１５１が入
力されることによってリセットされ、リセット信号１５
１が解除された後に、アドレス「００００ｈ」から順次
プログラムが実行される。

【００６７】通常、プログラムのコードは下位アドレス
から実行されるため、基本的に、半導体記憶装置１５０
および他の半導体記憶装置１６０に記憶されたデータは
下位アドレスから順番に読み出される。しかし、実際の
プログラムでは、分岐や参照、サブルーチンの呼び出し
等が含まれるため、不連続に読み出される場所がある。
例えば、半導体記憶装置１５０に格納されたプログラム
の場合、リセット信号１５１が解除された後にアドレス
が操作される順序は、３４番目までは固定であり、常に
表１（ａ）に従うものとする。３５番目以降のアドレス
は状況により変化する。この表１（ａ）に例示したアド
レスの操作順序は、本発明の説明のために作成した例で
あり、実際にこの順序でアドレスが操作されるような電
子機器が存在することを示すものではない。これに対し
て、第三者による不正読出では、メモリ内容を残らず読
み出すために、表１（ｂ）に示すように、アドレスをイ
ンクリメントして読み出すことが一般的である。

【００６８】次に、このような構成の電子機器１００に
おいて、鍵アドレスの操作がセキュリティ機能設定条件
として使用される場合について説明する。

【００６９】説明を簡単にするため、リセット信号が生
成されてデータバス１５１から入力されることによっ
て、半導体記憶装置１５０のセキュリティ機能が解除さ
れる場合について説明する。実際には、このように、リ
セット信号の生成によって、半導体記憶装置１５０のセ
キュリティ機能が解除される構成では、リセット信号を
データバス１５１を介して直前に入力することによっ
て、任意のアドレスの読み出しが可能になるため現実的
ではなく、あくまで本発明を簡単に説明するための例で
ある。

【００７０】操作されるアドレスの順序が、表１（ａ）
に従う場合、表１（ｂ）に従う読み出し順序では当ては
まらない動作として、「アドレス「００ＦＡｈ」（２５
番目）が操作されるときは、アドレス「００Ｆ４ｈ」
（１１番目および１９番目）が２度操作された後であ
る」という規則を見出すことができる。この規則をセキ
ュリティ機能の設定条件に使用するために、鍵アドレス
をアドレス「００ＦＡｈ」と定め、半導体記憶装置１５
０の条件判定回路１５（図１参照）にアドレス「００Ｆ
４ｈ」が操作された回数をカウントする回路を設ける。

【００７１】条件判定回路１５は、カウントされた回数
が２回以外のときは鍵アドレスが操作されないことが判
明しているので、鍵アドレス待ち信号１６を生成する。
表１（ｂ）に示す順序によって読み出しが実行されたと
きのように、アドレス「００Ｆ４ｈ」の操作回数が２回
でない場合に、鍵アドレス「００ＦＡｈ」が操作される
と、すべてのメモリ空間が活性化した状態で、一致信号
１８が生成される。この場合、鍵アドレス待ち信号１６
が生成されているために、セキュリティ機能を設定状態
とし、アドレス「８０００ｈ」〜「ＥＦＦＦｈ」までを
非活性化して読み出し動作を制限する。表１（ａ）の順
序で読み出しが実行される場合は、アドレス「００Ｆ４
ｈ」の操作回数が２回の状態で鍵アドレス「００ＦＡ
ｈ」が操作されるため、セキュリティ機能は設定されな
い。

【００７２】従って、このセキュリティ設定条件の設定
方法によれば、表１（ａ）に示された順序でアドレスが
操作される場合は、正常な読み出し動作を妨げない。こ
れに対して、表１（ｂ）に示されるアドレスのインクリ
メントによる不正読み出しでは、アドレス「００Ｆ４
ｈ」の操作回数が１回の状態で鍵アドレス「００ＦＡ
ｈ」が操作されるため、鍵アドレス操作の時点でセキュ
リティ機能が設定された状態になり、アドレス「８００
０ｈ」以降は非活性化されて、アドレス「８０００ｈ」
以降のデータは、正常に読み出すことができなくなる。

【００７３】ただし、この方法では、鍵アドレスとして
選択されたアドレス「００ＦＡｈ」が３５番目以降に使
用される可能性があるときは注意が必要である。その場
合、プログラム中に予期せぬところでセキュリティ機能
が設定されてしまい、正常な読み出し動作を妨げる可能
性がある。

【００７４】ここで例示したように、電源投入によって
セキュリティ機能を解除する構成に替えて、専用のコマ
ンド、パスワードなどを設定して、これらが入力される
ことをセキュリティ機能の解除条件として使用するよう
にしてもよい。この場合、利用者はセキュリティ機能が
設定されている状態で、非活性化される領域を操作する
前に、セキュリティ解除条件を満足する操作を行なう。
その後、特定の状況下における正規の利用では操作され
得ないと判明している鍵アドレスが操作されたときは、
正規の利用ではないと判断し、セキュリティ機能を設定
し、メモリ領域の少なくとも一部が再び非活性化され
る。

【００７５】次に、鍵アドレスの操作がセキュリティ機
能の解除条件として使用される場合について説明する。
半導体記憶装置１５０のセキュリティ機能は、データバ
ス１５１から入力されるリセット信号によって設定され
るものとする。この場合、セキュリティ機能の解除条件
が満足されるまでは、アドレス「８０００ｈ」〜「ＥＦ
ＦＦｈ」までの読み出しが正常に行われない。

【００７６】この場合も、上述の説明で使用した「アド
レス「００ＦＡｈ」が操作されるときは、アドレス「０
０Ｆ４ｈ」が２度操作された後である」という規則を、
セキュリティ機能の解除条件に使用するものとする。鍵
アドレスをアドレス「００ＦＡｈ」と定め、半導体記憶
装置１５０の条件判定回路１５に、アドレス「００Ｆ４
ｈ」が操作された回数をカウントする回路を設ける。条
件判定回路１５は、この回数が２回のときのみ、鍵アド
レス「００ＦＡｈ」が操作される条件として予め判明し
ているので、鍵アドレス待ち信号１６を生成する。

【００７７】表１（ａ）の順序によって読み出しが実行
される場合のように、アドレス「００Ｆ４ｈ」の操作回
数が２回のときに鍵アドレス「００ＦＡｈ」が操作され
ると、アドレス「８０００ｈ」〜「ＥＦＦＦｈ」が非活
性化された状態で、一致信号１８が生成され、しかも、
鍵アドレス待ち信号１６も生成されているために、セキ
ュリティ機能を解除し、アドレス「８０００ｈ」〜「Ｅ
ＦＦＦｈ」までを活性化してそれらのアドレスにおける
データの読み出し動作の制限を解除する。表１（ｂ）の
順序によって読み出しが実行されたときは、アドレス
「００Ｆ４ｈ」の操作回数が１回、すなわち２回でない
ときに鍵アドレス「００ＦＡ」が操作されるため、セキ
ュリティ機能は解除されず、アドレス「８０００ｈ」〜
「ＥＦＦＦｈ」のデータの読み出し制限は解除されな
い。

【００７８】このセキュリティ機能解除条件の設定方法
によれば、表１（ａ）に示される順序によってアドレス
が操作される場合は、最初のアドレス「８０００ｈ」〜
「ＥＦＦＦｈ」に含まれる領域の操作までにセキュリテ
ィが解除され、この領域の読み出しが正常に行なえるた
め、正常な読み出し動作を妨げない。一方、表１（ｂ）
に示されるアドレスのインクリメントによる不正読み出
しでは、鍵アドレス「００ＦＡｈ」が操作されるのは、
アドレス「００Ｆ４ｈ」の操作回数が１回の状態のみな
ので、以後、アドレス「８０００ｈ」〜「ＥＦＦＦｈ」
に含まれる領域の操作までに、セキュリティ機能が解除
されることはなく、アドレス「８０００ｈ」〜「ＥＦＦ
Ｆｈ」のデータを正常に読み出すことができない。

【００７９】これらのセキュリティ機能の設定方法、セ
キュリティ機能の解除方法は、両方を同時に使用するこ
ともできるし、また、どちらか一方だけを使用すること
もできる。また、鍵アドレス操作時の条件を、必要に応
じて簡略化したり複雑化することによって、セキュリテ
ィ制御に必要な回路規模、セキュリティの強固さ等を調
節することができる。

【００８０】また、鍵アドレスの操作によってセキュリ
ティ機能の制御が実行される条件に関しても、上述の説
明のように、それまでに読み出しが実行されたアドレス
を使用する方法だけでなく、書き換えが実行されたアド
レスや書き換え後のデータ、あるいは従来技術に見られ
るパスワードの入力、その入力タイミングを利用する方
法等、外部からの信号で指示することが可能なあらゆる
方法、それらの組合せを使用することができる。

【００８１】以上のように、本発明では、ある特定の条
件下で操作される鍵アドレスによりセキュリティ機能の
設定および解除を行なうことが可能である。このような
セキュリティ機能の制御手段は、セキュリティ機能の設
定および解除のために特別な操作を実施することなく、
データの読み出し、書き込み等の通常の操作だけで実現
することができる。このように、データの読み出しおよ
び書き込み等の通常の操作に基づいて、セキュリティ機
能の設定および解除を実行する構成により、第三者にと
っては、セキュリティ機能の設定および解除の条件の解
析がきわめて困難になる。また、セキュリティ機能の設
定および解除に使用される鍵アドレス、特定の条件等
は、プログラムの完成後に決定することができるため
に、プログラム中にセキュリティ機能の制御のためのコ
ードを含める必要がない。従って、プログラムを設計す
る際にも、セキュリティ機能に関して考慮する必要がな
く、プラグラムの設計に際してセキュリティ機能の影響
をほとんど受けることがない。

【００８２】前述したセキュリティ機能の解除条件を採
用し、セキュリティ機能の設定条件を、電源投入とリセ
ット信号の生成のみとして、初期状態で常にセキュリテ
ィ機能が設定され、しかも、一旦セキュリティを解除し
た後は、プログラム実行中においてセキュリティ機能が
設定されない構成であれば、読み出し動作が制限される
領域を最初に操作する前に一度だけセキュリティ機能を
解除すれば、以後はセキュリティ機能を全く考慮せずに
プログラム内容を決定できる。従って、プログラム完成
後の検証も非常に容易になる。

【００８３】本実施形態のように、特定条件下での鍵ア
ドレスの操作をセキュリティ機能の解除条件とすること
によれば、セキュリティ機能が設定された状態で、活性
化されているメモリ領域が存在すれば、その領域内でセ
キュリティ機能の解除を実行すると、プログラム実行中
にてセキュリティ機能の解除動作を行なうことができ
る。

【００８４】本実施の形態で使用される鍵アドレス、鍵
アドレスが操作される条件で使用されるアドレス等を記
憶する手段として、書き換え可能な手段を利用すること
により、プログラムの変更等に対して容易に対応するこ
とができる。

【００８５】本実施形態に類似する従来技術としては、
特開平１−１７３２４４号公報に記載のように、アドレ
ス相互間のアクセス順序が設定された順序と異なれば出
力データを操作する技術が挙げられる。この従来技術
は、メモリ空間の活性化および非活性化という概念を持
たないため、根本的に本発明と性質を異にするものであ
るが、不正読み出しを防止できるという点、特定のアド
レスが読み出されたときに動作するという点において共
通する。

【００８６】この従来技術を、電子機器１００の半導体
記憶装置５０に使用する場合、例えば、アドレス「００
ＦＢｈ」（２６番目）の次に、アドレス「８０００ｈ」
（２７番目）以外のアドレスが読み出されたときは、出
力データを操作して正常なデータを出力しない、という
ことになる。しかしながら、この従来技術の使用によ
り、例えば、アドレス「００Ｆ０ｈ」（５番目）〜「０
０ＦＦｈ」（３５番目）のデータを別の領域に転送する
等のように、アドレス「００ＦＢｈ」（２６番目）が別
の方法で操作されるときには不都合が生じる。従って、
プログラム完成後に、制限が生じるアドレスについて、
プログラムによって、別の順序の読み出しが実行されて
いないことを確認することが不可欠になり、プログラム
の作成上の制限が生じるとともに、プログラムの開発に
長期間を要することになる。本発明では、これらの欠点
も解決できることは、本発明による本実施形態で説明し
たとおりである。

【００８７】＜実施形態２＞本実施形態２の特徴は、操
作が指示された複数のアドレスと複数の鍵アドレスとを
比較し、各アドレスと各鍵アドレスとが一致する場合
に、それぞれの操作順序が設定された順序に従うことを
確認することによって、セキュリティ機能を解除するこ
とにある。

【００８８】図３Ａは、本実施形態２における半導体記
憶装置２５０を示すブロック図である。

【００８９】図３Ａに示す半導体記憶装置２５０は、イ
ンターフェース回路２０３、セキュリティ回路２０６、
メモリ空間を有するメモリ２０９を備えている。セキュ
リティ回路２０６は、セキュリティ制御回路２１０、動
作制限回路２１２、鍵アドレス記憶回路２１３、鍵アド
レス使用フラグ記憶回路２１４を備えている。セキュリ
ティ制御回路２１０は、４つの比較回路２２０〜２２
３、順序判定回路２２４、およびセキュリティ判定回路
２２５を備えている。

【００９０】外部から入力バス２０１およびデータバス
２０２を介して、例えば４つのアドレスの操作が指示さ
れると、インターフェイス回路２０３は、指示された各
アドレスをアドレスバス２０４を介してセキュリティ回
路２１０に伝達する。４つの比較回路２２０〜２２３
は、アドレスバス２０４を介して入力される４つのアド
レスと、鍵アドレス記憶回路２１３から各鍵アドレスバ
ス２１５〜２１８を介して入力される４つの鍵アドレス
１〜４とをそれぞれ比較し、アドレスバス２０４によっ
て示される４つのアドレスと、鍵アドレス記憶回路２１
３から各鍵アドレスバス２１５〜２１８を介して入力さ
れる各鍵アドレス１〜４とがそれぞれ一致する場合に、
各一致信号をそれぞれ生成して、各データバス２２６〜
２２９にそれぞれ出力する。

【００９１】順序判定回路２２４は、各データバス２２
６〜２２９を介して入力されるそれぞれの一致信号の生
成順序を判定し、予め設定された鍵アドレスの順序と完
全に一致すると、完了信号を生成してデータバス２３０
に出力し、セキュリティ判定回路２２５に伝達する。デ
ータバス２３０から完了信号を受け取ると、セキュリテ
ィ判定回路２２５はセキュリティ機能を解除し、データ
バス２１１を介して与えられる信号によって、以後、動
作制限回路２１２の動作制限の少なくとも一部を解除す
る。

【００９２】このような構成の半導体記憶装置２５０
は、図２に示す電子機器１００において、半導体記憶装
置１５０に替えて使用することができる。この場合の動
作を説明する。

【００９３】電子機器１００の構成は、半導体記憶装置
１５０が、図３Ａに示す半導体記憶装置２５０とされる
こと以外は、同様の構成になっている。また、本実施形
態にて半導体記憶装置１５０として装着される半導体記
憶装置２５０は、データバス１５１を介して与えられる
リセット信号によるリセット動作をセキュリティ設定条
件の少なくとも一つとして有しているものとし、リセッ
ト信号が発生するとセキュリティが設定され、アドレス
「８０００ｈ」〜「ＥＦＦＦｈ」の正常な読み出しがで
きなくなる。

【００９４】半導体記憶装置２５０に格納されたプログ
ラムによると、前記半導体記憶装置１５０と同様に、リ
セットの解除後にアドレスが操作される順序は、３４番
目までは固定であり、常に表１(ａ)に従うものとする。
３５番目以降のアドレスの操作順序は、状況により変化
する。

【００９５】

【表２】

【００９６】表１（ａ）の順序で操作されることが確定
しているとき、例えば、表２（ａ）に示すように、鍵ア
ドレス１として９番目および１７番目に操作されるアド
レス「１０００ｈ」、鍵アドレス２として１０番目およ
び１８番目に操作されるアドレス「１００１ｈ」、鍵ア
ドレス３として１１番目および１９番目に操作されるア
ドレス「００Ｆ４ｈ」、鍵アドレス４として１２番目お
よび２０番目に操作されるアドレス「００Ｆ５ｈ」がそ
れぞれ設定されており、それらの設定された順序とし
て、鍵アドレス１〜２〜３〜４が設定されているものと
する。この設定における半導体記憶装置２５０のセキュ
リティ解除動作を説明する。

【００９７】表１（ａ）に示す順番でアドレスが操作さ
れた場合には、最初から８番目のアドレスの操作は、鍵
アドレス１〜４のいずれにも一致しないため、セキュリ
ティは設定状態を保持する。９番目に操作されるアドレ
ス「１０００ｈ」は鍵アドレス１に一致する。従って、
比較回路２２０は、アドレス「１０００ｈ」を示すアド
レスバス２０４と鍵アドレスバス２１５とが一致してい
るとして、一致信号２２６を生成する。最初の鍵アドレ
スである鍵アドレス１が操作されたことにより、順序判
定回路２２４はこれが正しい順序であると認識する。

【００９８】次に、１０番目の操作で、アドレス「１０
０１ｈ」が操作される。このアドレスも鍵アドレス２と
一致しており、比較回路２２１が、アドレス「１００１
ｈ」を示すアドレスバス２０４と鍵アドレスバス２１６
とが一致しているとして、一致信号２２７を生成する。
順序判定回路２２４は、鍵アドレス１の一致に続き、鍵
アドレス２の一致が発生したので、正しい順序で、設定
された順序の２番目までアドレスが操作されたことを認
識する。

【００９９】１１番目のアドレス操作によってアドレス
「００Ｆ４ｈ」が操作されると、このアドレスも、鍵ア
ドレス３と一致しており、比較回路２２１が、アドレス
「００Ｆ４ｈ」を示すアドレスバス２０４と鍵アドレス
バス２１６とが一致しているとして、一致信号２２７を
生成する。順序判定回路２２４は、鍵アドレス３の一致
が発生したので、正しい順序で、設定された順序の３番
目までアドレスが操作されたことを認識する。

【０１００】１２番目のアドレス操作によって、アドレ
ス「００Ｆ５ｈ」が操作されると、このアドレスも、鍵
アドレス４と一致しており、比較回路２２１が、アドレ
スバス２０４から入力されるアドレス「００Ｆ５ｈ」を
示すアドレス信号と、鍵アドレスバス２１６から入力さ
れる鍵アドレス信号とが一致しているとして、一致信号
を生成する。順序判定回路２２４は、鍵アドレス３の一
致が発生したので、正しい順序で、設定された順序の最
後までアドレスが操作されたことを、データバス２３０
を介してセキュリティ判定回路２２５に伝達する。これ
により、セキュリティ判定回路２２５は、セキュリティ
解除条件が満たされたことを認識し、データバス２１１
を介して、アドレス「８０００ｈ」〜「ＥＦＦＦｈ」ま
での読み出し制限動作を解除する。

【０１０１】このような半導体記憶装置２５０に対し
て、第三者による不正読み出しが実行される場合は、メ
モリ内容を残らず読み出すために、表１（ｂ）で示され
るように、アドレスをインクリメントして読み出される
ことが一般的である。この場合は、操作される４つのア
ドレスと鍵アドレス１〜４とが一致することがなく、従
って、その鍵アドレスの設定された順序とアドレスの操
作順序とが一致することもない。

【０１０２】本発明においては、鍵アドレスの個数に制
限はないが、鍵アドレスの数が少なければ第三者によっ
てセキュリティが解除される危険性が高くなり、鍵アド
レスの数が多ければプログラム内容によっては鍵アドレ
スの決定が困難になるおそれがある。このために、半導
体記憶装置２５０は、図３Ａに示すように、鍵アドレス
使用フラグ記憶回路２１４を備えている。この鍵アドレ
ス使用フラグ記憶回路２１４に記憶される鍵アドレス使
用フラグ信号がデータバス２１９を介して判定回路２２
４に伝達されることによって、任意の鍵アドレスの判定
を不要にすることができる。

【０１０３】このような構成によって、鍵アドレスを予
め必要とされる数だけ用意しておき、鍵アドレス決定が
困難になれば、使用しない鍵アドレスを不使用にする内
容を鍵アドレス使用フラグ記憶回路２１４に記憶するこ
とにより、自由に使用する鍵アドレスを減らすことがで
きる。また、プログラムの変更により、鍵アドレスとし
て使用されていたアドレスを鍵アドレスとして使用でき
なくなった場合でも、鍵アドレス使用フラグの変更だけ
で対応することができる。さらに、鍵アドレス使用フラ
グを用いて一部または全部の鍵アドレスを不使用に設定
することにより、半導体チップのテスト、評価等を実行
する場合のセキュリティを解除する操作が軽減されると
いう効果もある。

【０１０４】また、このような電子機器１００では、順
序判定回路２２４の判定方法を変更することにより、セ
キュリティ解除手段を様々に変更できる。特に有効な判
定方法について、以下に説明する。

【０１０５】例えば、いずれの鍵アドレスとも一致しな
いアドレスの操作が行なわれた場合には、鍵アドレスの
順序と一致するかの判定を実行しないようにする。これ
により、鍵アドレスとして選択された複数のアドレスの
間において鍵アドレス以外のアドレスの操作を実行する
ことができ、セキュリティ機能の制御動作を長いサイク
ルとすることができる。従って、セキュリティ機能の解
析が困難になり、不正操作を防止するセキュリティ機能
を高めることができ、電子機器１００における鍵アドレ
スおよび鍵アドレスの順序の設定を、例えば表２（ｂ）
に示すようにすることもできる。表２（ｂ）において
は、鍵アドレス１として１番目に操作されるアドレス
「００００ｈ」、鍵アドレス２として９番目および１７
番目に操作されるアドレス「１０００ｈ」、鍵アドレス
３として１１番目および１９番目に操作されるアドレス
「００Ｆ４ｈ」、鍵アドレス４として１２番目および２
０番目に操作されるアドレス「００Ｆ５ｈ」がそれぞれ
設定されており、それらの設定された順序として、鍵ア
ドレス１〜２〜３〜４の順序が設定されている。

【０１０６】前述した表２（ａ）に示す設定の場合は、
連続して操作される４個の鍵アドレスによって、セキュ
リティ機能の制御を行なっているために、セキュリティ
機能の制御動作を、容易に解析されないように、長いサ
イクルで行なうためには、鍵アドレスの数を増やす必要
がある。しかし、いずれの鍵アドレスとも一致しないア
ドレスの操作が行なわれたときは、順序判定を行なわな
いことによって、鍵アドレスの数を増やすことなく、長
いサイクルをかけてセキュリティ機能を制御することが
できる。従って、セキュリティ解除動作の解析には、長
いサイクルの動作を解析する必要があり、その結果、セ
キュリティ機能の解除方法の解明がより困難になる。

【０１０７】鍵アドレスと一致する複数のアドレスが誤
った順序によって操作された場合に、順序判定回路２２
４によって、セキュリティ機能解除のためのそれまでの
アドレスの操作を無効にするようにしてもよい。この場
合には、セキュリティ機能の解析がさらに困難になり、
セキュリティ機能をさらに強固にすることができる。

【０１０８】鍵アドレスと一致するアドレスが誤った順
序で操作されても、それまでの鍵アドレスの操作を無効
にすることなく、電子機器１００において、表２（ａ）
に示す鍵アドレスを設定した場合、表１（ｂ）に示す順
序によってアドレスの操作を何度も繰り返すと、セキュ
リティ機能が解除される可能性が生じる。例えば、電子
機器１００において、鍵アドレスおよび設定された順序
を表２（ａ）に設定し、表１（ｂ）の順にアドレスを操
作すると、１周期目の表１（ｂ）の操作では、鍵アドレ
ス３〜鍵アドレス４〜鍵アドレス１〜鍵アドレス２の順
序と同様のアドレス操作がされると、セキュリティ機能
は解除されないが、２周期目において、再び同じ順序で
アドレス操作されると、１周期目の鍵アドレス１〜鍵ア
ドレス２と、２周期目の鍵アドレス３〜鍵アドレス４と
一致するアドレス操作によって、正しい鍵アドレス１〜
４の順序でアドレス操作されたと判定され、セキュリテ
ィ機能が解除されることになる。

【０１０９】いずれの鍵アドレスとも一致しないアドレ
スの操作が行なわれた場合にアドレス操作の順序の判定
を行なわない構成では、表２（ｂ）のように鍵アドレス
および設定された順序を設定できるが、この場合でも、
１周期目に鍵アドレス１〜鍵アドレス３〜鍵アドレス４
〜鍵アドレス２の順序と同様の順序のアドレス操作がさ
れると、２周期目以降も同じ順序でアドレス操作される
ことにより、１周期目の鍵アドレス１〜鍵アドレス２
と、２周期目の鍵アドレス３〜鍵アドレス４とによっ
て、設定された鍵アドレス１〜４に一致する正しい順序
でアドレス操作されたと判定されて、セキュリティ機能
が解除されることになる。

【０１１０】このように、設定された鍵アドレスの順序
と一致する正しい順序でアドレス操作されたことしか判
定せず、セキュリティ解除動作を阻害する仕組みがない
場合には、何度もアドレス操作を繰り返すことによっ
て、セキュリティが比較的簡単に解除されてしまう可能
性がある。これに対して、鍵アドレスの順序とは異なる
順序によって、アドレス操作された場合に、それまでに
実施されたアドレス操作を無効にすることによって、セ
キュリティ機能の解除を困難にすることができる。

【０１１１】例えば、上記電子機器１００において、鍵
アドレスおよび設定される順序として、表２（ｂ）の通
りに設定し、表１（ｂ）に示す順序によってアドレスを
操作する場合、鍵アドレス１に一致するアドレス「００
００ｈ」の操作の次には、鍵アドレス３に一致するアド
レス「１０００ｈ」が操作されることになる。これによ
り、鍵アドレス１と一致するアドレス「００００ｈ」が
無効になる。２周期目以降も、鍵アドレス１と一致する
アドレス操作の次には、鍵アドレス３と一致するアドレ
スが操作されるために、鍵アドレス１と一致するアドレ
スの操作が、毎回無効とされる。従って、セキュリティ
機能を解除するためには、再度、鍵アドレス１に一致す
るアドレス操作が必要になり、表１（ｂ）の操作を何度
繰り返しても、セキュリティ機能は解除されない。

【０１１２】このように、鍵アドレスとは異なる順序で
アドレス操作されることにより、それ以後のアドレス操
作によってセキュリティ機能が解除されないために、セ
キュリティ機能をより強固にできる。

【０１１３】この場合、セキュリティ機能が解除されて
いない状態で、鍵アドレスとは異なる順序でアドレス操
作されると、リセット等の操作が実行されるまで決して
セキュリティ機能が解除されないようにしてもよい。ま
た、さらに、リセット等の操作によって、再びセキュリ
ティ機能の解除が可能にするとともに、それまでのアド
レス操作もリセットする構成にしてもよい。このような
構成では、リセット操作された後は、最初から設定され
た鍵アドレスの順序と一致するアドレス操作が必要にな
り、設定された鍵アドレスの順序と異なるアドレス操作
によって、必ずリセット操作が必要になるために、試行
錯誤の操作によって、セキュリティ機能を解除する条件
を得ることが極めて困難になる。

【０１１４】なお、このような構成とすると、正規の使
用法によってセキュリティ機能の解除が実行される前
に、設定された鍵アドレスの順序と異なる順序のアドレ
ス操作が決して行なわれないことを確認するため、プロ
グラム完成後に充分な検証を実施する必要がある。

【０１１５】操作されるアドレスが、複数の鍵アドレス
とそれぞれ一致しても、セキュリティ機能が解除できな
い構成によって、セキュリティ機能を強固にできる。

【０１１６】例えば、同一アドレスを複数の鍵アドレス
に割り当てたり、あるいは、ループ等によって繰り返し
操作されるアドレスを鍵アドレスとして使用すると、例
えば、鍵アドレスを書き換え可能な手段で格納している
ことによって、第三者の不正なアクセスにより鍵アドレ
スの格納手段が書き換えられる可能性がある。

【０１１７】全ての鍵アドレスが同一のアドレスに設定
されていると、セキュリティ機能が、誤って解除される
可能性が高くなる。また、ＥＥＰＲＯＭのように、記憶
内容の消去が一括で行なうことができ、しかも、すべて
同一内容に消去される記憶手段を鍵アドレスの格納に使
用する場合は、鍵アドレス格納手段の消去により鍵アド
レスがすべて同一になる可能性がある。このような場合
にも、不正操作を防ぐために、複数のアドレスの操作順
序が複数の鍵アドレスの設定された順序と一致しなけれ
ば、セキュリティ機能が解除されないように、判定回路
２２４にて判定する構成とすることにより、鍵アドレス
が消去されても、セキュリティ機能が解除されないよう
にすることができる。

【０１１８】さらに、設定された鍵アドレスの順序に対
して、いずれかの鍵アドレスに一致するアドレスが連続
して操作されること以外は、アドレス操作の順序が一致
する場合には、そのアドレス操作の順序を、設定された
鍵アドレスの順序と一致するものと判定するようにして
もよい。この場合には、鍵アドレスの設定の自由度が大
きくなる。

【０１１９】例えば、鍵アドレスおよびそれらの設定さ
れた順序を、表２(ｃ)のように設定するものとする。表
２（ｃ）では、鍵アドレス１として１番目に操作される
アドレス「００００ｈ」、鍵アドレス２として、９番目
および１７番目に操作されるアドレス「１０００ｈ」、
鍵アドレス３として、２５番目に操作されるアドレスア
ドレス「００ＦＢｈ」、鍵アドレス４として２６番目に
操作されるアドレス「００ＦＢｈ」がそれぞれ設定され
ており、それらの設定された順序として、鍵アドレス１
〜２〜３〜４の順序が得られる。

【０１２０】この場合、鍵アドレス２は、９番目および
１７番目に操作されるために、表１（ａ）に示すアドレ
スの操作順序によって、アドレス操作の順序は、鍵アド
レス１〜鍵アドレス２〜鍵アドレス２〜鍵アドレス３〜
鍵アドレス４の順序に一致することになる。すなわち、
鍵アドレス２に一致するアドレスは２回続けて操作され
ることになる。

【０１２１】鍵アドレス２に一致するアドレスが連続し
て操作されることに対して、設定された鍵アドレスの順
序と異なっていると判断し、以前の鍵アドレスの操作を
無効にしたり、以後、セキュリティ機能を解除できなく
することも可能であるが、その場合には、鍵アドレス２
として、１周期の読み出しに際して複数回にわたって操
作されるアドレス「１０００ｈ」を使用することができ
なくなり、鍵アドレスの設定の自由度が制限されること
になる。

【０１２２】これに対して、設定された鍵アドレスの順
序に対して、いずれかの鍵アドレスに一致するアドレス
が連続して操作されること以外は、アドレス操作の順序
が一致する場合には、そのアドレス操作の順序を、設定
された鍵アドレスの順序と一致するものと判定すること
により、このような鍵アドレスの設定の自由度が制限さ
れることがない。

【０１２３】セキュリティ判定回路２２５の具体例を、
図３Ｂに示す。この図３Ｂに示されたセキュリティ判定
回路３５０は、４個の鍵アドレスが設定されており、鍵
アドレスＡから鍵アドレスＤまでの順番と一致するアド
レス操作によって、セキュリティ機能が解除され、ま
た、鍵アドレス以外のアドレスが操作されたときは、ア
ドレス操作の順序の判定を行なず、さらに、鍵アドレス
Ａ〜Ｄの順番と異なる順番でアドレスが操作されたとき
は、それまでのアドレスの操作を無効にし、さらにま
た、いずれかの鍵アドレスに一致するアドレスが連続し
て操作されること以外は、アドレス操作の順序が一致す
る場合には、そのアドレス操作の順序を、設定された鍵
アドレスの順序と一致するものと判定する構成になって
いる。

【０１２４】なお、このセキュリティ判定回路３５０で
は、半導体記憶装置の電源が投入されたとき、および半
導体記憶装置のリセット動作が行なわれたときに、リセ
ット信号３１５が生成され、これによりセキュリティ機
能が設定される。

【０１２５】図３Ｂに示すセキュリティ判定回路３５０
は、比較回路Ａ３０６と、比較回路Ｂ３０７と、比較回
路Ｃ３０８と、比較回路Ｄ３０９と、ラッチ回路Ａ３１
０と、ラッチ回路Ｂ３１１と、ラッチ回路Ｃ３１２と、
ラッチ回路Ｄ３１３と、ラッチリセット判定回路３１６
と、鍵アドレスＤを不使用にする鍵アドレスＤ不使用回
路３２０とを備えている。

【０１２６】鍵アドレスＤ不使用回路３２０は、無効信
号３１９が入力されることにより、鍵アドレスＡから鍵
アドレスＣの順序に一致する順序でアドレス操作される
ことによってセキュリティ機能を解除するように、セキ
ュリティ解除条件を変更する処理を行なう。

【０１２７】比較回路Ａ３０６〜比較回路Ｄ３０９は、
それぞれ、データバス３０１から入力される操作が指示
されたアドレスを示すアドレス信号と、各アドレスバス
３０１〜３０４から入力される各鍵アドレスＡ〜Ｄをそ
れぞれ示すアドレス信号とを比較し、操作が指示された
アドレス信号と、各鍵アドレスＡ〜Ｄを示すアドレス信
号とが一致すれば一致信号を生成する。

【０１２８】ラッチ回路Ａ３１０はリセット信号１１７
によって、ラッチ回路Ｂ３１１およびラッチ回路Ｃ３１
２はリセット信号３１７またはリセット信号３１８によ
って、ラッチ回路Ｄ３１３はリセット信号３１３によっ
て、それぞれローレベル出力にリセットされる。またラ
ッチ回路Ａ３１０〜ラッチ回路Ｄ３１３は、リセット信
号解除後に入力バスがハイレベルになるとハイレベル出
力にラッチされる。

【０１２９】セキュリティ機能が設定されると、ラッチ
リセット信号が生成されてデータバス３１５に出力さ
れ、ラッチリセット回路３１６内のラッチ回路はリセッ
トされる。このとき、各ラッチ回路Ａ３１０〜ラッチ回
路Ｃ３１３は、ラッチリセット回路３１６で生成されて
データバス３１７を介して入力されるラッチリセット信
号によって、また、ラッチ回路Ｄ３１３はデータバス３
１５を介して入力されるリセット信号によって、それぞ
れリセットされ、ローレベル出力にラッチされる。

【０１３０】このような構成のセキュリティ判定回路３
５０において、まず、鍵アドレスＤを不使用にする鍵ア
ドレス信号Ｄの無効信号がローレベルの場合、設定され
た鍵アドレスの順序通りにアドレスが操作されたときに
セキュリティ機能が解除される動作を説明する。

【０１３１】鍵アドレスＡと一致するアドレスが操作さ
れると、比較回路Ａ３０６が一致信号を生成する。これ
により、ラッチ回路Ａ３１０がハイレベル出力にラッチ
される。次に、鍵アドレスＢと一致するアドレスが操作
されると、比較回路Ｂ３０７が一致信号を生成する。こ
の場合、ラッチ回路Ａ３１０がハイレベル出力にラッチ
されているため、ラッチ回路Ｂ３１１がハイレベル出力
にラッチされる。

【０１３２】その後、鍵アドレスＣに一致するアドレス
が操作されると、比較回路Ｃ３０８が一致信号を生成す
る。この場合、ラッチ回路Ｂ３１１がハイレベル出力に
ラッチされているため、ラッチ回路Ｃ３１２がハイレベ
ル出力にラッチされる。さらに、鍵アドレスＤに一致す
るアドレスが操作されると、比較回路Ｄ３０９が一致信
号を生成する。この場合、ラッチ回路Ｃ３１２がハイレ
ベル出力にラッチされているため、ラッチ回路Ｄ３１３
がハイレベル出力にラッチされる。

【０１３３】ラッチ回路Ｄ３１３がハイレベル出力にな
ると、鍵アドレスＡ〜Ｄの順序と一致した順序によって
アドレスが操作されており、セキュリティ解除条件が満
足されることになり、セキュリティ判定回路３５０はセ
キュリティ解除信号３１４を外部に出力する。

【０１３４】鍵アドレスＡに一致するアドレスが誤った
順序で操作されると、ラッチリセット判定回路３１６は
ラッチリセット信号３１８を生成し、ラッチ回路Ｂ３１
１およびラッチ回路Ｃ３１２をローレベル出力にリセッ
トする。また、鍵アドレスＢ〜Ｄにそれぞれ一致するア
ドレスが誤った順序で操作されると、ラッチリセット判
定回路３１６はラッチリセット信号３１７を生成し、ラ
ッチ回路Ａ３１０、ラッチ回路Ｂ３１１およびラッチ回
路Ｃ３１２をローレベル出力にリセットする。このラッ
チリセット回路３１６の動作によって、鍵アドレスＡ〜
Ｄの順序とは異なる順序でアドレスが操作される場合
に、それまでの鍵アドレスと一致するアドレスの操作が
無効になる。

【０１３５】ラッチ回路３１６の動作によって、ラッチ
回路Ｄ３１３だけが、鍵アドレスに一致するアドレスが
誤った順序で操作されてもリセットされないのは、ラッ
チ回路Ｄ３１３がハイレベル出力にリセットされること
によって、セキュリティ機能の解除条件が満足されるた
めに、一度、セキュリティ機能が解除された後にリセッ
ト信号３１５が再び生成されるまで、セキュリティ機能
の解除状態を維持するためである。これにより、セキュ
リティ機能の解除後の鍵アドレスに一致するアドレスの
操作は、セキュリティ機能に影響を与えず、従って、セ
キュリティ機能を考慮せずにプログラムを開発すること
ができる。

【０１３６】また、鍵アドレスＡに一致するアドレスが
誤った順序で操作されたときに、ラッチ回路Ａ３０６を
リセットしないことによって、鍵アドレスの設定を容易
にすることができる。例えば、鍵アドレスＡ、鍵アドレ
スＢ、鍵アドレスＡ、鍵アドレスＢ、鍵アドレスＣ、鍵
アドレスＤと同一の順序でアドレスが操作されたとき、
２回目の鍵アドレスＡに一致するアドレス操作により、
ラッチ回路Ａ３０６がリセットされると、正しい順序で
アドレスが操作されている部分があるにもかかわらずセ
キュリティ機能が解除されないことになる。

【０１３７】つまり、セキュリティ機能の制御に使用さ
れていない鍵アドレスと一致するアドレスの操作（最初
の鍵アドレスＡおよび鍵アドレスＢにそれぞれ一致する
アドレスの操作）がセキュリティ機能の制御に影響を与
えてしまう可能性がある。そのため、鍵アドレスを設定
する場合には、このような場合も考慮する必要性が生じ
る。本実施の形態では、鍵アドレスＡに一致するアドレ
スが誤った順序で操作された場合には、ラッチ回路Ａ３
０６をリセットしないことによって、このような問題が
発生することを防止している。

【０１３８】無効信号３１９がハイレベルのとき、鍵ア
ドレスＤに一致するアドレスの操作は、セキュリティ機
能の解除に使用されず、鍵アドレスＡ、鍵アドレスＢ、
鍵アドレスＣにそれぞれ一致するアドレスが正しい順序
で操作されると、セキュリティ機能が解除される。

【０１３９】鍵アドレスＤ不使用回路３２０は、無効信
号３１９がローレベルのときは、比較回路Ｄ３０９とラ
ッチ回路Ｃ３１２の出力のＯＲ回路として働くが、無効
信号３１９がハイレベルのときは、比較回路Ｄ３０９の
出力とは無関係に、ラッチ回路３１２の出力と同じ論理
が出力され、ラッチ回路Ｄ３１３がハイレベル出力にセ
ットされる。従って、鍵アドレスＡ、Ｂ、Ｃの順序と一
致する順序でアドレスが操作されると、セキュリティ機
能が解除される。比較回路Ｃ３１２がハイレベルを出力
することによって、ラッチ回路Ｄ３１３がセットされる
と、ラッチリセット判定回路３１６がリセット信号３１
７を生成し、ラッチ回路Ａ３１０〜ラッチ回路Ｃ３１２
がリセットされるが、すでにラッチ回路Ｄ３１３がハイ
レベル出力にラッチされた後であるから、セキュリティ
動作に影響を与えない。

【０１４０】しかしながら、このようなレーシングが設
計上好ましくないと判断されるときは、ラッチリセット
判定回路３１６に無効信号３１９を入力してリセット信
号３１７および３１８を生成するように論理を変更する
等の手段によって、ラッチ回路Ａ３１０〜ラッチ回路Ｃ
３１２のリセットを回避することができる。

【０１４１】以上のように、図３Ｂに示されるセキュリ
ティ判定回路３５０の構成により、アドレス操作の順序
が鍵アドレスの順序と一致するかを判定する機能が実現
できる。

【０１４２】本実施形態で説明した例では、鍵アドレス
を最大４個まで使用できるが、これはもちろん４個に限
定されない。鍵アドレスが増えると回路規模が大きくな
るが、セキュリティが破られる確率は小さくなるため、
使用される半導体記憶装置に求められるセキュリティ強
度とチップサイズを考慮し、最適あるいは十分と考えら
れる鍵アドレス数を選択すればよい。前述のように、鍵
アドレス使用フラグにより、任意の鍵アドレスを不使用
にできる構成を採用することにより、鍵アドレス数を自
由に減らすことができる。

【０１４３】また、以上の実施形態では、あるアドレス
が操作されたとき、常に鍵アドレスとの一致判定を行な
う場合について説明したが、読み出しや書き込み等、動
作の一部が実施された場合にアドレスが操作されると、
鍵アドレスとの一致を判定するように、限定するように
してもよく、また、鍵アドレスとの一致するかの判定を
行なうアドレスを、アドレス空間の一部に限定してもよ
い。

【０１４４】鍵アドレスあるいは鍵アドレス使用フラグ
の記憶手段として、書き換え可能な手段を利用すること
により、プログラムの変更等に対して容易に対応するこ
とができる。

【０１４５】本実施形態に類似する従来技術として、特
開平３−２０４０５３号公報に記載のように、アドレス
の読み出し順序が予め定められた順序に従わなければ読
み出しデータを無効にする構成がある。この従来技術
は、特定アドレスの読み出し順序が設定されるという点
で本発明と類似しているものの、この従来技術を本発明
の代替として使用することを考えると、設定外の操作が
決して行なわれないことを検証する必要がある欠点や、
鍵アドレスの数だけでセキュリティ制御が決定されるた
めに長いサイクルでセキュリティ機能を制御することが
困難などの欠点が有り、明らかに本発明とは性質を異に
するものである。

【０１４６】＜実施形態３＞本実施形態の特徴は、操作
が指示されたアドレスと鍵アドレスとの一致判定を、ア
ドレスバスの一部だけで行なうことにより、回路規模を
縮小して、チップ面積を削減することにある。本実施形
態は、前記実施形態２において、図３Ａに示す半導体記
憶装置２５０に対して容易に実施できるため、その半導
体記憶装置２５０に、本実施の形態を適用する場合につ
いて説明する。

【０１４７】図２に示す電子機器１００では、半導体記
憶装置１５０および半導体記憶装置１６０に対して、ア
ドレスは１６ビットで表現されるため、鍵アドレス記憶
回路２１３は、少なくとも１６ビットのアドレスを鍵ア
ドレスの個数だけ記憶する必要が有り、図３Ａに示す半
導体記憶装置２５０を構成するセキュリティ回路２０６
の各比較回路２２０〜２２３は、それぞれ、少なくとも
１６ビットの信号を比較する必要が有る。

【０１４８】本実施形態では、操作が指示されたアドレ
スと鍵アドレスとの一致判定を、アドレスバスの一部だ
けで行うことによって、セキュリティ回路２０６の各比
較回路２２０〜２２３の回路規模を縮小することができ
る。例えば、表２（ｄ）に示すように、鍵アドレスにお
ける下位８ビットと、操作が指定されたアドレスの下位
８ビットとが一致するかを判定するように、鍵アドレス
のアドレスの下位８ビットを設定することにより、前記
実施の形態２において、表２（ａ）に示すように、鍵ア
ドレスの１６ビット全てが設定されたときと同様の操作
によって、セキュリティ機能の解除が可能である。

【０１４９】これにより、鍵アドレス記憶回路２１３
は、鍵アドレス１個あたり８ビットを記憶し、比較回路
２２０〜２２３は、操作が指定されたアドレスと鍵アド
レスとの８ビット同士を比較するだけでよく、各アドレ
スの１６ビット全てを記憶および比較する場合に比べ
て、回路規模を縮小することが可能になる。

【０１５０】＜実施形態４＞以下に、実施形態４におけ
る半導体記憶装置４５０を、図４に基づいて説明する。

【０１５１】図４に示す半導体記憶装置４５０は、セキ
ュリティ機能を設定することができるとともに、セキュ
リティ機能を解除することができる。

【０１５２】本実施の形態の特徴は、鍵アドレスなどの
記憶手段として、半導体記憶装置４５０に設けられた記
憶手段を利用することにある。例えば半導体記憶装置４
５０がマスクＲＯＭであれば、鍵アドレスをマスクＲＯ
Ｍの記憶素子に記憶し、半導体記憶装置４５０がＳＲＡ
Ｍであれば鍵アドレスをＳＲＡＭの記憶素子に記憶し、
複数の記憶手段を持つ半導体記憶装置４５０であれば、
それらの記憶手段における少なくとも一つを、鍵アドレ
スの記憶手段として利用する。

【０１５３】図４に示す半導体記憶装置４５０は、イン
ターフェイス回路４０３、セキュリティ回路４０６、メ
モリ空間を有するメモリ４０９、判定回路４１１、ラッ
チ回路４１３を備えている。半導体記憶装置４５０が備
えるセキュリティ機能は、鍵アドレスを使用して制御さ
れる。鍵アドレスは、メモリ４０９に含まれる記憶媒体
に記憶されている。

【０１５４】外部からの入力バス４０１、あるいは、入
出力データバス４０２を介して入力される信号パターン
が鍵アドレスのラッチ回路４１３への転送を指示する内
容であった場合、判定回路４１１はアドレス信号、ある
いは鍵アドレス制御信号から鍵アドレスの転送が指示さ
れたことを判定し、鍵アドレス読み出し信号を生成して
データバス４１２に出力する。メモリ４０９は、鍵アド
レス読み出し信号４１２を、直接あるいは間接に受け取
ると、鍵アドレスが記憶された記憶素子を読み出してデ
ータバス４０８に伝達する。ラッチ回路４１３は、鍵ア
ドレス読み出し信号をデータバス４１２を介して受け取
ると、データ信号によってメモリ４０９から読み出され
たデータをラッチするように指示する。ラッチ回路４１
３は、メモリ４０９から読み出してデータバス４０８を
介して伝達されたデータの内容をラッチする。ラッチ回
路４１３が取り込んだデータは、鍵アドレスバス４１４
によりセキュリティ回路４０６に伝達され、この内容が
セキュリティ機能の制御に使用される。

【０１５５】メモリ９の鍵アドレスが記憶された領域
を、セキュリティ機能により正常な読み出しが実行でき
ない構成にすることにより、第三者に鍵アドレスが読み
出されることを防止できる。セキュリティ回路４０６が
鍵アドレス読み出し信号４１２を受け取ると、データバ
ス４０８に何らかの演算を実行してデータバス４０５に
出力すれば、このような構成が実現できる。

【０１５６】また、判定回路４１１が、電源投入時やリ
セット動作からの復帰時に常に自動的に鍵アドレスをラ
ッチ回路４１３に転送するように動作すれば、セキュリ
ティの制御を実行する前に、外部から特別な制御を実行
する必要はない。

【０１５７】半導体記憶装置４５０が不揮発性半導体記
憶装置であれば、格納されたプログラムは電源の切断に
より失われないため、セキュリティ制御のための鍵アド
レスは不揮発性の記憶手段によって記憶されることが望
ましい。特に、マスクＲＯＭのように記憶内容の変更が
できない不揮発性記憶装置の場合、鍵アドレスを利用す
るセキュリティ機能の制御する場合には、使用する鍵ア
ドレスは変更する必要がなく、同じ記憶素子に鍵アドレ
スを記憶することは、きわめて有効である。

【０１５８】これに対して、ＥＰＲＯＭなどの書き換え
可能な半導体記憶装置の場合、格納されたプログラムが
書き換えられるために、プログラムが書き換えられた場
合に、同一の鍵アドレスを使用すると、第三者が鍵アド
レスを読み出すことができる可能性がある。しかしなが
ら、このような場合にも、鍵アドレスを同じ記憶手段に
記憶しておくことにより、プログラムの記憶に使用され
る記憶内容を書き換える手段と同じ手段を用いて、鍵ア
ドレスを書き換えることができる。揮発性半導体記憶装
置に関しては、格納される内容が常に一定とは限らない
ため、通常は、鍵アドレスを電源投入後に外部から入力
することができる。

【０１５９】本実施形態によれば、鍵アドレスの記憶手
段として、半導体記憶装置がすでに有している記憶手段
を利用するため、半導体記憶装置が書き換え可能な記憶
装置であったとき、同じく鍵アドレスの記憶も同じ書き
換え手段により実行できるという利点を有する。例えば
ＥＥＰ−ＲＯＭに本実施形態を適用する場合、鍵アドレ
スの記憶にもＥＥＰ−ＲＯＭセルが利用され、メモリア
レイ中のデータを書き換える手段を利用して鍵アドレス
を書き換えることが可能であり、鍵アドレスの格納のた
めに専用の手段を設ける必要がない。

【０１６０】本実施形態によれば、以上のように、多く
の種類の半導体記憶装置に対して適切な鍵アドレス記憶
手段が提供されることに加え、鍵アドレスの記憶に専用
の記憶素子を使用しないため、半導体記憶装置の製造プ
ロセスや信頼性試験等への影響を軽減できる。

【０１６１】＜実施形態５＞以下に、本発明の実施形態
５における半導体記憶装置の行線構造について、図５
（ａ）および（ｂ）を用いて説明する。

【０１６２】本実施形態の半導体記憶装置では、鍵アド
レスの記憶手段を用意することによるチップサイズの増
大が抑制される。図５（ａ）および（ｂ）は、鍵アドレ
スを用いてセキュリティ機能の制御を行なう、セキュリ
ティ機能を備えた半導体記憶装置の、記憶素子の行線構
造を示す概略図である。

【０１６３】図５（ａ）に示す行線構造では、記憶素子
として主に使用される２５６本の行線と、これらのうち
不良行線を置き換えるための冗長用行線ＷＬＲ０および
ＷＬＲ１とが設けられており、さらに、鍵アドレス記憶
用の記憶素子の行線として働く特別な行線ＷＬＳＥＣが
設けられている。これらの行線は、すべて同じメモリア
レイに含まれ、ＷＬＳＥＣを行線として使用する記憶素
子にセキュリティ制御の鍵アドレスが記憶される。この
ように、鍵アドレスの記憶のために、半導体記憶装置に
設けられた主な記憶手段、冗長用の行線に接続されるメ
モリセルと同様の構造のメモリセルを設けることによ
り、鍵アドレス記憶のための特別なメモリアレイ等の記
憶手段を設ける必要がない。

【０１６４】図５（ｂ）に示す行線構造では、鍵アドレ
スの記憶に使用される専用の行線が設けられないため
に、通常の冗長行線を備えたメモリアレイの行線構造と
同様の構成になっており、冗長用行線ＷＬＲ０およびＷ
ＬＲ１において、主な行線ＷＬ０〜２５５の救済に使用
されなかったいずれか１本の行線に連なる記憶素子が鍵
アドレスの記憶に使用される。この場合、行線を救済す
ることができる行線の本数は減少するものの、鍵アドレ
ス記憶手段を特別に準備する必要がなく、チップ面積が
縮小される。従って、欠陥確率や冗長行線の数などによ
っては、ウエハ当たりの良品数を向上させることができ
る。

【０１６５】本実施形態によれば、鍵アドレスの記憶手
段として、半導体記憶装置がすでに有している記憶手段
を利用するため、半導体記憶装置が書き換え可能な記憶
装置であった場合、同じく鍵アドレスの記憶も同じ書き
換え手段により実行できるという利点も有する。例えば
ＥＥＰ−ＲＯＭに本実施形態を適用する場合、鍵アドレ
スの記憶にもＥＥＰ−ＲＯＭセルが利用され、メモリア
レイ中のデータを書き換える手段を利用して鍵アドレス
を書き換えることが可能であり、鍵アドレスの格納のた
めに専用の手段を設ける必要がない。

【０１６６】本実施形態では、鍵アドレス記憶手段に、
半導体記憶装置の有する記憶手段と同一の行線構造を持
つ記憶素子に鍵アドレスを記憶する例について説明した
が、列線に対して同様の構造が設けられていてもよい。
また、鍵アドレス以外のセキュリティ制御に関わる情報
をこれらの記憶素子に記憶してもよい。

【０１６７】＜実施形態６＞以下に、本発明の実施形態
６における半導体記憶装置５５０を、図６に基づいて説
明する。

【０１６８】図６に示す半導体記憶装置５５０は、イン
ターフェイス回路５０３、セキュリティ回路５０６、メ
モリ空間を有するメモリ５０９、およびカウンタ回路５
１２を備えている。

【０１６９】インターフェイス回路５０３は、半導体記
憶装置５５０の外部からの入力信号を入力バス５０１を
介して受け取り、アドレス信号を、アドレスバス５０４
を介してセキュリティ回路５０６に出力する。セキュリ
ティ回路５０６は、アドレス信号をアドレスバス５０７
を介してメモリ５０９に出力する。セキュリティ回路５
０６とメモリ５０９との間は、データ入出力バス５０８
によってデータ信号が伝達される。また、インターフェ
イス回路５０３とセキュリティ回路５０６との間は、デ
ータ入出力バス５０５によってデータ信号が伝達され
る。セキュリティ回路５０６はセキュリティ変化信号を
生成して、データバス５１０を介してカウンタ回路５１
２に送る。また、カウンタ回路５１２は、セキュリティ
機能の解除回数またはセキュリティ機能の設定回数を示
すカウント信号を生成し、セキュリティ回路５０６に出
力する。

【０１７０】このような構成の半導体記憶装置５５０に
おけるセキュリティ動作を説明する。

【０１７１】セキュリティ回路５０６は、半導体記憶装
置５５０のセキュリティ機能を解除または設定すべき条
件が整ったと判定すると、セキュリティ変化信号を生成
する。カウンタ回路５１２は、セキュリティ変化信号を
受け取ると、保持されているカウント回数をインクリメ
ントし、インクリメントされたカウント回数を示すカウ
ント回数信号をデータバス５１１を介してセキュリティ
回路５０６に出力する。

【０１７２】セキュリティ回路５０６は、カウント回数
信号の示すセキュリティ機能の解除回数またはセキュリ
ティ機能の設定回数によって、セキュリティ機能の解除
条件またはセキュリティ機能の設定条件を変更する。

【０１７３】本実施形態では、カウンタ回路５１２が、
セキュリティ変化信号の発生回数をカウントする例を示
したが、セキュリティ変化信号によってカウント回数信
号が変化する可能性がある演算であれば、どのような演
算を実行してもよい。

【０１７４】このように、カウンタ回路５１２の演算結
果を書き換え可能な不揮発性メモリセルに記憶する手段
が設けられていることにより、半導体記憶装置５５０が
電源切断等によりリセットされてもセキュリティ解除条
件がリセットされない構成とすることができる。

【０１７５】＜実施形態７＞図６に示す半導体記憶装置
では、実施形態６とは異なる態様で使用することもで
き、その場合のセキュリティ機能の制御について、表３
に基づいて説明する。

【０１７６】

【表３】

【０１７７】半導体記憶装置５５０には、アドレス「０
０００ｈ」から「ＥＦＦＦｈ」までの割り当てられてお
り、電源投入時にはセキュリティ機能が設定される。表
３は、カウンタ回路５１２がセキュリティ機能の解除回
数をカウントし、カウント回数により、セキュリティ機
能が設定されている状態において正常な読み出しができ
る領域と、読み出しができない領域とが変更されること
を示す。

【０１７８】初期状態では、セキュリティ機能が設定さ
れているため、アドレス「００００ｈ」から「３ＦＦＦ
ｈ」のみ正常に読み出すことができる。この状態で、セ
キュリティ機能を解除すると、１回目のセキュリティ解
除のため、アドレス「００００ｈ」から「７ＦＦＦｈ」
が読み出し可能になる。次に、半導体記憶装置５５０の
セキュリティ機能の設定条件が満たされ、再びセキュリ
ティ機能が設定されると、読み出しが可能な領域は、ア
ドレス「００００ｈ」から「３ＦＦＦｈ」までとされ
る。

【０１７９】その後、再度、セキュリティ機能の解除条
件を満足すると、このときは、２回目のセキュリティ機
能の解除となるため、アドレス「８０００ｈ」から「９
ＦＦＦｈ」の領域のみ正常に読み出しが可能になる。

【０１８０】以上のように、セキュリティ機能を解除す
る毎に、随時読み出しが可能になる領域が変化する。こ
のような構成によって、第三者が記憶内容をすべて読み
出そうとするとき、全てのセキュリティ機能の解除に必
要な操作が必要になり、記憶内容の全てを完全に不正に
読み出すことききわめて困難である。

【０１８１】本実施形態の半導体記憶装置は、セキュリ
ティを解除または設定すると、随時、セキュリティ機能
の解除条件またはセキュリティ機能の設定条件が変更さ
れる実施形態６に記載の機能も併用することができる。

【０１８２】＜実施形態８＞以下に、本発明の実施形態
８として、本発明の電子機器について、図７〜図１２に
基づいて説明する。

【０１８３】図７に示す本発明の電子機器の半導体記憶
装置７５０は、インターフェイス回路７０３、セキュリ
ティ回路７０６、メモリ空間を有するメモリ７０９を備
えている。

【０１８４】インターフェイス回路７０３は、半導体記
憶装置７５０の制御装置７０１からの入力バス７０１を
受け取り、アドレスバス７０４をセキュリティ回路７０
６に出力する。セキュリティ回路７０６は、アドレス信
号をアドレスバス７０７を介してメモリ７０９に出力す
る。セキュリティ回路７０６とメモリ７０９との間は、
データ入出力バス７０８によってデータが伝達される。
また、インターフェイス回路７０３とセキュリティ回路
７０６との間は、データ入出力バス７０５によってデー
タが伝達される。

【０１８５】半導体記憶装置７５０のセキュリティ回路
７０６は、セキュリティ制御回路７１０と、セキュリテ
ィ制御回路７１０の出力によって、セキュリティ機能を
制限する動作制限回路７１２とを備えている。

【０１８６】半導体記憶装置７５０では、セキュリティ
機能の設定条件として、電源投入（すなわち、電源投入
後はセキュリティ機能の解除条件が満足されるまで、読
み出しが制限される。）が採用され、特定のアドレス
「ＡＤＤ１」を読み出すことが、セキュリティ機能の解
除条件になっている。

【０１８７】図８は、従来の電子機器の一例を示すブロ
ック図であり、この電子機器に、複製品である半導体記
憶装置８５０が設けられているものとする。半導体記憶
装置８５０には、半導体記憶装置７５０の記憶内容が、
半導体記憶装置７５０に設けられたセキュリティ機能に
もかかわらず、第三者が読み出して複写されている。従
って、半導体記憶装置７５０および半導体記憶装置８５
０における同一アドレスには、同一データが記憶されて
いる。なお、半導体記憶装置８５０は、セキュリティ機
能が設けられていない、または、セキュリティ機能が設
定されていないものとする。

【０１８８】次に、図８に示す従来の電子機器における
制御装置７０１による、本発明の半導体記憶装置７５０
の制御動作について、図９のフローチャートに基づいて
説明する。なお、図９に示すフローチャートでは、セキ
ュリティ機能に関係する処理のみが記載されており、制
御装置７０１における他の処理は省略されている。

【０１８９】制御装置７０１は、ステップ１において、
電源投入により半導体記憶装置７５０のセキュリティ機
能を設定する。従って、半導体記憶装置７５０のメモリ
７０９に記憶されている内容の少なくとも一部は、ステ
ップ１では読み出すことができない。制御装置７０１
は、ステップ２で、半導体記憶装置７５０のセキュリテ
ィ機能の解除動作を実行する。これにより、半導体記憶
装置７５０のセキュリティ機能は解除され、制御装置７
０１は、ステップ３以降は半導体記憶装置７５０の内容
を自由に読み出すことができる。なお、ステップ３で
は、セキュリティ機能が解除されていることを確認して
おり、正常にセキュリティが解除できたとき、制御装置
７０１は正常処理を実行する。また、何らかの理由によ
って、セキュリティ機能が解除できなかったとき、制御
装置７０１は異常処理を実行する。

【０１９０】比較のために、図８に示す電子機器におい
て、制御装置７０１による複製品である半導体装置８５
０の制御動作を図９に示すフローチャートに基づいて説
明する。

【０１９１】半導体記憶装置８５０は、セキュリティ機
能が設けられていない、またはセキュリティ機能を使用
していないため、常に任意のアドレスにより指示される
記憶内容を読み出すことができる。従って、制御装置７
０１は、ステップ１において、すでに半導体記憶装置８
５０の記憶内容を、すべて自由に読み出すことができ
る。制御装置７０１は、ステップ２において、半導体記
憶装置８５０のセキュリティ機能の解除動作を実行する
が、この動作が、半導体記憶装置８５０の記憶内容を変
更する動作でない限り、ステップ２以降も、制御装置７
０１は半導体記憶装置８５０の記憶内容を自由に読み出
すことが可能である。

【０１９２】なお、上述した例では、ステップ２におい
て、アドレス「ＡＤＤ１」で示されるアドレスの記憶内
容が読み出されるだけなので、半導体記憶装置８５０の
内容は変更されず、ステップ３以降も、自由に任意のア
ドレスを読み出すことができる。

【０１９３】このように、図８に示す従来の電子機器の
制御動作（図９）では、制御装置７０１は、半導体記憶
装置７５０を複製した複製品である半導体記憶装置８５
０を制御する場合でも、半導体記憶装置７５０を制御す
る場合と同様に、同等の動作が期待できる。従って、複
製品の使用を妨げることができない。

【０１９４】図７に示す本実施の形態の電子機器では、
制御装置７０１は、図１０に示すフローチャートで示さ
れる制御動作を実行するようになっている。図１０に示
されるフローチャートでは、セキュリティ機能に関係す
る部分のみ記載されており、その他の処理は省略されて
いる。前述したように、半導体記憶装置７５０のセキュ
リティ設定条件は、電源投入、セキュリティ機能の解除
条件は、アドレス「ＡＤＤ１」の読み出しであり、半導
体記憶装置７５０は、セキュリティ機能が設定状態およ
び解除状態であることを示す信号を出力するセキュリテ
ィ状態出力手段が設けられている。

【０１９５】まず、制御装置７０１によって、正規の半
導体記憶装置７５０を制御する場合について説明する。
制御装置７０１は、ステップ１１において、半導体記憶
装置７５０にセキュリティ機能を設定する。従って、以
後は、半導体記憶装置７５０の動作の一部が制限され
る。次に、ステップ１２において、制御措置７０１は、
半導体記憶装置７５０に備えられたを利用して半導体記
憶装置７５０のセキュリティが設定されているか否かを
確認する。半導体記憶装置７５０は、ステップ１１にて
セキュリティ機能が設定されており、しかも、セキュリ
ティ機能の解除動作が行なわれていないことから、セキ
ュリティ機能が設定されていることを示す信号を、制御
装置７０１に出力する。これにより、制御装置７０１
は、ステップ１３へ移行する。

【０１９６】ステップ１３において、アドレス「ＡＤＤ
１」が読み出されると、半導体記憶装置７５０のセキュ
リティ機能が解除される。

【０１９７】ステップ１４では、再び半導体記憶装置７
５０のセキュリティ状態が読み出される。半導体記憶装
置７５０は、ステップ１３において、すでにセキュリテ
ィ機能が解除されているため、ここでは、セキュリティ
機能が解除されていることを示す信号を制御装置７０１
に出力する。これにより、制御装置７０１は、セキュリ
ティが解除されていることを示す信号によって、次のス
テップ１５へ移行し、正常処理を行う。

【０１９８】これに対して、半導体記憶装置７５０の複
製品である半導体記憶装置８５０を制御する場合につい
て、制御装置７０１の制御動作を、図１０のフローチャ
ートに基づいて説明する。

【０１９９】半導体記憶装置８５０はセキュリティ機能
を有していない、またはセキュリティ機能を使用してい
ないものとする。また、制御装置７０１が、半導体記憶
装置７５０に備えられたセキュリティ状態読み出し要求
を、半導体記憶装置８５０に対して実行すると、半導体
記憶装置８５０は、常に一定の出力値を出力するものと
する。

【０２００】ステップ１１において、半導体記憶装置７
５０のセキュリティ機能の設定条件が満足されるが、半
導体記憶装置８５０はセキュリティ機能が設けられてい
ない、またはセキュリティ機能を使用していないため、
半導体記憶装置８５０の動作が制限されることはない。

【０２０１】ステップ１２において、半導体記憶装置７
５０のセキュリティ状態読み出し動作が実行されると、
この動作による半導体記憶装置８５０の出力を、制御装
置７０１がセキュリティ機能の解除状態を表わすとみな
すと、ステップ１６へ移行し異常であると判定して、異
常処理を実行する。反対に、セキュリティ機能の設定状
態を表わすとみなすと、ステップ１３へ移行する。

【０２０２】セキュリティ機能の解除状態とみなされて
ステップ１６へ移行した場合は、セキュリティ状態読み
出し手段に対する半導体記憶装置８５０よる出力が、半
導体記憶装置７５０の出力と異なる、または半導体記憶
装置７５０のセキュリティ機能が設定されていないのど
ちらかであり、いずれの場合も、セキュリティ機能が設
定されている正規の半導体記憶装置７５０ではなく、別
の半導体記憶装置８５０が装着されていると判断するこ
とができ、正規の処理とは異なる異常処理を実行する。

【０２０３】これに対して、ステップ１２にて、半導体
記憶装置８５０から出力された信号がセキュリティ機能
の設定状態を示すものと制御装置７０１が判断したと
き、ステップ１３に移行し、アドレス「ＡＤＤ１」の内
容が読み出される。この動作は、半導体記憶装置７５０
に対してはセキュリティ機能の解除条件となるが、半導
体記憶装置８５０では、単なる読み出し動作でしかな
い。アドレス「ＡＤＤ１」の内容が読み出されると、次
のステップ１４に移行し、再びセキュリティ状態の読み
出しが実行される。

【０２０４】この場合、セキュリティ機能の解除状態を
表わす信号が出力されていると、制御装置７０１は、ス
テップ１５の正常処理に移行し、セキュリティ機能の設
定状態を表わす信号が出力されると、制御装置７０１
は、ステップ１６へ移行する。

【０２０５】ステップ１２およびステップ１４では、い
ずれも、セキュリティ状態の読み出し動作を行なうため
に、ステップ１２において、セキュリティ機能が設定さ
れているとみなされた半導体記憶装置８５０は、ステッ
プ１４においても、セキュリティ機能が設定されている
とみなされると考えられ、この場合は、セキュリティ解
除条件であるアドレス「ＡＤＤ１」の読み出しが実行さ
れているにもかかわらず、セキュリティ機能が設定状態
になっており、ステップ１６の異常処理が実行されるこ
とになる。

【０２０６】なお、上述の説明では、半導体記憶装置８
５０は、セキュリティ機能が設けられていない、または
セキュリティ機能を使用していないものとしているが、
半導体記憶装置８５０がセキュリティ機能を有してお
り、しかも、セキュリティ機能を使用しているときで
も、複製品である半導体記憶装置８５０と半導体記憶装
置７５０とが、同じセキュリティ機能の設定条件および
セキュリティ機能の解除条件になっている場合を除き、
複製品の使用が防止される。

【０２０７】以上のように、制御装置７０１は、不正品
の半導体記憶装置８５０を制御する場合も、図１０のフ
ローチャートに基づく制御動作により、正常処理が実行
されることなく異常処理が実行されるため、不正品であ
る半導体記憶装置８５０を半導体記憶装置７５０に替え
て使用することができない。正規の半導体記憶装置７５
０に替えて使用することができるのは、不正品の半導体
記憶装置８５０が、半導体記憶装置７５０と同じセキュ
リティ状態出力手段を有し、かつ同じセキュリティ機能
の設定条件、セキュリティ機能の解除条件を有する場合
のみであるので、汎用の半導体記憶装置をデータの複製
にそのまま使用することはできない。

【０２０８】図１０に示したフローチャートにおいて、
セキュリティ状態の読み出しに替えて、セキュリティ機
能によって読み出しが制限されることを利用することも
できる。この場合の制御処理を、図１１のフローチャー
トに基づいて説明する。

【０２０９】半導体記憶装置７５０のアドレス「ＡＤＤ
２」に格納された内容は、データ「ＶＡＬ１」とし、セ
キュリティ機能が設定された状態では、アドレス「ＡＤ
Ｄ２」の読み出しが制限され、ダミーデータ「ＶＡＬ
２」が出力されるものとする。

【０２１０】まず、正規の半導体記憶装置７５０を制御
する場合について、図１１のフローチャートに基づいて
制御装置７０１の制御動作を説明する。

【０２１１】ステップ２１では、半導体記憶装置７５０
のセキュリティ機能の設定条件が満足されるため、ステ
ップ２２に移行し、ステップ２２では、アドレス「ＡＤ
Ｄ２」に対する読み出し動作が実行される。この場合、
セキュリティ機能が設定された状態になっているため
に、アドレス「ＡＤＤ２」からはダミーデータ「ＶＡＬ
２」が出力されて、そのダミーデータが読み出される。

【０２１２】ダミーデータ「ＶＡＬ２」が読み出される
と、ステップ２３において、セキュリティ機能が解除さ
れ、半導体記憶装置７５０の記憶内容を自由に読み出す
ことができる状態になる。このような状態になると、次
のステップ２４にて、アドレス「ＡＤＤ２」に対する読
み出し動作が実行される。この場合、セキュリティ機能
は解除状態になっているために、アドレス「ＡＤＤ２」
からは、正規のデータ「ＶＡＬ１」が出力されて、その
データが読み出される。このように、ステップ２４にお
いて、正規のデータ「ＶＡＬ１」が読み出されると、ス
テップ２５に移行し、正常な処理が実行されることにな
る。

【０２１３】これに対して、半導体記憶装置７５０の複
製品である半導体記憶装置８５０を制御する場合につい
て、図１１のフローチャートに基づいて制御装置７０１
の制御動作を説明する。

【０２１４】ステップ２１で実行されるセキュリティ機
能の設定動作は、セキュリティ機能が設けられていな
い、あるいは、セキュリティ機能を使用しない半導体記
憶装置８５０には影響を与えず、ステップ２２のアドレ
ス「ＡＤＤ２」の読み出しにおいて、アドレス「ＡＤＤ
２」に格納された正規のデータ「ＶＡＬ１」が、そのま
ま読み出される。このように、セキュリティ機能が設定
された状態で正規のデータ「ＶＡＬ１」が読み出される
と、異常であると判断され、ステップ２６へ移行して異
常処理が実行されることになる。

【０２１５】このように、制御装置７０１によって、図
１１に示す処理を実施することにより、不正品を装着し
た場合には、正常に動作しない電子機器を実現すること
ができる。

【０２１６】ただし、図１１に示すフローを利用する場
合には、アドレス「ＡＤＤ２」に記憶される正規のデー
タ「ＶＡＬ１」と、ダミーデータ「ＶＡＬ２」とが異な
っていることが前提であり、そのために、アドレス「Ａ
ＤＤ２」のダミーデータ「ＶＡＬ２」を選択するために
は、制御において使用されるデータが、半導体記憶装置
７５０にある程度、記憶されている必要がある。

【０２１７】このように、図１１に示すフローチャート
の制御は、図１２に示すフローチャートの制御と比較し
て、半導体記憶装置７５０にセキュリティ状態を出力す
る手段を設ける必要がないという利点を有するものの、
データの使用が制限されることになる。

【０２１８】なお、上述の説明では、電源投入をセキュ
リティ機能の設定条件、特定アドレスの読み出しをセキ
ュリティ機能の解除条件とする場合について説明した
が、本実施の形態では、それ以外のセキュリティ機能の
設定条件およびセキュリティ機能の解除条件の場合にも
利用できる。

【０２１９】図１２は、制御装置７０１にて制御される
半導体記憶装置７５０が複数のセキュリティ機能の解除
条件を有している場合に、半導体記憶装置７５０が有す
る各セキュリティ機能の解除条件によって、制御装置７
０１の制御動作を説明するフローチャートである。

【０２２０】図１２に示すように、制御装置７０１は、
ステップ３１にて、電源が投入されてセキュリティ機能
が設定されると、ステップ３２において、対応するデー
タを読み出し、セキュリティ機能が解除されているか否
かを調べる。この場合、正常なデータ「ＶＡＬ１」が読
み出されていれば、電源投入時にセキュリティ機能が設
定されていないとみなして、ステップ３７に移行し、処
理０を実行する。ステップ３７における処理０は、半導
体記憶装置７５０が電源投入によってセキュリティ機能
が設定されない場合に実行される処理であり、その内容
はソフト設計者が任意に決定することができる。

【０２２１】ステップ３２において、アドレス「ＡＤＤ
２」に対応するデータの読み出しに際して、正常でない
データ「ＶＡＬ２」が読み出されると、ステップ３３に
移行し、制御装置７０１は、セキュリティ解除条件の候
補の一つであるセキュリティ解除動作１を実行する。こ
のセキュリティ解除動作１でセキュリティが解除されれ
ば、ステップ３４に移行し、アドレス「ＡＤＤ２」のデ
ータが読み出される。そして、正常なデータ「ＶＡＬ
１」が読み出されると、ステップ３８へ移行して、処理
１が実行される。このステップ３８の処理１は、半導体
記憶装置７５０は電源投入によってセキュリティ機能が
設定され、しかも、セキュリティ解除動作１によってセ
キュリティ機能が解除される場合に実行される処理であ
り、その内容はソフト設計者が任意に決定できる。

【０２２２】以後、同様の手段でセキュリティ機能の解
除動作２〜Ｎまでを、順次、実行し、半導体記憶装置７
５０の各セキュリティ機能の解除条件によって、それぞ
れ異なる処理を実行する。セキュリティ機能の解除動作
１〜Ｎのいずれの動作でもセキュリティ機能が解除され
ない場合、ステップ４０にて、処理Ｎ＋１が実行され
る。これらの処理２〜Ｎ＋１の内容も、ソフト設計者が
任意に決定できる。

【０２２３】この例では、セキュリティ機能が解除され
ているか否かの判定に、アドレス「ＡＤＤ２」のデータ
を利用しているが、正規の半導体記憶装置７５０にセキ
ュリティ状態の出力手段が設けられている場合には、ア
ドレス「ＡＤＤ２」のデータの読み出しにかえて、半導
体記憶装置７５０におけるセキュリティ状態出力手段に
よるセキュリティ状態を読み出して、読み出されたセキ
ュリティ状態に基づいて、処理を分岐するようにしても
よい。このような構成では、アドレス「ＡＤＤ２」に、
所定のデータ「ＶＡＬ１」が格納する必要がない。

【０２２４】処理０〜Ｎ＋１は、その一部または全部が
互いに等しくてもよく、これらにおいて、同じ処理が存
在する場合には、重複する処理を行なう前のセキュリテ
ィ機能の解除動作を複数連続して行なった後に判定およ
び分岐を行なうことによって、処理を簡略化することが
できる。

【０２２５】なお、上記実施の形態では、半導体記憶装
置のセキュリティ機能の状態によって処理が分岐され、
異なる処理が実行されることを説明したが、これはあく
まで一例であり、セキュリティ機能の状態によって実行
される処理によって何らかの処理が生じればよい。例え
ば、ステップ３４において、読み出したデータを数値と
して何らかの演算に利用し、セキュリティ解除動作１に
よるセキュリティが解除されたか否かにより演算結果を
異ならしめるるようにしてもよい。

【０２２６】本実施形態においても、半導体記憶装置
が、セキュリティ機能を有していない場合、セキュリテ
ィ機能を使用しない場合、セキュリティ機能の設定条件
およびセキュリティ機能の解除条件が異なる場合に、正
規の半導体記憶装置の記憶データを複写した不正な半導
体記憶装置の使用を防止する電子機器が実現される。

【０２２７】

【発明の効果】本発明の半導体記憶装置および制御装置
は、このように、特定のアドレス（鍵アドレス）をセキ
ュリティ機能の制御に利用するようになっており、セキ
ュリティの設定および解除のための動作と、通常のアド
レスの指示のための動作とを区別することが容易でな
く、保護されたメモリ空間に対する不正なアクセスがき
わめて困難になる。従って、記憶されるデータのセキュ
リティ機能が強化され、不正な、あるいは誤ったデータ
の読み出し、書き込み、複製を確実に防止することがで
きる。

【０２２８】本発明の電子機器は、正規の半導体記憶装
置に記憶されたデータを不正に複製した半導体記憶装置
が使用さることが防止される。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の実施の形態の一例を
示すブロック図である。

【図２】その半導体記憶装置が装着された電子機器を示
すブロック図である。

【図３Ａ】本発明の半導体記憶装置の実施形態の他の例
を示すブロック図である。

【図３Ｂ】その半導体記憶装置に使用されるセキュリテ
ィ判定回路の具体例を示すブロック図である。

【図４】本発明の半導体記憶装置の実施形態のさらに他
の例を示すブロック図である。

【図５】（ａ）および（ｂ）は、それぞれ、本発明の半
導体記憶装置の実施形態のさらに他の例における行線構
造の説明図である。

【図６】本発明の半導体記憶装置の実施形態のさらに他
の例を示すブロック図である。

【図７】本発明の電子機器の他の例を示すブロック図で
ある。

【図８】従来の電子機器の一例を示すブロック図であ
る。

【図９】図８に示す電子機器の制御装置の制御動作の一
例を示すフローチャートである。

【図１０】図７に示す制御装置の制御動作の他の例を示
すフローチャートである。

【図１１】その制御装置の制御動作のさらに他の例を示
すフローチャートである。

【図１２】その制御装置の制御動作のさらに他の例を示
すフローチャートである。

【図１３】従来の半導体記憶装置の一例を示すブロック
図である。

【図１４】従来の半導体記憶装置の他の例を示すブロッ
ク図である。

【符号の説明】

３、２０３、４０３、５０３、７０３ インターフェー
ス回路 ６、２０６、４０６、５０６、７０６ セキュリティ回
路 ９、１５０、１６０、２０４、４０９、５０９、７０
９、 メモリ １０、２１０、７１０ セキュリティ制御回路 １２、２１２ 動作制限回路 ５０、１００、２５０、３５０、４５０、５５０、７５
０ 半導体記憶装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高田 栄和 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 田中 祐慈 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 相川 康之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B017 AA03 BA02 BB09 CA11 5B082 GA11 JA06

Claims (25)

【特許請求の範囲】
1. 【請求項１】 任意のメモリ空間を非活性化するセキュ
   リティ機能の設定、および、該メモリ空間を活性化する
   セキュリティ機能の解除が可能になった半導体記憶装置
   であって、 入力されるアドレス信号によって特定されるアドレス
   が、特定の状況において操作されないことが予め判明し
   ている鍵アドレス、または特定の状況において操作され
   ることが予め判明している鍵アドレスと一致することに
   よって、前記セキュリティ機能が設定されることを特徴
   とする半導体記憶装置。
2. 【請求項２】 任意のメモリ空間を非活性化できるセキ
   ュリティ機能の設定、および、該メモリ空間を活性化で
   きるセキュリティ機能の解除が可能になった半導体記憶
   装置であって、 入力されるアドレス信号によって特定される複数のアド
   レスの操作順次が、セキュリティ機能の設定状態におい
   て操作されることが予め判明している複数の鍵アドレス
   の設定された順序と一致する場合に、前記セキュリティ
   機能が解除とされ、一致しない場合に、セキュリティ機
   能の解除が禁止されることを特徴とする半導体記憶装
   置。
3. 【請求項３】 前記アドレスバスによって特定された複
   数のアドレスのいずれかが、前記複数の鍵アドレスのい
   ずれにも一致しない場合に、アドレス信号によるアドレ
   スの操作順序と鍵アドレスの設定された順序との判定を
   行なわない請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記アドレス信号によって特定される複
   数のアドレスの操作順序が、前記複数の鍵アドレスの設
   定された順序と異なる場合には、鍵アドレスの設定され
   た順序に一致するアドレスの順序が存在しても、その一
   致を無効にする請求項２に記載の半導体記憶装置。
5. 【請求項５】 前記アドレス信号による複数のアドレス
   の操作順序が、前記複数の鍵アドレスの設定された順序
   に対して、同一のアドレスの操作が連続していることを
   除いて一致している場合に、両者が一致していると判定
   する請求項２に記載の半導体記憶装置。
6. 【請求項６】 前記アドレス信号と各鍵アドレスとの一
   致の判定を、各アドレスの一部と、各鍵アドレスの一部
   とによって行う請求項１または２に記載の半導体記憶装
   置。
7. 【請求項７】 前記鍵アドレスの一部または全部が書き
   換えられる請求項１または２に記載の半導体記憶装置。
8. 【請求項８】 前記鍵アドレスが、予め設けられた記憶
   手段に記憶される請求項１または２に記載の半導体記憶
   装置。
9. 【請求項９】 前記鍵アドレスが、冗長メモリセルと同
   様の構成のメモリセルが使用される請求項１または２に
   記載の半導体記憶装置。
10. 【請求項１０】 前記鍵アドレスの記憶手段として、冗
    長救済に使用されない冗長メモリセルが使用される請求
    項１または２に記載の半導体記憶装置。
11. 【請求項１１】 任意のメモリ空間を非活性化するセキ
    ュリティ機能の設定、および、該メモリ空間を活性化す
    るセキュリティ機能の解除が可能になった半導体記憶装
    置であって、 前記セキュリティ機能の設定またはセキュリティ機能の
    解除の少なくとも一方に関して、所定の条件が満足され
    ることにより、前記セキュリティ機能の設定の条件また
    は解除の条件の少なくとも一方が変更されることを特徴
    とする半導体記憶装置。
12. 【請求項１２】 任意のメモリ空間を非活性化するセキ
    ュリティ機能の設定、および、該メモリ空間を活性化す
    るセキュリティ機能の解除が可能になった半導体記憶装
    置であって、 前記セキュリティ機能の設定または解除の少なくとも一
    方に関して、所定の条件が満足されることにより、セキ
    ュリティ機能の設定によって非活性化されるメモリ空
    間、またはセキュリティ機能の解除によって活性化され
    るメモリ空間の少なくとも一方が変更されることを特徴
    とする半導体記憶装置。
13. 【請求項１３】 任意のメモリ空間を非活性化するセキ
    ュリティ機能の設定、および、該メモリ空間を活性化す
    るセキュリティ機能の解除が可能になった半導体記憶装
    置であって、 前記セキュリティ機能が、設定状態および解除状態のい
    ずれであるかを示す出力手段が設けられていることを特
    徴とする半導体記憶装置。
14. 【請求項１４】 任意のメモリ空間を非活性化するセキ
    ュリティ機能の設定、および、該メモリ空間を活性化す
    るセキュリティ機能の解除が可能になった半導体記憶装
    置を制御する制御装置であって、 入力されるアドレス信号によって特定されるアドレス
    が、特定の状況において操作されないことが予め判明し
    ている鍵アドレス、または特定の状況において操作され
    ることが予め判明している鍵アドレスと一致しているこ
    とによって、前記半導体記憶装置のセキュリティ機能を
    設定状態とすることを特徴とする制御装置。
15. 【請求項１５】 任意のメモリ空間を非活性化できるセ
    キュリティ機能の設定、および、該メモリ空間を活性化
    できるセキュリティ機能の解除が可能になった半導体記
    憶装置を制御する制御装置であって、 入力されるアドレスバスによって特定された複数のアド
    レスの操作順次が、セキュリティ機能の設定状態におい
    て操作されることが予め判明している複数の鍵アドレス
    の設定された順序と一致する場合に、前記半導体記憶装
    置のセキュリティ機能を解除し、一致しない場合に、セ
    キュリティ機能の解除を禁止することを特徴とする制御
    装置。
16. 【請求項１６】 前記アドレス信号によって特定された
    複数のアドレスのいずれかが、前記複数の鍵アドレスの
    いずれにも一致しない場合に、アドレス信号によるアド
    レスの操作順序と鍵アドレスの設定された順序との判定
    を行なわない請求項１５に記載の制御装置。
17. 【請求項１７】 前記アドレス信号によって特定される
    複数のアドレスの操作順序が、前記複数の鍵アドレスの
    設定された順序と異なる場合には、鍵アドレスの設定さ
    れた順序に一致するアドレスの順序が存在しても、その
    一致を無効にする請求項１５に記載の制御装置。
18. 【請求項１８】 前記アドレス信号による複数のアドレ
    スの操作順序が、前記複数の鍵アドレスの設定された順
    序に対して、同一のアドレスの操作が連続していること
    を除いて一致している場合に、両者が一致していると判
    定する請求項１５に記載の制御装置。
19. 【請求項１９】 前記アドレス信号と各鍵アドレスとの
    一致の判定を、各アドレスの一部と、各鍵アドレスの一
    部とによって行う請求項１５または１６に記載の制御装
    置。
20. 【請求項２０】 前記鍵アドレスの一部または全部を書
    き換えることができる請求項１５たは１６に記載の制御
    装置。
21. 【請求項２１】 半導体記憶装置における任意のメモリ
    空間を非活性化するセキュリティ機能の設定、および、
    該メモリ空間を活性化するセキュリティ機能の解除を制
    御する制御装置であって、 前記セキュリティ機能の設定またはセキュリティ機能の
    解除の少なくとも一方に関して、所定の条件が満足され
    ることにより、前記セキュリティ機能の設定の条件また
    は解除の条件の少なくとも一方を変更することを特徴と
    する制御装置。
22. 【請求項２２】 半導体記憶装置における任意のメモリ
    空間を非活性化するセキュリティ機能の設定、および、
    該メモリ空間を活性化するセキュリティ機能の解除を制
    御する制御装置であって、 前記セキュリティ機能の設定または解除の少なくとも一
    方に関して、所定の条件が満足されることにより、セキ
    ュリティ機能の設定によって非活性化されるメモリ空
    間、またはセキュリティ機能の解除によって活性化され
    るメモリ空間の少なくとも一方を変更することを特徴と
    する制御装置。
23. 【請求項２３】 半導体記憶装置における任意のメモリ
    空間を非活性化するセキュリティ機能の設定、および、
    該メモリ空間を活性化するセキュリティ機能の解除を制
    御する電子機器であって、 前記セキュリティ機能を設定した後、および、前記セキ
    ュリティ機能を解除した後に、それぞれ、セキュリティ
    機能が設定および解除のいずれの状態であるかを読み出
    すことを特徴とする電子機器。
24. 【請求項２４】 非比活性化されたメモリ空間のデータ
    が読み出される際に、正規のデータと異なるダミーデー
    タを出力するようになった半導体記憶装置の任意のメモ
    リ空間を非活性化するセキュリティ機能の設定、およ
    び、該メモリ空間を活性化するセキュリティ機能の解除
    を制御する電子機器であって、 半導体記憶装置からダミーデータが出力されたことを確
    認するとともに、ダミーデータが出力された後にセキュ
    リティ機能を解除した際に正規のデータが出力されるこ
    とを確認するようになっていることを特徴とする電子機
    器。
25. 【請求項２５】 前記半導体記憶装置におけるセキュリ
    ティ機能は、複数の異なる条件によって解除される請求
    項２３または２４に記載の電子機器。