JP2009294891A

JP2009294891A - 記憶装置

Info

Publication number: JP2009294891A
Application number: JP2008147596A
Authority: JP
Inventors: Noboru Takizawa; 登瀧澤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-06-05
Filing date: 2008-06-05
Publication date: 2009-12-17
Anticipated expiration: 2028-06-05
Also published as: JP5070136B2

Abstract

【課題】本発明は、不正コピーを適切に防止することが可能な記憶装置を提供することを目的とする。
【解決手段】本発明に係る記憶装置は、読み出し専用のメモリ１００と；メモリ１００から読み出されたデータＤに含まれるコードを解析するコード解析部２０１と；メモリ１００に対するアドレス動作を解析するアドレス解析部２０３と；コード解析部２０１とアドレス解析部２０３の解析結果を参照し、コードに合致したアドレス動作が行われているか否かを判定するエラー検出部２０４と；エラー検出部２０４の判定結果に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部（図１の例ではセレクタ２０７）と；を有して成る構成とされている。
【選択図】図１

Description

本発明は、不正コピー防止機能を備えた記憶装置に関するものである。

従来より、不正コピー防止機能を備えた記憶装置が種々開示・提案されている（例えば特許文献１や特許文献２を参照）。なお、従来の記憶装置の多くは、所定の鍵情報を用いて暗号化されたデータを格納する構成とされていた。
特開２００３−５９１７８号公報特開２００２−３７３３２０号公報

確かに、上記従来の記憶装置であれば、格納されたデータが不正コピーされた場合であっても、所定の鍵情報を用いた暗号解読処理が行われない限り、その内容は不明なものとなるため、不正コピーされたデータの利用は困難であった。

しかしながら、上記従来の記憶装置は、あくまで、不正コピーされたデータの利用を困難とするものであって、格納されたデータの読み出しは自由であった。そのため、高速なコンピュータを用いて不正コピーされたデータが解析され、その暗号が解読されてしまった場合には、以後、その内容を自由にコピーされてしまうという問題があった。

本発明は、上記の問題点に鑑み、不正コピーを適切に防止することが可能な記憶装置を提供することを目的とする。

上記目的を達成するために、本発明に係る記憶装置は、読み出し専用のメモリと；前記メモリから読み出されたデータに含まれるコードを解析するコード解析部と；前記メモリに対するアドレス動作を解析するアドレス解析部と；前記コード解析部と前記アドレス解析部の解析結果を参照し、コードに合致したアドレス動作が行われているか否かを判定するエラー検出部と；前記エラー検出部の判定結果に基づいて、前記メモリに格納されたデータの出力を禁止する出力制御部と；を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る記憶装置において、前記出力制御部は、前記エラー検出部の判定結果に基づいて、前記メモリから読み出されたデータと所定のダミーデータのいずれか一を選択して出力するセレクタを有して成る構成（第２の構成）にするとよい。

また、上記第２の構成から成る記憶装置において、前記ダミーデータは、固定値または乱数値である構成（第３の構成）にするとよい。

また、上記第１の構成から成る記憶装置において、前記メモリは、データを暗号化して格納するものであり、前記出力制御部は、前記メモリから読み出されたデータを出力する際に、前記エラー検出部の判定結果に基づいて、所定の鍵情報を用いて正しい暗号解読処理を行うか、ダミーの鍵情報を用いて前記正しい暗号解読処理とは異なる暗号解読処理を行うかを決定するデコーダを有して成る構成（第４の構成）にするとよい。

また、上記第４の構成から成る記憶装置において、前記デコーダは、前記暗号解読処理とは異なる暗号解読処理を行う場合、前記ダミーの鍵情報を複数切り替えながら暗号解読処理を行う構成（第５の構成）にするとよい。

また、上記第１の構成から成る記憶装置において、前記出力制御部は、前記メモリから読み出されたデータを出力する際に、前記エラー検出部の判定結果に基づいて、所定の鍵情報を用いて正しい暗号化処理を行うか、ダミーの鍵情報を用いて前記正しい暗号化処理とは異なる暗号化処理を行うかを決定するエンコーダを有して成る構成（第６の構成）にするとよい。

また、上記第６の構成から成る記憶装置において、前記エンコーダは、前記正しい暗号化処理とは異なる暗号化処理を行う場合、前記ダミーの鍵情報を複数切り替えながら暗号化処理を行う構成（第７の構成）にするとよい。

また、上記第１の構成から成る記憶装置において、前記出力制御部は、前記エラー検出部の判定結果に基づいて、前記メモリに対するアドレス動作を禁止するアドレス制御部を有して成る構成（第８の構成）にするとよい。

また、上記第１〜第８いずれかの構成から成る記憶装置にて、前記コード解析部は、実行時にアドレスのジャンプ動作を伴う所定の監視対象コードを検出するものであり、前記アドレス解析部は、アドレスのインクリメント動作を検出するものであり、前記エラー検出部は、前記監視対象コードの実行時にアドレスのインクリメント動作が検出された場合にエラーフラグを立てるものである構成（第９の構成）にするとよい。

また、上記第９の構成から成る記憶装置において、前記コード解析部は、前記監視対象コードのうち、実行時の条件に応じてアドレスのジャンプ動作を伴う否かが不明であるものを検出した場合、前記エラー検出部に対して、その監視対象コードの実行時に得られるエラーフラグをマスクするように指示する構成（第１０の構成）にするとよい。

また、上記第１０の構成から成る記憶装置にて、前記コード解析部は、前記エラー検出部に対するマスク指示が所定回数に達した場合、以後のマスク指示を中止する構成（第１１の構成）にするとよい。

また、上記第１〜第１１いずれかの構成から成る記憶装置は、前記メモリの読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定する初期アドレスチェック部を有して成り、前記出力制御部は、前記エラー検出部と前記初期アドレスチェック部双方の判定結果に基づいて、前記メモリに格納されたデータの出力を禁止する構成（第１２の構成）にするとよい。

本発明に係る記憶装置であれば、不正コピーを適切に防止することが可能となる。

まず、本発明に係る記憶装置の第１実施形態について、図１を参照しながら詳細に説明する。図１は、本発明に係る記憶装置の第１実施形態を示すブロック図である。

図１に示すように、本実施形態の記憶装置は、読み出し専用のメモリ１００（図１ではＲＯＭ［Random Access Memory］と標記）と、不正コピー防止回路２００と、を有して成る。また、不正コピー防止回路２００は、コードチェック部２０１と、タイミング制御部２０２と、インクリメントチェック部２０３と、エラー検出部２０４と、初期アドレスチェック部２０５と、論理和演算器２０６と、セレクタ２０７と、を有して成る。

メモリ１００は、データＤ（ＣＰＵ［Central Processing Unit］に読み出されて実行されるプログラムなど）を不揮発的に格納する手段である。

コードチェック部２０１は、メモリ１００から読み出されたデータＤに含まれるコードを解析するコード解析部である。より具体的に述べると、コードチェック部２０１は、メモリ１００から読み出されたデータＤをモニタして、実行時にアドレスのジャンプ動作を伴う所定の監視対象コード（ジャンプ命令のほか、コール命令やアドレス指定付きのロード命令などを含む）を検出し、その解析結果をタイミング制御部２０２やエラー検出部２０４に伝達する。なお、メモリ１００に格納されたデータＤに対して暗号化処理や圧縮処理が施されている場合、コードチェック部２０１は、上記したコード解析機能に加えて、データＤの暗号解読処理機能や伸長処理機能を具備する必要がある。

タイミング制御部２０２は、データＤの読み出しを指示するリード信号ＲＤの入力を受けて動作し、コードチェック部２０１で得られた解析結果に基づいて、上記した監視対象コードの実行タイミングをインクリメントチェック部２０３やエラー検出部２０４に伝達する手段である。

インクリメントチェック部２０３は、メモリ１００に対するアドレス動作を解析するアドレス解析部である。より具体的に述べると、インクリメントチェック部２０３は、メモリ１００に与えられるアドレス信号ＡＤＤをモニタして、前のアドレスと現在のアドレスを比較し、アドレスのインクリメント動作（ここでは、アドレスを１つだけインクリメントする動作を指すものとする）が行われたか否かを検出する。

エラー検出部２０４は、コードチェック部２０１とインクリメントチェック部２０３の解析結果を参照し、コードに合致したアドレス動作が行われているか否かを判定する手段である。より具体的に述べると、エラー検出部２０４は、前記監視対象コードの実行時にアドレスのインクリメント動作が検出された場合にエラーフラグを立てる。すなわち、エラー検出部２０４は、アドレスのジャンプ動作が行われるべきタイミングでアドレスのインクリメント動作が行われたことを検出したときに、不正コピーのおそれがあると判断して、論理和演算器２０６への出力信号をローレベルからハイレベルに変遷する。

初期アドレスチェック部２０５は、メモリ１００に与えられるアドレス信号ＡＤＤをモニタして、メモリ１００の読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定し、その不一致が検出された場合にエラーフラグを立てる手段である。すなわち、初期アドレスチェック部２０５は、所定値以外のアドレスからデータＤの読み出しが開始されたことを検出したときに、不正コピーのおそれがあると判断して、論理和演算器２０６への出力信号をローレベルからハイレベルに変遷する。

論理和演算器２０６は、エラー検出部２０４の出力信号と初期アドレスチェック部２０５の出力信号の論理和演算を行い、その演算結果をセレクタ２０７の制御信号として出力する手段である。すなわち、セレクタ２０７の制御信号は、エラー検出部２０４の出力信号と初期アドレスチェック部２０５の出力信号の両方がローレベルであるときにのみローレベルとなり、その余の場合にはハイレベルとなる。

セレクタ２０７は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、セレクタ２０７は、論理和演算器２０６の出力信号がローレベルであるときには、メモリ１００から読み出されたデータＤを選択して出力する一方、論理和演算器２０６の出力信号がハイレベルであるときには、所定のダミーデータＤＤを選択して出力する。なお、ダミーデータＤＤは、固定値としてもよいし、乱数値としてもよい。

次に、上記構成から成る記憶装置のデータ読み出し時における不正コピー防止回路２００のプロテクト動作について詳細な説明を行う。

メモリ１００に対して正当なアクセスが行われている場合には、予め設定された所定値を初期アドレスとしてデータＤの読み出しが開始され、メモリ１００に対するアドレス動作についても、データＤに含まれるコードに合致したものとなる。従って、エラー検出部２０４と初期アドレスチェック部２０５の出力信号は、いずれもローレベルに維持されるので、論理和演算器２０６の出力信号はローレベルとなり、セレクタ２０７は、メモリ１００から読み出されたデータＤを選択して出力する状態（すなわち、データＤの出力許可状態）となる。

一方、メモリ１００に格納されたデータＤの不正コピーが行われている場合には、データＤに含まれるコードの内容とは何ら関係なく、アドレスのインクリメント動作が行われて、メモリ１００に格納されたデータＤがそのアドレス順に連続して読み出されていく。すなわち、データＤの不正コピー時には、先述の監視対象コードに基づいてアドレスのジャンプ動作が行われるべきタイミングであっても、これを無視してアドレスのインクリメント動作が行われるので、メモリ１００に対するアドレス動作がコードに合致したものではなくなる。このような場合、エラー検出部２０４の出力信号は、ローレベルからハイレベルに遷移されるので、論理和演算器２０６の出力信号はハイレベルとなり、セレクタ２０７は、メモリ１００から読み出されたデータＤではなく、所定のダミーデータＤＤを選択して出力する状態（データＤの出力禁止状態）となる。

また、メモリ１００に格納されたデータＤの不正コピーが行われる場合、予め設定された所定値以外のアドレスからデータＤの読み出しが開始されることもあり得る。このような場合、初期アドレスチェック部２０５の出力信号は、ローレベルからハイレベルに遷移されるので、論理和演算器２０６の出力信号はハイレベルとなり、セレクタ２０７は、エラー検出部２０４の検出結果を待つことなく、所定のダミーデータＤＤを選択して出力する状態となる。

このように、本実施形態の記憶装置であれば、データＤの不正コピーが疑われる状況下において、メモリ１００に格納されたデータＤの出力自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。

なお、上記構成から成る記憶装置において、コードチェック部２０１は、前記監視対象コードのうち、実行時の条件に応じてアドレスのジャンプ動作を伴うか否かが不明であるものを検出した場合、エラー検出部２０４に対して、その監視対象コードの実行時に得られるエラーフラグをマスクするように指示する構成にするとよい。

このような構成とすることにより、メモリ１００に対して正当なアクセスが行われているにも関わらず、監視対象コードが実行時の条件に応じてアドレスのジャンプ動作を伴わなかった場合であっても、これを誤ってエラーと判断することがなくなるので、データＤの不必要な出力禁止を回避することが可能となる。

ただし、コードチェック部２０１は、エラー検出部２０４に対するマスク指示が所定値に達した場合、以後のマスク指示を中止する構成にするとよい。このような構成とすることにより、例えば、実行時の条件に応じてアドレスのジャンプ動作を伴うか否かが不明であるコードの記述回数に上限値が定められているにも関わらず、その上限値を超えてエラー検出部２０４のエラーフラグが過度にマスクされることを回避することができるので、エラーの誤検出を低減しつつ、データＤの不正コピーを防止することが可能となる。

次に、本発明に係る記憶装置の第２実施形態について、図２を参照しながら詳細に説明する。図２は、本発明に係る記憶装置の第２実施形態を示すブロック図である。

図２に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えて、デコーダ２０８を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるデコーダ２０８を中心に詳細な説明を行うことにする。

本実施形態の記憶装置において、メモリ１００には、暗号化されたデータＤが格納されている。なお、データＤに施される暗号化処理については、１重であっても、２重以上であっても構わない。

デコーダ２０８は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、デコーダ２０８は、メモリ１００から読み出されたデータＤを出力する際に、論理和演算器２０６の出力信号に基づいて、所定の鍵情報を用いて正しい暗号解読処理を行うか、ダミーの鍵情報を用いて意図的にでたらめな暗号解読処理を行うかを決定する。

このような構成とすることにより、データＤの不正コピーが疑われる状況下において、デコーダ２０８は、メモリ１００から読み出されたデータＤに対して、全くでたらめな暗号解読処理を施して出力する。従って、記憶装置から不正に出力されたデータ（ここでは第１実施形態に倣ってダミーデータＤＤと称する）の内容は不明なものとなるため、これを利用することは不可能となる。

また、ダミーデータＤＤは、デコーダ２０８によるでたらめな暗号解読処理を経て作成されたものであるため、メモリ１００に格納されたデータＤとは全く別物となっており、データＤの暗号化処理に用いた鍵情報では、もはやその暗号解読処理を行うことができなくなっている。そのため、ダミーデータＤＤを高速なコンピュータで解析したとしても、データＤの内容を読み取ることは非常に困難となっている。特に、デコーダ２０８でダミーの鍵情報を複数切り替えながらでたらめな暗号解読処理を行う構成とすれば、事実上、ダミーデータＤＤの解析処理は不可能なものとなる。

このように、本実施形態の記憶装置であれば、メモリ１００に格納されたデータＤの出力自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。

なお、上記では、意図的にでたらめな暗号解読処理を行う構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、正しい暗号解読処理とは異なる暗号解読処理を行う構成であれば、いかなる構成であっても構わない。

次に、本発明に係る記憶装置の第３実施形態について、図３を参照しながら詳細に説明する。図３は、本発明に係る記憶装置の第３実施形態を示すブロック図である。

図３に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えて、エンコーダ２０９を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるエンコーダ２０９を中心に詳細な説明を行うことにする。

エンコーダ２０９は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、エンコーダ２０９は、メモリ１００から読み出されたデータＤを出力する際に、論理和演算器２０６の出力信号に基づいて、所定の鍵情報を用いて正しい暗号化処理を行うか、ダミーの鍵情報を用いて意図的にでたらめな暗号化処理を行うかを決定する。

このような構成とすることにより、データＤの不正コピーが疑われる状況下において、エンコーダ２０９は、メモリ１００から読み出されたデータＤに対して、全くでたらめな暗号化処理（言い換えればその可逆性を前提としない暗号化処理）を施して出力する。従って、記憶装置から不正に出力されたデータ（ここでは第１実施形態に倣ってダミーデータＤＤと称する）の内容は不明なものとなるため、これを利用することは不可能となる。特に、エンコーダ２０９でダミーの鍵情報を複数切り替えながらでたらめな暗号化処理を行う構成とすれば、事実上、ダミーデータＤＤの暗号解読処理は不可能なものとなる。

なお、上記では、意図的にでたらめな暗号化処理を行う構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、正しい暗号化処理とは異なる暗号化処理を行う構成であれば、いかなる構成であっても構わない。

次に、本発明に係る記憶装置の第４実施形態について、図４を参照しながら詳細に説明する。図４は、本発明に係る記憶装置の第４実施形態を示すブロック図である。

図４に示すように、本実施形態の記憶装置は、先出の第１実施形態とほぼ同様の構成から成り、セレクタ２０７に代えてアドレス制御部２１０を有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分であるアドレス制御部２１０を中心に詳細な説明を行うことにする。

アドレス制御部２１０は、論理和演算器２０６の出力信号に基づいて、メモリ１００に格納されたデータＤの出力を禁止する出力制御部である。より具体的に述べると、アドレス制御部２１０は、論理和演算器２０６の出力信号がローレベルであるときには、メモリ１００に対するアドレス動作を許可する一方、論理和演算器２０６の出力信号がハイレベルであるときには、メモリ１００に対するアドレス動作を禁止する。

このような構成とすることにより、データＤの不正コピーが疑われる状況下において、アドレス制御部２１０は、メモリ１００に対するアドレス動作を禁止して、メモリ１００に格納されたデータＤの読み出し自体を禁止することができるので、従来構成に比べて、データＤの不正コピーをより適切に防止することが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記実施形態では、コードに合致したアドレス動作が行われているか否かを判定する手法として、アドレスのジャンプ動作を伴うコードの実行時に、アドレスのインクリメント動作が行われたか否かを検出する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その余の手法を用いても構わない。

本発明は、ゲームカートリッジ、ＩＣカード、セキュリティ機器などに用いられる記憶装置の不正コピーを防止する技術として利用することが可能である。

は、本発明に係る記憶装置の第１実施形態を示すブロック図である。は、本発明に係る記憶装置の第２実施形態を示すブロック図である。は、本発明に係る記憶装置の第３実施形態を示すブロック図である。は、本発明に係る記憶装置の第４実施形態を示すブロック図である。

符号の説明

１００読み出し専用メモリ（ＲＯＭ）
２００不正コピー防止回路
２０１コードチェック部（コード解析部）
２０２タイミング制御部
２０３インクリメントチェック部（アドレス解析部）
２０４エラー検出部
２０５初期アドレスチェック部
２０６論理和演算器
２０７セレクタ
２０８デコーダ
２０９エンコーダ
２１０アドレス制御部

Claims

読み出し専用のメモリと；
前記メモリから読み出されたデータに含まれるコードを解析するコード解析部と；
前記メモリに対するアドレス動作を解析するアドレス解析部と；
前記コード解析部と前記アドレス解析部の解析結果を参照し、コードに合致したアドレス動作が行われているか否かを判定するエラー検出部と；
前記エラー検出部の判定結果に基づいて、前記メモリに格納されたデータの出力を禁止する出力制御部と；
を有して成ることを特徴とする記憶装置。
前記出力制御部は、前記エラー検出部の判定結果に基づいて、前記メモリから読み出されたデータと所定のダミーデータのいずれか一を選択して出力するセレクタを有して成ることを特徴とする請求項１に記載の記憶装置。
前記ダミーデータは、固定値または乱数値であることを特徴とする請求項２に記載の記憶装置。
前記メモリは、データを暗号化して格納するものであり、
前記出力制御部は、前記メモリから読み出されたデータを出力する際に、前記エラー検出部の判定結果に基づいて、所定の鍵情報を用いて正しい暗号解読処理を行うか、ダミーの鍵情報を用いて前記正しい暗号解読処理とは異なる暗号解読処理を行うかを決定するデコーダを有して成ることを特徴とする請求項１に記載の記憶装置。
前記デコーダは、前記正しい暗号解読処理とは異なる暗号解読処理を行う場合、前記ダミーの鍵情報を複数切り替えながら暗号解読処理を行うことを特徴とする請求項４に記載の記憶装置。
前記出力制御部は、前記メモリから読み出されたデータを出力する際に、前記エラー検出部の判定結果に基づいて、所定の鍵情報を用いて正しい暗号化処理を行うか、ダミーの鍵情報を用いて前記正しい暗号化処理とは異なる暗号化処理を行うかを決定するエンコーダを有して成ることを特徴とする請求項１に記載の記憶装置。
前記エンコーダは、前記正しい暗号化処理とは異なる暗号化処理を行う場合、前記ダミーの鍵情報を複数切り替えながら暗号化処理を行うことを特徴とする請求項６に記載の記憶装置。
前記出力制御部は、前記エラー検出部の判定結果に基づいて、前記メモリに対するアドレス動作を禁止するアドレス制御部を有して成ることを特徴とする請求項１に記載の記憶装置。
前記コード解析部は、実行時にアドレスのジャンプ動作を伴う所定の監視対象コードを検出するものであり、
前記アドレス解析部は、アドレスのインクリメント動作を検出するものであり、
前記エラー検出部は、前記監視対象コードの実行時にアドレスのインクリメント動作が検出された場合にエラーフラグを立てるものであることを特徴とする請求項１〜請求項８のいずれかに記載の記憶装置。
前記コード解析部は、前記監視対象コードのうち、実行時の条件に応じてアドレスのジャンプ動作を伴うか否かが不明であるものを検出した場合、前記エラー検出部に対して、その監視対象コードの実行時に得られるエラーフラグをマスクするように指示することを特徴とする請求項９に記載の記憶装置。
前記コード解析部は、前記エラー検出部に対するマスク指示が所定回数に達した場合、以後のマスク指示を中止することを特徴とする請求項１０に記載の記憶装置。
前記メモリの読み出し開始時における初期アドレスが予め設定された所定値と一致しているか否かを判定する初期アドレスチェック部を有して成り、
前記出力制御部は、前記エラー検出部と前記初期アドレスチェック部双方の判定結果に基づいて、前記メモリに格納されたデータの出力を禁止することを特徴とする請求項１〜請求項１１のいずれかに記載の記憶装置。