JPH01173244A - コピー防止ｒｏｍ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はコピー防止ＲＯＭ回路に関し、特に既存システ
ムへの適用が可能なコピー防止機能を付加したコピー防
止ＲＯＭ回路に関する。

従来技術 従来、ＲＯＭデータのコピーを防止するためには、暗証
番号や暗号信号の送受信等、システムと一体化した機能
を、ＲＯＭにも付加する方法があった。この方法では、
コピー防止機能を有するＲＯＭとシステム本体との間の
暗号信号等の送受信機能を必要としているため、汎用の
ＲＯＭ信号線（データ、アドレス制御線）以外に、付加
信号線が必要となり、既存システムへの適用が困難であ
るとともに、システムの汎用性が少なくなるという問題
があった。

また、ＲＯＭコードで持つプロテクト暗号はシステム内
で同一となるため、−度システムのプロチク１−が破ら
れると、他も容易にコピーされるという問題もあった。

目　　　　　的 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のコピー防止ＲＯＭ回路における上
述の如き問題を解消し、既存システムへの適用が可能な
コピー防止機能を付加したコピー防止ＲＯＭ回路を提供
することにある。

構　　　成 本発明の上記目的は、データのコピーを防止するための
コピー防止ＲＯＭ回路において、複数個の特定アドレス
検出を行う手段と、前記複数の特定アドレス相互間のア
クセス順序を予め規定された順序と比較する手段および
該比較手段による比較結果に基づいて、ＲＯＭ読出しデ
ータを操作する手段を設けたことを特徴とするコピー防
止ＲＯＭ回路によって達成される。

本発明に係わるコピー防止ＲＯＭ回路においては、通常
の動作状態では、連続してアクセスし得ないアドレスが
印加された場合、以後のデータ出力は、本来のデータと
は異なるデータを出力するようにして、データの解読を
困難ならしめるものである。

以下、本発明の構成を、実施例に基づいてより詳細に説
明する。

ＲＯＭデータのコピーでは、通常、アドレス・インクリ
メント（０番地からの順次読出し）等、規則正しくアド
レスが印加され、データ出力が読取られる。これに対し
て、実動作状態では、規則正しく連続して読出されこと
はなく、ランダムにアクセスされるのが普通である。但
し、ランダムとは言っても、これはプログラムに固有の
ものである場合が多く、上述の固有性を認識することに
より、そのＲＥＡＤ動作が通常のものか、コピー動作で
あるかを識別することが可能である。これが本発明の原
理である。

以下、具体例を挙げる。ここでは、第２図に示す如く、
プログラム使用」二では、必ず、アドレス（００３２）
から、アドレス（００５８）ヘジャンプするものとする
。これに対して、コピーの場合は、前述の通り」二の如
きジャンプはせず、アドレスは＋１ずつ増加する。従っ
て、アドレス（００３２）の次に、アドレス（００５８
）をリードしなけれは、これをコピー動作とみなして、
以後のデータ出力順序を狂わせるようにするというもの
である。

第１図は、本発明の一実施例であるコピー防止ＲＯＭ回
路の構成を示すブロック図である。図において、１はプ
ログラム使用上のジャンプ元アドレス等の特定アドレス
（上の例では、００３２）を検出する特定アドレス検出
回路であり、特定アドレスを検出した場合には、後述す
る次サイクルアドレス・データ格納部２内の次サイクル
アドレス・データを読出すための、特別なアドレス（幅
Ｑ）を出力する。２は上記特定アドレス（００３２）に
対応する次サイクルアドレス・データ（上の例では、０
０５８）を格納している次サイクルアドレス・データ格
納部であり、また、３は次サイクル時の印加アドレス（
＊＊＊＊と表示する）から、サイクル変化を検出するア
ドレス変化検出回路、４は上記アドレス変化検出回路３
からのアドレス変化検出信号（幅１）に従って、次サイ
クル時の印加アドレス（上記傘＊＊＊）と前記特定ア１
くレスに対応する次サイクルアドレス（００５８）との
比較を行う比較回路、５は本実施例に係わるデータ保護
の対象となる、データを格納しているＲＯＭ（メモリア
レイ）、６は出力するデータを一時保持するデータバッ
ファ、７は後述する出力操作ゲートである。

上述の如く構成された本実施例の動作を、第３図に示す
動作フローチャー１・に従って、以下、説明する。

特定アドレス検出回路］が、前記特定アドレス＝４− （上の例では、００３２）を検出すると（ステップ１１
）、次サイクルアドレス・データ格納回路２に読出し用
アドレスを送って、次サイクルアドレス・データ格納回
路２から、上記特定アドレス（００３２）に対応する次
サイクルアドレス・データ（００５８）を呼出して（ス
テップ１２）、これを、アドレス変化検出回路３が、次
サイクルへの移行を検出した時点で比較回路４に送る。

比較回路４では、次サイクル時の印加アドレス（＊牢＊
りと上記アドレス（００５８）が揃った時点で、この両
者を比較しくステップ１３）、両者が一致する場合には
、そのアドレスをＲＯＭ（メモリアレイ）５に送り、正
規のデータを読出して、ゲート７、データバッファ６を
経由して送出する（ステップ１４゜１５）。この場合、
ゲート７はデータをそのまま通し、何の操作もしない。

一方、上記両者が一致しない場合には、比較回路４はデ
ータ操作信号をゲート７に送り、データの一部順序を狂
わせる等の操作をして、出力する（ステップ１４．１６
）。

上記実施例においては、比較結果が一致、不−致いずれ
の場合にも、ＲＯＭ（メモリアレイ）５がらは正規のデ
ータを出力させ、不一致の場合にのみ、転送途中でデー
タに操作を加えているが、これは他の方法によっても良
い。

なお、」二記特定アドレス検出回路１２次サイクルアド
レス・データ格納部２等としては、プログラマブル・ア
レイ・ロジック（ＰＡＬ）を使用することにより、必要
最少限のチップ面積で機能を実現することができる 効　　　果 以上述べた如く、本発明によれば、データのコピーを防
止するためのコピー防止ＲＯＭ回路において、複数個の
特定アドレス検出を行う手段と、前記複数の特定アドレ
ス相互間のアクセス順序を予め規定された順序と比較す
る手段および該比較手段による比較結果に基づいて、Ｒ
ＯＭ読出しデータを操作する手段を設けたので、既存シ
ステムへの適用が可能なコピー防止機能を付加したコピ
ー防止ＲＯＭ回路を実現できるという顕著な効果を奏す
るものである。

【図面の簡単な説明】

第１図は本発明の一実施例であるコピー防止ＲＯＭ回路
の構成を示すブロック図、第２図は実施例の動作を説明
するための背景となる状況の具体例を示す図、第３図は
実施例の動作を示すフローチャー１へである。 １：特定アドレス検出回路、２：次サイクルアドレス・
データ格納部、３ニアトレス変化検出回路、４：比較回
路、５　：　ＲＯＭ（メモリアレイ）、６：データバッ
ファ、７：出力操作ゲー１へ。

Claims (1)

【特許請求の範囲】
1. （１）データのコピーを防止するためのコピー防止ＲＯ
   Ｍ回路において、複数個の特定アドレス検出を行う手段
   と、前記複数の特定アドレス相互間のアクセス順序を予
   め規定された順序と比較する手段および該比較手段によ
   る比較結果に基づいて、ＲＯＭ読出しデータを操作する
   手段を設けたことを特徴とするコピー防止ＲＯＭ回路。