JPH0447347A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 記憶領域への書込処理を制御する記憶制御装置に関し、 複数記憶領域への同時書込を複雑な制御を用いることな
く実現できるようにすることを目的とし、各記憶領域の
先頭アドレス情報・容量情報を保持するテーブルと、記
憶領域に対する書込要求が単一／複数のいずれに係るも
のかを判断する手段と、保持される先頭アドレス情報と
要求元から送られてくる記憶領域指定のアドレス情報と
を比較することで、どの記憶量域を指定しているかを検
出する手段と、保持される容量情報と要求元から送られ
てくる記憶領域指定のアドレス情報とに従って、該記憶
領域指定のアドレス情報が各記憶領域の容量内に入るか
否かを検出する手段とを備え、単一記憶領域に対しての
書込要求であるときにおいて、いずれの記憶領域も指定
されていないと検出するときと、複数記憶領域に対して
の書込要求であるききにおいて、容量内に入らないもの
が１つでもあると検出するときにアドレス例外を表示す
るよう構成する。

〔産業上の利用分野〕

本発明は、記憶領域への書込処理を制御する記憶ｖｔｍ
装置に間し、特に、複数の記憶領域への同時書込処理を
複雑な制御を用いることなく実現できるようにする記憶
制御装置に関するものである。

近年の情報処理装置においては、処理能力の増大や信頼
性の向上を図るために、１つの情報処理装置に複数の記
憶装置を接続するシステム構成を採ることが要求されて
いる。この構成を採るときには、接続される記憶装置の
台数や容量が常に一定とは限らないために、情報処理装
置と記憶装置との間に備えられる記憶制御装置は、情報
処理装置から送られてくるアドレス情報がどの記憶装置
やセグメントを指定しているのかを特定していくととも
に、誤ったアドレス指定に対してはアドレス例外を表示
していく処理を実行するアドレス変換機能を実装してい
（構成が採られることになる。

このようなアドレス変換機能は、複数の記憶装置への同
時書込要求に対しても適切に対処できるような構成にし
ていく必要があるのである。

〔従来の技術〕

従来の記憶制御装置では、情報処理装置から送られてく
るアドレス情報がどの記憶装置を指定しているのかを特
定するために、送られてくるアドレス情報と記憶装置と
の対応関係を管理して、この管理データに従って、送ら
れてくるアドレス情報が指定する記憶装置を特定してア
クセス処理を実行するよう処理していた。そして、いず
れの記憶装置の指定でもないことを検出すると、アドレ
ス例外を情報処理装置に対して表示してい（よう処理し
ていたのである。

このように、従来の記憶制御装置のアドレス変換機能は
、情報処理装置から送られてくるアドレス情報と記憶装
置との対応関係を管理するだけのものであることから、
情報処理装置は、例えば２台の記憶装置に対して同一の
データを書き込むときには、先ず最初に、一方の側の記
憶装置を指定するアドレス情報を送出して書込処理を実
行し、続いて、他方の側の記憶装置を指定するアドレス
情報を送出して書込処理を実行していくという処理を採
っていたのである。

〔発明が解決しようとする課題〕

しかしながら、このような従来技術では、記憶装置間の
データの同一性を保証していくための制御が複雑になっ
てしまうという問題点があった。

すなわち、記憶装置間のデータの同一性を保証していく
ために、他の情報処理装置からのアクセス要求を禁止し
たり、割込処理を保留させる等といったような複雑な制
御処理を実行しなければならなかったのである。

これを解決するために、情報処理装置から送られてくる
アドレス情報を複数の記憶装置に対してのものとして扱
う命令を持つという方法を採ることも考えられるが、こ
の方法を単純に採ると、記憶装置の容量を超えるアドレ
ス情報が指定されてしまうことが起こり、かつ、そのと
きに誤ったアドレス指定であるのにもかかわらず、アド
レス例外が表示されないという新たな問題点がでてくる
ことになる。

本発明はかかる事情に鑑みてなされたものであって、複
数の記憶領域への同時書込処理を複雑な制御を用いるこ
となく実現できるようにする新たな記憶制御装置の提供
を目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１は１つ又は複数用意される処理要求元装置であ
って、所定のデータ処理を実行するもの、２は記憶装置
や該記憶装置のメモリ領域を分割するセグメントとして
用意される複数の記憶領域であって、処理要求元装置１
の必要とするデータを格納するもの、３は記憶制御装置
であって、処理要求元装置１から送られてくるアドレス
情報に従うてアクセス対象の記憶領域２を特定するとと
もに、誤ったアドレス指定については処理要求元装置１
に対してアドレス例外を表示していくよう処理するもの
である。この記憶領域２は、異なるデータ処理システム
の双方からアクセス可能となる記憶装置の２つにより構
成されることがある。

記憶制御装置３は、テーブル手段４、判断手段５、第１
の検出手段６、第２の検出手段７及びプライオリティ選
択手段８を備える。

テーブル手段４は、各記憶領域２の先頭アドレス情報と
その容量情報とを保持するよう処理し、判断手段５は、
記憶領域２に対する書込要求が単一の記憶領域２に対す
るものであるのか、複数の記憶領域２に対するものであ
るのかを判断するよう処理し、第１の検出手段６は、テ
ーブル手段４の保持する先頭アドレス情報と、処理要求
元装置１から送られてくる記憶領域指定のアドレス情報
とを比較することで、送られてくるアドレス情報がどの
記憶領域２を指定しているのかを検出するよう処理し、
第２の検出手段７は、テーブル手段４の保持する容量情
報と、処理要求元装置１から送られてくる記憶領域指定
のアドレス情報とに従って、該記憶領域指定のアドレス
情報が各記憶領域２の容量内に入るものであるのか否か
を検出するよう処理し、プライオリティ選択手段８は、
複数備えられる処理要求元装置１からの処理要求に対し
ての排他制御を実行するよう処理する。

この構成にあって、テーブル手段４は、容量情報をコー
ド値でもって管理するとともに、第２の検出手段７は、
この管理されるコー、ド値から比較対象とするアドレス
位置を特定するとともに、処理要求元装置１から送られ
てくるアドレス情報の内のそのアドレス位置のビットデ
ータのすべてがゼロ値であるときに、処理要求元装置１
から送られてくる記憶領域内アドレス情報が記憶領域２
の容量内に入るものと検出する構成を採ることがある。

〔作用〕

本発明では、第１の検出手段６は、判断手段５が単一の
記憶領域２に対しての書込要求であると判断するときに
、処理要求元装置１から送られてくる記憶領域指定のア
ドレス情報がいずれの記憶領域２も指定するものではな
いと判断すると、プライオリティ選択手段８を介して処
理要求元装置１に対してアドレス例外を表示する。そし
て、第２の検出手段７は、判断手段５が複数の記憶領域
２に対しての同時書込要求であると判断するときに、処
理要求元装置１から送られてくる記憶領域指定のアドレ
ス情報がいずれか１つの記憶領域２の容量内に入らない
と判断すると、ブライオリティ選択手段８を介して処理
要求元装置１に対してアドレス例外を表示する。

この第１及び第２の検出手段６．７のアドレス例外の表
示処理により、処理要求元装置１から送られてくる書込
要求のアドレス情報を複数の記憶領域２に対してのもの
として扱う命令を持って、処理要求元装置１から送られ
てくる記憶領域指定のアドレス情報に従って、各記憶領
域２の先頭アドレスからの変位位置に書込処理を実行す
る構成を採る場合でも、誤ったアドレス指定に対しての
検出が可能となる。これにより、上記の命令を実装する
ことが可能となって、複数の記憶領域２への同時書込処
理を複雑なＩＩ御を用いることなく実行できるようにな
るのである。

〔実施例〕

以下、実施例に従って本発明の詳細な説明する。

第２図に、本発明が適用されるデータ処理システムのシ
ステム構成を図示する０図中、１０は複数備えられるク
ラスタ、１１は複数備えられるシステム記憶装置である
。クラスタ１０は、１つ又は複数のＣＰＵや主記憶装置
を備えて所定のデータ処理を実行する。このＣＰｔＪは
、他のクラスタ１０の主記憶装置をアクセスすることは
できないので、システム記憶装置１１にデータを書き込
むことで、他のクラスタ１０のＣＰＵがそのデータをア
クセスできるように処理する。このとき、通知するデー
タの信転性の向上を図るために、システム記憶装置１１
を例えば２台備えて、この２台のシステム記憶装置１１
に同一データを同時に書き込むよう処理する。

本発明では、この２台のシステム記憶装置１１に対して
の同時書込処理を指定する命令を備えるよう構成する。

この命令は、第３図に示すように、いずれか一方のシス
テム記憶装置１１の先頭アドレスを指定するときにあっ
て、各システム記憶装置１１の先頭アドレス位置から指
定される記憶領域内アドレスの位置に同時に同一データ
を書き込むことを指示する命令である。

第４図に、各クラスタ１０が備えて、このシステム記憶
装置１１へのデータの書込処理を制御するともに、シス
テム記憶装置１１からのデータの続出処理を制御する本
発明に特徴的な記憶制御装置３の一実施例を図示する。

ここで、図中、１は第１図で説明した処理要求元装置、
１ｌ−ｉ（＋＝１．２）は第２図で説明したシステム記
憶装置である。

３０は第１のレジスタであって、オペコード情報をラッ
チするもの、３１は第２のレジスタであって、アドレス
情報をランチするもの、３２は管理テーブルであって、
各システム記憶袋［１１−ｉの先頭アドレス情報と容量
情報とを管理するもの、３３−１はシステム記憶装置１
１−１に対応して備えられる第１の比較回路であって、
処理要求元装置１から送られてくる先頭アドレス情報と
管理テーブル３２の管理する先頭アドレス情報とを比較
して、その一致・不一致を検出するもの、３４−ｉはシ
ステム記憶装置１１−１に対応して備えられる第２の比
較回路であって、処理要求元装置１から送られてくる記
憶領域指定のアドレス情報と管理テーブル３２の管理す
る容量情報とを比較することで、送られてくる記憶領域
指定のアドレス情報が容量内に入るのか否かを検出する
もの、３５は第１のデコーダであって、オペコードによ
り示されるリクエストが１台のシステム記憶装置１１−
１に対しての処理要求（書込／読出要求）であるのか否
かを判断するもの、３６は第２のデコーダであって、オ
ペコードにより示されるリクエストが２台のシステム記
憶装置１１−１に対しての同時書込処理要求であるのか
否かを判断するもの、３７は第１のＡＮＤゲートであっ
て、２台の第１の比較回路３３−１が共に不一致を検出
するときにＨｌレベルを出力するもの、３８は第２のＡ
ＮＤゲートであって、第１のＡＮＤゲート３７がＨｌレ
ベルを出力し、かつ第１のデコーダ３５が規定のリクエ
スト要求を検出するときにＨｌレベルを出力するもの、
３９は第１のＯＲゲートであって、２台の第２の比較回
路３４−１のいずれか一方が容量内に入らないことを検
出するときにＨＩレベルを出力するもの、４０は第３の
ＡＮＤゲートであって、第１のＯＲゲート３９がＨｌレ
ベルを出力し、かつ第２のデコーダ３６が規定のリクエ
スト要求を検出するときにＨｌレベルを出力するもの、
４１ば第２のＯＲゲートであって、第２のＡＮＤゲート
３８か第３のＡＮＤゲート４０のいずれか一方がＨＩｌ
レベル出力するときにＨ−Ｉレベルを出力するもの、４
２はプライオリティ回路であって、複数備えられる処理
要求元装置１からの処理要求に対しての排他制御を実行
するものである。

次に、この第４図の実施例に従って本発明について詳細
に説明する。

処理要求元装置１から送られてくるオペコード情報は、
第１のレジスタ３０にセットされるとともに、処理要求
元装置１から送られてくるアドレス情報は、第２のレジ
スタ３１にセットされることになる。このようにして第
２のレジスタ３１にセットされるアドレス情報は、上位
ピントでもってシステム記憶装置１１−１の先頭アドレ
スを指定するとともに、下位ビットでもってその装置内
アドレスである記憶領域内アドレスを指定する構成が採
られている。

２台の第１の比較回路３３−１は、第２のレジスタ３１
から先頭アドレス情報を受は取ると、管理テーブル３２
から対応の先頭アドレス情報を読み出して比較する。こ
の比較処理は記憶領域内アドレスを指定する下位ビット
については実行しないので、この比較処理に従って、送
られてきたアドレス情報が指定するメモリ領域範囲が特
定できることになり、これにより、送られてきたアドレ
ス情報がどちらのシステム記憶装置１１−１を指定して
いるのかを特定できることになる。

第１のＡＮＤゲート３７は、この比較処理を受けて、第
１の比較回路３３−１の双方が先頭アドレスの不一致を
検出するとき、すなわち、処理要求元装置１から送られ
てきたアドレス情報がいずれのシステム記憶装置１１−
１も指定するものでないときにはＨＩｌレベル出力する
。そして、第２のＡＮＤゲート３８は、この第１のＡＮ
Ｄゲート３７のＨｌレベルの出力時に、第１のデコーダ
３５が１台のシステム記憶装置１１−１に対しての処理
要求のリクエストであることを判断するときには、アド
レス例外であると判断してＨｌレベルを出力する。この
アドレス例外通知は、第２のＯＲゲート４１を介してプ
ライオリティ回路４２に転送され、続いて、図示しない
経路に従って処理要求元装置１に通知されることになる
。

このようにして、処理要求元装置１から送られてくる処
理要求がどちらかのシステム記憶装置１１−ｉに対して
の処理要求であるときにあって、送られてくるアドレス
情報がどちらのシステム記憶袋ｆｌｌ−４も指定するも
のでないときには、誤ったアドレス指定であることに対
応してアドレス例外が通知されることになるのである。

なお、この処理にあって、第１の比較回路３３−２の出
力値がプライオリティ回路４２に入力されることで、プ
ライオリティ回路４２に対して、どちらのシステム記憶
装置１１−４への処理要求であるのかが通知されること
になる。

一方、２台の第２の比較回路３４−１は、第２のレジス
タ３１から記憶領域指定のアドレス情報を受は取ると、
管理テーブル３２から対応の容量情報を読み出して比較
する。この比較処理は、記憶領域内アドレスを超える上
位ピント部分がすべてゼロ値であるのか否かをチエツク
することで実行されることになる。すなわち、その上位
ピント部分がすべてゼロ値であれば、システム記憶装置
１１−４の容量内に入る指定であることが確認されるの
である。この比較処理により、送られてきた記憶領域指
定のアドレス情報がシステム記憶装置１１−ｉの容量内
のものを指定しているものであるのか否かが検証される
。

第１のＯＲゲート３９は、この比較処理を受けて、第２
の比較回路３４−１のいずれか一方が容量内の指定でな
いことを表示していることを検出するとき、すなわち、
２台のシステム記憶装置１１−ｉの双方に書き込めるア
ドレスの指定でないとときにはＨレベルを出力する。そ
して、第３のＡＮＤゲート４０は、この第１のＯＲゲー
ト３９のＨｌレベルの出力時に、第２のデコーダ３６が
２台のシステム記憶装置１１−ｉに対しての同時書込処
理要求のリクエストであることを判断するときには、ア
ドレス例外であると判断してＨＩレベルを出力する。こ
のアドレス例外通知は、第２のＯＲゲート４１を介して
プライオリティ回路４２に転送され、続いて、図示しな
い経路に従って処理要求元装置１に通知されることにな
る。

このようにして、処理要求元装置１から送られてくる処
理要求が２台のシステム記憶装置ｆｌｌ−４に対しての
同時書込処理要求であるときにあって、送られてくる記
憶領域指定のアドレス情報が双方のシステム記憶装置１
１−１の容量内に入らないときには、誤ったアドレス指
定であることに対応してアドレス例外が通知されること
になるのである。

なお、システム記憶装置１１−１はオブシッンとして用
いられることも多く、ユーザによっては装備しない、あ
るいは装備しても１台しか装備しない場合がある。この
ような場合に対処するために、第２の比較回路３４−１
の出力と、システム記憶装置１１−１が装備されている
か否かを表示する信号との論理積を算出して第１のＯＲ
ゲート３９に与えるＡＮＤゲートを備えるよう構成する
とともに、いずれのシステム記憶装２１１−４も装備さ
れていないときに、擬似的なアドレス例外を表示して第
１のＯＲゲート３９に与えるＡＮＤゲートを備えるよう
構成する方法を採ることが有効である。このような構成
を採ると、いずれのシステム記憶装置１１ｉも装備され
ていないときには、第１のＯＲゲート３９からアドレス
例外が出力されることになるとともに、いずれか一方の
システム記憶装置１１−１を装備しているときには、そ
のシステム記憶装置１１−１の容量内に入るか否かに従
ってアドレス例外が出力されることになるのである。

以上に説明したアドレス例外の通知処理により、複数の
記憶装置に対しての同時書込処理を指定する命令を備え
ることが可能となるのである。

図示実施例について説明したが、本発明はこれに限定さ
れるものではない０例えば、実施例では、書込対象とな
る記憶装置をシステム記憶装置で説明したが、これに限
られるものではない、また、実施例では、管理する先頭
アドレス情報と容量情報の管理単位を記憶装置毎で説明
したが、これに限られるものではなく、例えば、記憶装
置のメモリ頭載を複数に分割することで得られるセグメ
ント毎であってもよいのである。

〔発明の効果〕

以上説明したように、本発明を用いることで、複数の記
憶領域に対して同時に同一データを書き込める命令を実
装できるようになるので、複数の記憶領域への同時書込
処理を複雑な制御を用いることなく実行できるようにな
るのである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明が適用されるデータ処理システムの説明
図、 第３図は本発明が備える同時書込処理命令のための説明
図、 第４図は本発明を具備する記憶制御装置の一実施例であ
る。 図中、１は処理要求元装置、２は記憶領域、３は記憶制
御装置、４はテーブル手段、５は判断手段、６は第１の
検出手段、７は第２の検出手段、８はプライオリティ選
択手段である。

Claims (3)

【特許請求の範囲】
1. （１）書込対象となる複数の記憶領域への書込処理を制
   御する記憶制御装置において、 各記憶領域の先頭アドレス情報とその容量情報とを保持
   するテーブル手段（４）と、 記憶領域に対する書込要求が単一の記憶領域に対するも
   のであるのか、複数の記憶領域に対するものであるのか
   を判断する判断手段（５）と、上記テーブル手段（４）
   の保持する先頭アドレス情報と、処理要求元から送られ
   てくる記憶領域指定のアドレス情報とを比較することで
   、処理要求がどの記憶領域を指定するものであるのかを
   検出する第１の検出手段（６）と、 上記テーブル手段（４）の保持する容量情報と、処理要
   求元から送られてくる記憶領域指定のアドレス情報とに
   従って、該記憶領域指定のアドレス情報が各記憶領域の
   容量内に入るものであるのか否かを検出する第２の検出
   手段（７）とを備え、上記第１の検出手段（６）は、単
   一の記憶領域に対しての書込要求であると判断されると
   きにおいて、いずれの記憶領域も指定されていないと判
   断するときにはアドレス例外を表示するとともに、上記
   第２の検出手段（７）は、複数の記憶領域に対しての書
   込要求であると判断されるときにおいて、容量内に入ら
   ないものが１つでもあると判断するときにはアドレス例
   外を表示するよう構成されてなることを、 特徴とする記憶制御装置。
2. （２）請求項（１）記載の記憶制御装置において、テー
   ブル手段（４）は、容量情報をコード値として管理し、 かつ、第２の検出手段（７）は、テーブル手段（４）の
   管理するコード値から比較対象とするアドレス位置を特
   定するとともに、処理要求元から送られてくるアドレス
   情報の内の該アドレス位置のビットデータのすべてがゼ
   ロ値であるときに、処理要求元から送られてくる記憶領
   域指定のアドレス情報が記憶領域の容量内に入るものと
   検出するよう構成されてなることを、 特徴とする記憶制御装置。
3. （３）請求項（１）又は（２）記載の記憶制御装置にお
   いて、書込対象の記憶領域は、異なるデータ処理システ
   ムの双方からアクセス可能な形式で備えられる記憶装置
   の２つにより構成されることを、 特徴とする記憶制御装置。