KR0121442B1

KR0121442B1 - 멀티프로세서 시스템에서 캐쉬부 오류검출 및 그 처리장치와 방법

Info

Publication number: KR0121442B1
Application number: KR1019940040419A
Authority: KR
Inventors: 이창윤
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1994-12-31
Filing date: 1994-12-31
Publication date: 1997-11-22
Also published as: KR960024949A

Abstract

본 발명은 멀티프로세서 컴퓨터 시스템의 캐쉬부에서 오류가 발생하였을 시, 발생한 오류를 감지하고 그에 대한 처리를 하므로써 오류로 인해 발생하는 시스템의 오동작을 최소화하여 안정된 컴퓨터 시스템을 구현할 수 있도록 하는 멀티프로세서 시스템에서 캐쉬부 오류검출 및 그 처리장치와 방법에 관한 것으로, 기존의 멀티프로세서 시스템에는 대부분 오류를 처리하는 특정한 장치가 설치되어 있지 않아 사소한 오류가 전체시스템의 오동작으로 파급되어 막대한 피해를 주는 문제점이 있는 바, 본 발명은 종래의 이런 문제점을 해결하기 위해 중앙처리보드 내에 설계되어 있는 각 부 중에서도 가장 오류 발생 여부가 높은 캐쉬부에서 발생한 오류를 검출하고, 상기 검출한 오류를 처리할 수 있도록 하는 오류 처리부를 캐쉬 메모리부내에 부가 설계하여, 전산 시스템의 동작중에 발생할 수 있는 오류를 신속하게 감지하고 이를 처리하므로써, 캐쉬부 내의 오류로 인한 전체 전산 시스템의 오동작을 방지하고, 이에 따라 오류에 대한 피해를 최소화 시켜 시스템의 신뢰도를 향상시키는 효과가 있다.

Description

멀티프로세서 시스템에서 캐쉬부 오류검출 및 그 처리장치와 방법

제1도는 일반적인 멀티프로세서 시스템의 개략 구성도.

제2도는 본 발명에 이용되는 중앙처리보드의 내부 블럭도.

제3도는 캐쉬부의 상세 블럭도.

제4도는 제3도의 캐쉬 메모리부 상세 블럭도.

제5a도는 제3도의 캐쉬 제어부 상세 블럭도.

b도는 제5a도의 제어신호 생성시 상세 블럭도.

제6도는 제3도의 신호 비교부 상세 블럭도.

제7도는 제3도의 오류처리제어부 상세 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

100 : 중앙처리보드 200 : 메모리 보드

300 : 시스템 버스 400 : 입/출력제어 보드

500 : 시스템 제어보드 110 : 버스 입/출력부

120 : 버스 감시부 130 : 캐쉬부

10 : 캐쉬 메모리부 11 : 제1캐쉬 메모리

12 : 제2캐쉬 메모리 13 : 데이타 비교부

13-1 : 제1버퍼 13-2 : 제2버퍼

13-3 : 비교기 20 : 캐쉬 제어부

21 : 제어기 21-1 : 제어신호 생성기

21-1-1 : 감지기 21-1-2 : 동작전환 제어기

21-1-3 : 예비용 제어신호 생성기 21-2 : 카운터

22 : 출력신호 검증부 22-1 : 테스터 벡터 비교기

22-2 : 이전상태 임시저장기 30 : 신호 비교기

31 : 제어부 32 : 1차 저장기

32 : 제2차 저장기 34 : 비교기

35 : 패리티 검사기 40 : 오류처리 제어부

40-1 : 제어부 40-2 : 오류발생상태 기록부

40-3 : 제어레지스터 40-4 : 오류처리프로세서

40-5 : 로칼 메모리

본 발명은 멀티프로세서 시스템에서 캐쉬부 오류검출 및 그 처리장치와 방법에 관한 것으로 공유버스를 사용하는 멀티프로세서 컴퓨터 시스템의 캐쉬부에서 오류가 발생하였을 시, 발생한 오류를 감지하고 그에 대한 처리를 하므로써 오류로 인해 발생하는 시스템의 오동작을 최소화하여 안정된 컴퓨터 시스템을 구현할 수 있도록 하는 멀티프로세서 시스템에서 캐쉬부 오류검출 및 그 처리장치와 방법에 관한 것이다.

기존의 공유버스를 이용하여 다수개의 멀티프로세서를 사용하는 전산기 시스템의 일반적인 구성을 개략적으로 도시해 보면 제1도와 같이 도시할 수 있는 바, 이는 데이타와 어드레스 및 모든 제어신호를 전송하며, 각 보드들과 접속되어 있는 시스템 버스(300)와; 중앙처리보드(100)와; 데이타를 저장하는 메모리보드(200)와; 다수의 보조 메모리(401)와 접속되어 있으며, 시스템의 입/출력 동작을 처리하는 입출력제어 보드(400) 및; 시스템의 초기화 동작과 프린터 및 타 통신망(501)과의 접속 등을 제어하는 시스템제어보드(500)로 구성된다.

이와 같이 구성된 시스템의 간단한 동작을 보면 다음과 같다.

먼저 사용자의 요구에 따라 중앙처리보드(100)내의 오퍼레이팅 시스템 프로세서들과 사용자 프로세서들이 작동하게 되는데, 이들의 요구에 따라 메모리 보드(200)에 저장되어 있는 데이타들을 읽어들이거나 다른 작업을 하려 할 때는 시스템 버스(300)를 통하여 각종 어드레스와 제어신호를 송/수신하고 나서 다시 시스템 버스(300)를 통해 요구한 데이타를 읽어들인다.

입출력제어보드(400)에는 다수개의 보조 기억장치, 예를 들면 하드디스크, 디스크 어레이, 카트리지 테입, 마그네틱 테입, 비디오 테입 등이 접속되어 있으며, I/O 포트가 내장되어 있어 여기에 비디오 디스플레이 터미널이나 프린터 등 컴퓨터의 각종 주변장치를 연결하여, 이들의 입/출력 동작을 제어한다.

시스템제어보드(500)는 오퍼레이팅 시스템의 프로세서와는 무관하게 시스템의 초기화 동작을 제어하며, 시스템 형상표 등을 보유하고 있고, 타통신망과 접속을 위한 모뎀 및 라인 프린터와 콘솔(501) 등이 접속되어 있어 프린터 및 타 통신망과의 접속을 제어한다.

그러나 상기와 같이 구성되어 운영되는 전산 시스템에는 현재까지 시스템 오류를 검출하고 처리하는 기능이 결여되어 있다. 즉, 공유버스를 사용하는 멀티프로세서 컴퓨터 시스템에서의 일반적인 오류검출 및 처리방법은 데이타 전송에 국한된 경우가 대부분이며, 이 또한 비교적 원거리이면서 전송속도가 빠른 부분에서만 패리티 검출법을 이용하여 오류 발생시 데이타의 재 전송을 요구하는 정도의 단순한 방법을 쓰는 경우가 대부분이고, 시스템 보드 내에서는 오류검출 장치를 아예 사용하지 않는다.

따라서 기존 시스템의 대부분은 정확한 타이밍 동기를 이루어 오류가 발생하지 않도록 많은 주의를 기울이기는 하나, 이는 여전히 오류가 발생될 수 있는 확률이 높다. 이로 인해 현재 오동작 없이 잘 작동하는 시스템이라 할지라도 시간이 지나면 오류가 발생할 가능성이 높아진다. 또한 오류 발생에 대한 대책이 없는 시스템이라면 사소한 오류가 전체 시스템의 오동작으로 파급되어 막대한 피해를 주는 문제점이 발생한다.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 상기 중앙처리보드 내에 설계되어 있는 각 부 중에서도 가장 오류 발생 여부가 높은 캐쉬부에서 발생한 오류를 검출하고, 상기 검출한 오류를 처리할 수 있도록 하는 오류 처리부를 캐쉬 메모리부 내에 부가 설계하여, 상기 캐쉬부에서 발생한 오류를 신속하게 검출 및 처리하도록 하는 장치 및 방법을 제공함을 특징으로 한다.

즉, 멀티프로세서 시스템 내 중앙처리보드의 캐쉬부에 있어서, 입력되는 데이타와 그에 대한 주소를 저장하는 캐쉬 메모리부와; 상기 캐쉬 메모리부를 제어하는 캐쉬 제어부와; 상기 캐쉬 메모리부와 연결되어 사용자가 캐쉬 메모리부에 저장되어 있는 데이타를 리드하거나, 또는 데이타를 라이트 하려 할 때, 이때 입/출력되는 데이타 신호 및 각종 제어 신호 등을 비교하여 오류발생을 방지하는 신호 비교부 및; 상기 캐쉬 제어부 및 데이타 비교부와 연결되어 각 부에서 출력되는 오류발생신호를 입력받아 이를 처리하는 오류처리 제어부를 포함하여 구성하는 장치를 사용하는 것이고; 멀티프로세서 시스템 내 중앙처리보드의 캐쉬부에서 발생한 오류를 처리하는 방법에 있어서, 캐쉬부 내의 각 부에 자체 오류를 진단하는 기능을 부여하여 오류 검출 시 오류발생신호를 출력토록 하고, 상기 각 부에서 출력되는 오류발생신호를 입력받아 이에 대한 처리 신호인 오류처리제어신호를 출력하여 오류를 처리하도록 하는 오류처리제어부를 부가 설치하므로써, 캐쉬부에서 발생하는 오류를 검출 및 처리하도록 하는 방법을 적용시킨 것이다.

이하 본 발명의 일실시예를 첨부 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 이용되는 중앙처리보드의 내부 블럭도로, 시스템 버스(300)와의 입/출력을 담당하는 버스 입/출력부(110)와; 상기 버스 입/출력부(110)를 제어하는 버스 감시부(120)와, 사용자가 시스템에서 자주 사용하는 데이타를 저장하여 데이타 처리를 고속으로 할 수 있도록 하는 캐쉬부(130) 및; 상기 캐쉬부(130)를 제어하는 마이크로 프로세서부(140)로 구성된다.

상기 캐쉬부(130)는 제3도에 도시한 바와 같이 입력되는 데이타와 그에 대한 주소를 저장하는 캐쉬 메모리부(10)와; 상기 캐쉬 메모리부(10)를 제어하는 캐쉬 제어부(20)와; 상기 캐쉬 메모리부(10)와 연결되어 사용자가 캐쉬 메모리부(10)에 저장되어 있는 데이타를 리드하거나, 또는 데이타를 라이트 하려할 때, 이때 입/출력되는 데이타 신호 및 각종 제어 신호 등을 비교하여 오류발생을 방지하는 신호 비교부(30) 및; 상기 캐쉬 제어부(20) 및 데이타 비교부(30)와 연결되어 각 부에서 출력되는 오류발생신호를 입력받아 이를 처리하는 오류처리 제어부(40)로 구성된다.

이와 같이 구성된 캐쉬부(130)는 사용자가 조작하는 각 프로세서에서 데이타를 요구하는 데이타 요구신호가 입력되면, 자신의 메모리에 있는 데이타를 출력하고, 만약 오류가 발생하면 오류처리 제어부(40)로 오류발생신호(s20)를 출력하여, 이에 대한 오류처리제어신호(s25)를 받아 오류를 처리하여 캐쉬부(130)에서 발생한 오류로 인해 시스템 전체에 오동작이 발생하는 것을 방지한다.

상기와 같이 동작하는 본 발명의 각 부를 상세 블럭도를 참조하여 상세히 설명하면 하기와 같다.

제4도는 상기 캐쉬 메모리부(10)의 상세 블럭도로, 캐쉬 메모리부(10)로 입력되는 데이타를 동일하게 저장하는 제1캐쉬 메모리(11) 및 제2캐쉬 메모리(12)와; 상기 제1캐쉬 메모리(11)에서 출력되는 데이타를 받아들이는 제1버퍼(13-1)와, 상기 제2캐쉬 메모리(12)에서 출력되는 데이타를 받아들이는 제2버퍼(13-2) 및, 상기 제1버퍼(13-1)와 제2버퍼(13-2)에서 출력되는 데이타를 동시에 받아들여 서로 비교한 후, 두 데이타가 일치하지 않을 시 오류발생신호(s20)를 오류처리 제어부(40)로 출력하는 비교기(13-3)로 이루어진 데이타 비교부(13)로 구성된다.

상기와 같이 이루어진 캐쉬 메모리부(10)의 동작은 다음과 같이 실행된다.

사용자의 요구에 따라 각 캐쉬 메모리(11,12)에서 리드/라이트 되는 데이타(data)는 각 제1캐쉬 메모리(11)와 제2캐쉬 메모리(12)에 상기 데이타와 함께 그 데이타에 대한 주소를 저장한다. 이때 주소는 캐쉬 제어부(20)에서 입력되며, 이를 제어하는 제어신호(c1) 또한 캐쉬 제어부(20)에서 입력된다. 이와 같은 상태로 데이타가 저장되어 있을 때, 사용자의 요구에 따라 메모리에 저장되어 있는 데이타 출력 시, 이는 각각 제1버퍼(13-1)와 제2버퍼(13-2)에 입력되어 비교기(13-3)로 출력된다. 상기 데이타를 입력받은 비교기(13-3)에서는 각 입력된 데이타를 서로 비교하여 동일한지 판별한 후, 동일하면 검증된 최종 데이타(s30)를 출력하고, 동일하지 않으면 오류처리 제어부(40)로 오류발생신호(s20)를 출력하여 상기 오류처리 제어부(40)로부터 입력되는 오류처리제어신호(s25)에 의해 제어를 받는다.

또한 캐쉬 메모리 데이타 비교부(13) 내부에는 라이트-백 여부 레지스터(도면에는 도시하지 않음)가 있는데, 이는 캐쉬 메모리에 저장되어 있던 데이타가 더티블럭(dirty-block)일 경우 이를 시스템 버스(300)로 라이트-백 하도록 하는 역할을 한다.

이와 같이 동작하는 데이타 비교부(10)는 메모리에 저장된 데이타를 출력할 시 그 신뢰성을 향상시키기 위해 두개의 동일한 메모리를 사용하여 데이타를 비교한 후, 정확한 데이타가 출력될 수 있도록 하는데 그 목적이 있고, 또 다른 목적은 다수개의 프로세서에서 동일한 주소의 데이타를 동시에 요구하였을 경우, 제1메모리(11)와 제2메모리(12)에 저장되어 있는 동일한 데이타를 동시에 읽어갈 수 있도록 하여 그 처리 속도를 빠르게 하는데 있다.

아울러 상기 캐쉬 메모리부(10)에 사용되는 각 메모리(11,12)는 메모리 접근시간이 많이 소요되는 기존의 불편함을 방지하기 위해 파이프를 사용하여 어드레스를 일렬로 정렬시켜 처리한다.

제5a도는 상기 캐쉬 제어부(20)에 대한 상세 블럭도로, 현재 입력된 데이타(s1)에 대한 제어신호(s3)와, 에러검출보조신호(s4)를 출력하는 제어신호 생성기(21-1) 및, 초기 입력신호를 위한 카운터(21-2)로 이루어진 제어기(21)와; 현재 입력되는 데이타(s1)와 이전상태 임시저장기(22-2)에 입력되어 있는 데이타(s2)를 이용하여 그 정당성 여부를 판별하는 테스터 벡터 비교기(22-1) 및, 이전 데이타(s2)의 상태를 저장하는 이전상태 임시저장기(22-2)로 이루어진 출력신호 검증부(22)로 구성된다.

상기와 같이 구성된 캐쉬 제어부(20)의 동작은 다음과 같이 실행된다.

제어기(21)의 제어신호 생성기(21-1)에 신호(s1)가 입력되면, 제어신호 생성기(21-1)는 이에 대한 제어신호(s3)를 생성하여 테스터 벡터 비교기(22-1)와, 이전상태 임시저장기(22-2)로 출력된다. 이때 테스터 벡터비교기(22-1)로는 상기 제어신호 생성기(21-1)에서 출력되는 에러검출보조신호(s4)가 제어신호(s3)와 더불어 입력되며, 상기 제어신호(s3)를 입력받은 이전상태 임시저장기(22-2)는 저장하고 있던 이전상태 데이타(s2)를 테스터 벡터 비교기(22-1)로 출력하고, 테스터 벡터 비교기(22-1)는 입력받은 상기 신호들(s3,s4,s2)를 참조하여 캐쉬 메모리부(10)에서 출력할 신호 즉, 현재 입력된 신호(s1)의 참, 거짓을 판별한 후, 참이면 검증된 최종 출력신호(s30)를 출력한다.

상기에서 만약 비교한 신호가 오류로 판별되면 캐쉬 제어부(20)의 출력신호 검증부(22)는 오류처리 제어부(40)로 오류발생신호(s20)를 출력하여 그에 대한 오류처리제어신호(s25)를 입력받음과 동시에 제어기(21)로는 먼저 리셋신호(RESET)를 출력한다. 이 리셋신호(RESET)가 입력되면 제어신호 생성기(21-1)는 입력받은 데이타를 모두 삭제한 초기상태가 되고, 이에 출력신호 검증부(22)에서 입력되는 카운터 동작신호(s5)에 따라 초기 입력신호를 위한 카운터(21-2)가 동작하여 제어신호 생성기(21-1)에 초기에 입력되었던 신호(s1')를 재입력하여 동일한 동작을 할 수 있도록 한다.

이때 카운터(21-2)에서 입력되는 재신호(s1')는 상기 입력신호(s1)이며, 이는 입력신호(s1)가 입력될 시 적절한 입력값을 시점으로 하여 저장하고 있다가 상기 출력신호 검증부(22)로부터 카운터동작신호(s5)를 입력받으면, 제어신호 생성기(21-1)를 초기화시킬 수 있도록 한 것이고, 초기화를 시킬 때는 출력신호 검증부(22)에서 클럭멈춤신호(CLK-STOP)가 동시에 출력되어 오류 발생시 순간적으로 동작을 중지하도록 한다.

이와 같이 동작하는 캐쉬 제어부(20)의 특징은 캐쉬 제어부(20)의 출력 신호들이 지연되지 않도록 출력신호를 래치하여 검증하는 것이며, 오류발생시 그 신호들이 어느 정도 전달될 수 있지만 고속의 캐쉬 제어부(20)를 지연시키지 않도록 하기위해 진행되는 출력 신호를 래치하여 검증하는 것이다.

제5b도는 상기 제5a도의 제어신호 생성기(21-1) 내부 상세 블럭도로, 이는 상기 제어신호 생성기(21-1)가 주어진 일을 수행하다가 고장으로 인해 정상적인 동작이 불가능한 경우 예비용으로 설치된 동일한 제어신호 생성기로 교체시켜 수행하던 작업을 대신 수행할 수 있도록 하는데 그 목적이 있는 바, 제어신호 생성기(21-1)의 동작을 감시하다가 상기 제어신호 생성기(21-1)에서 발생하는 오동작을 감지하면 오류검출 신호(s6)를 출력하는 감지기(21-1-1)와; 상기 감지기(21-1-1)에서 출력된 오류검출 신호(s6)를 입력받아 현재 작동하고 있는 제어신호 생성기(21-1-1)를 예비용 제어신호 생성기(21-1-3)로 교체하는 동작전환 제어기(21-1-2) 및; 제어신호 생성기(21-1-1)와 동일한 구조로 이루어진 예비용 제어신호 생성기(21-1-3)로 구성된다.

상기와 같이 구성된 제어신호 생성기(21-1)의 동작은 다음과 같이 작동한다.

입력신호(s6)에 따라 동작중인 제어신호 생성기(21-1)를 감지하고 있던 감지기(21-1-1)에서 오류검출신호(s7)가 출력되면, 상기 신호(s7)를 입력받은 동작전환 제어기(21-1-2)는 오류발생신호(s20)를 오류처리 제어부(40)로 출력하여, 오류가 발생하였음을 알리고, 이에 대한 오류처리제어신호(s25)를 입력받는다.

상기 신호(s25)를 입력받은 동작전환 제어기(21-1-2)는 동작중지신호(s8)를 감지기(21-1-1)로 입력하여 현재 동작중인 제어신호 생성기(21-1)의 동작을 중지시키고, 이와 동시에 동작개시신호(s9)를 예비용 제어신호 생성기(21-1-3)로 입력하여 예비용 제어신호 생성기(21-1-3)가 현재 동작중인 제어 신호 생성기(21-1-1)의 기능을 그대로 수행하도록 하며, 상기와 같이 교체 작업이 완료되면 교체된 예비용제어신호 생성기(21-1-1)에서 기존에 출력되던 출력신호(s10)와 동일한 신호를 출력한다.

제6도는 상기 신호 비교부(30)의 상세 블럭도로, 캐쉬부(130)로 입력되는 신호를 연속적으로 두번 입력받도록 제어하는 제어부(31)와; 상기 제어부(31)의 제어에 의해 입력되는 신호를 각각 저장하는 1차 저장기(32) 및, 2차 저장기(33)와; 상기 각 저장기(32,33)를 통해 출력되는 신호를 받아들여 그 일치성을 비교한 후, 두 신호가 일치하지 않으면 오류처리 제어부(40)로 오류발생신호(s20)를 출력하는 비교기(34) 및; 상기 비교기(34)에서 출력되는 데이타의 패리티 오류를 검증하여 최종 검증된 신호를 출력하는 패리티 검사기(35)로 구성된다.

상기와 같이 구성된 신호 비교부(30)의 동작은 다음과 같이 실행된다.

입력되는 신호(s11)를 연속적으로 두번 받아들이기 위해 제어부(31)는 출력 데이타 경로로 동작제어신호(c2)를 출력하고, 이에 따라 각 저장기(32,33)에는 동일한 신호가 저장된다. 즉, 1차적으로 입력되는 신호는 1차 저장기 제어신호(c3)에 의해 1차 저장기(32)에 저장되고, 2차적으로 입력되는 신호는 2차 저장기 제어신호(c4)에 의해 2차 저장기 (33)에 저장된다 이때 제어부(31)로는 제어부(31)의 동작을 제어하는 동작제어신호(c5)가 입력되고, 각 저장기(32,33)로는 각 1,2차 신호 구분신호(s12, s13)에 입력된다.

이와 같이 2차 저장기(33)에 신호 입력이 완료되면, 상기 각 저장기(32,33)에 저장된 신호들은 비교기(34)로 입력되고, 상기 비교기(34)에서는 입력된 두 신호를 비교하여 그 일치성을 검증한다. 두 신호의 일치성을 검증한 결과 일치하지 않으면 비교기(34)는 오류처리 제어부(40)를 오류발생신호(s20)를 출력함과 동시에 재 전송신호(s14)를 출력하고, 일치하면 이 신호는 패리티 검사기(35)로 입력되어 패리티 오류를 검사한 다음 최종 검증된 신호(s30)로써 출력된다.

이와 같은 동작을 하는 신호 비교부(30)의 사용목적은 신호 송/수신의 신뢰성을 보장하기 위해 2회 연속 동일한 신호를 수신하는 것이다.

제7도는 상기 오류처리 제어부(40)의 상세 블럭도로, 캐쉬부(130)에서 오류가 발생했을 시 출력되는 오류발생신호(s20)를 입력받아 어느 부에서 어떤 종류의 오류가 발생하였는지 분석하고, 이에 대한 오류처리제어신호(s25)를 출력하는 제어부(40-1)와; 오류처리 제어부(40)에 입력된 오류발생상황을 기록하고, 전체 시스템의 전원이 꺼져도 기록을 유지할 수 있도록 자체 배터리를 내장하여 차후에도 오류상태를 알 수 있도록 하며, 오류처리프로세서(40-4)에서 오류에 대한 상태를 요구할 때 그에 대한 정보를 제공하는 오류발생상태기록부(40-2)와; 상기 제어부(40-1)에서 입력되는 오류발생신호(s20)에 대해 이에 대한 처리를 요구하는 오류처리요구신호(s15)를 생성하여 출력하는 제어레지스터(40-3)와; 상기 제어레지스터(40-3)에서 출력되는 오류처리요구신호(s15)를 입력받아 이에 대한 처리신호(s16)를 제어부(40-1)로 출력하는 오류처리프로세서(40-4)및 ; 상기 오류처리프로세서(40-4)를 작동시키고, 그 동작을 제어하는 프로그램이 내장되어 있는 로칼메모리(40-5)로 구성된다.

상기와 같이 구성된 오류처리 제어부(40)의 동작은 다음과 같이 실행된다.

오류처리 제어부(40)로 각 부에서 발생한 오류발생신호(s20)가 입력되면, 먼저 제어부(40-1)에서는 상기 입력된 신호(s20)가 어느 부에서 어떤 종류의 오류가 발생하였는지를 분석하고, 상기 오류에 대한 상태를 오류 발생상태기록부(40-2)에 기록하도록 오류발생상태신호(s17)를 출력한다.

그리고나서, 상기 오류를 분석한 결과 제어부(40-1) 자체에서 처리할 수 있는 종류의 오류인 경우, 이에 대한 오류처리제어신호(s25)를 출력하여 오류를 처리할 수 있도록 하고, 그렇지 않으면 제어레지스터(40-3)로 오류발생신호(s20)를 출력한다.

상기 오류발생신호(s20)를 입력받은 제어레지스터(40-3)는 입력된 오류의 종류가 자신의 레지스터에 저장되어 있는 오류의 종류와 동일한가를 판별하여 동일하면 이에 대한 제어신호를 제어부(40-1)로 출력하고, 그렇지 않은 오류이면 오류처리프로세서(40-4)에 오류처리요구신호(s15)를 출력하여 오류발생신호(s20)에 대한 제어를 하도록 한다. 이와 같은 동작을 하는 제어레지스터(40-3)는 오류처리프로세서(40-4)에 의해 초기화 된다.

오류처리요구신호(s15)를 입력받은 오류처리프로세서(40-4)는 오류발생상태기록부(40-2)에 상기 처리요구에 대한 오류의 상태를 요구하는 오류상태요구신호(s18)를 출력하고, 이어 오류의 상태를 입력받으면 이에 대한 처리신호(s16)를 오류처리제어부(40-4)로 출력한다.

이때 오류처리프로세서(40-4)의 동작과 제어는 로컬메모리(40-5)에 내장되어 있는 제어프로그램에 의해 실행된다.

상기와 같이 동작하는 오류처리 제어부(40)의 사용목적은 전산기 시스템 내의 캐쉬부(130)에서 발생하는 각 오류들을 최단시간 내에 감지하고 이들을 처리하여 전산기 시스템의 신뢰성을 향상시키기 위함이다.

이상에서 상세히 설명한 바와 같이 본 발명은 캐쉬부 내에 오류처리 제어부를 부가 설치하여 전산 시스템의 동작중에 발생할 수 있는 오류를 신속하게 감지하고 이를 처리하므로써, 캐쉬부 내의 오류로 인한 전체 전산 시스템의 오동작을 방지하고, 이에 따라 오류에 대한 피해를 최소화시켜 시스템의 신뢰도를 향상시키는 효과가 있다.

Claims

멀티프로세서 시스템 내 중앙처리보드의 캐쉬부에 있어서, 입력되는 데이타를 동일하게 저장하는 제1캐쉬 메모리(11) 및 제2캐쉬 메모리(12)와, 상기 제1캐쉬 메모리(11)에서 출력되는 데이타를 받아들이는 제1버퍼(13-1)와, 상기 제2캐쉬 메모리(12)에서 출력되는 데이타를 받아들이는 제2버퍼(13-2)와 , 상기 제1버퍼(13-1)와 제2버퍼(13-2)에서 출력되는 두 데이타를 비교하여 두 데이타가 일치하지 않은 경우 오류 발생신호(s20)를 출력하는 비교기(13-3)로 이루어진 캐쉬 메모리부(10)와; 현재 입력된 데이터(s1)에 대한 제어신호(s3)와 에러검출보조신호(s4)를 출력하는 제어신호 생성기(21-1)와, 초기 입력신호를 위한 카운터(21-2)로 구성된 제어기(21)와, 현재 입력되는 데이터(s1)와 이전상태 임시저장기(22-2)에 입력되어 있는 데이타(s2)를 이용하여 그 정당성 여부를 판별하는 테스터 벡터 비교기(22-1)와, 이전 데이타(s2)의 상태를 저장하는 이전상태 임시저장기(22-2)로 구성된 출력신호 검증부(22)로 이루어진 캐쉬 제어부(20)와; 입력되는 신호를 연속적으로 두번 입력받도록 제어하는 제어부(31)와, 상기 제어부(31)의 제어에 의해 입력되는 신호를 각각 저장하는 1차저장기(32) 및 2차저장기(33)와, 상기 제1, 2차 저장기(32, 33)를 통해 출력되는 2개의 신호를 비교하여 두 신호가 일치하지 않으면 오류처리 제어부(40)로 오류발생신호(s20)를 출력하는 비교기(34)와, 상기 비교기(34)에서 출력되는 데이타의 패리티 오류를 검증하여 최종 검증된 신호를 출력하는 패리티 검사기(35)로 이루어진 신호 비교부(30); 오류가 발생했을시 출력되는 오류발생신호(s20)를 입력받아 어느 부에서 어떤 종류의 오류가 발생하였는지 분석하고, 이에 대한 오류처리 제어신호(s25)를 출력하는 제어부(40-1)와, 오류처리 제어부(40)에 입력된 오류발생 상황을 기록하고, 전체 시스템의 전원이 꺼져도 기록을 유지할 수 있도록 자체 배터리를 내장하여 차후에도 오류상태를 알 수 있도록 하며, 오류처리프로세서(40-4)에서 오류에 대한 상태를 요구할 때 그에 대한 정보를 제공하는 오류발생상태기록부(40-2)와 , 상기 제어부(40-1)에서 입력되는 오류발생신호(s20)에 대한 처리를 요구하는 오류처리요구신호(s15)를 생성하여 출력하는 제어레지스터(40-3)와, 상기 제어레지스터(40-3)에서 출력되는 오류처리요구신호(s15)를 입력받고, 처리신호(s16)를 제어부(40-1)로 출력하는 오류처리프로세서(40-4)와, 상기 오류처리프로세서(40-4)를 작동시키고, 그 동작을 제어하는 프로그램이 내장되어 있는 로칼메모리(40-5)로 이루어진 오류처리 제어부(40)를 포함하여 구성함을 특징으로 하는 멀티프로세서 시스템에서 캐쉬부 오류검출 및 그 처리장치.
제1항에 있어서, 상기 제어신호 생성기(21-1)는 오동작을 감지하여 오류검출 신호(s7)를 출력하는 감지기(21-1-1)와; 상기 감지지(21-1-1)로는 동작중지신호(s8)를 출력하고, 동시에 동작개시신호(s9)를 예비용 제어신호생성기(21-1-3)에 출력하는 동작전환 제어기(21-1-2)와; 제어신호 생성기(21-1)와 동일한 구조로 이루어져 상기 동작전환 제어기(21-1-2)에서 출력되는 동작개시신호(s9)에 의해 동작하는 예비용 제어신호 생성기(21-1-3)로 구성됨을 특징으로 하는 멀티프로세서 시스템에서 캐쉬부 오류검출 및 그 처리장치.