JPH04243446A - キャッシュ登録制御装置 - Google Patents
キャッシュ登録制御装置Info
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- JPH04243446A JPH04243446A JP3017000A JP1700091A JPH04243446A JP H04243446 A JPH04243446 A JP H04243446A JP 3017000 A JP3017000 A JP 3017000A JP 1700091 A JP1700091 A JP 1700091A JP H04243446 A JPH04243446 A JP H04243446A
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Links
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- 238000006731 degradation reaction Methods 0.000 claims description 43
- 230000015556 catabolic process Effects 0.000 claims description 42
- 238000001514 detection method Methods 0.000 claims description 6
- 230000002401 inhibitory effect Effects 0.000 claims description 4
- 239000012536 storage buffer Substances 0.000 abstract description 18
- 230000000593 degrading effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000005764 inhibitory process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 230000000717 retained effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はキャッシュ登録制御装置に関し、
特に情報処理装置においてキャッシュメモリへのデータ
の登録を制御するキャッシュ登録制御装置に関する。
特に情報処理装置においてキャッシュメモリへのデータ
の登録を制御するキャッシュ登録制御装置に関する。
【０００２】
【従来技術】従来、キャッシュ登録制御装置においては
、キャッシュを２つのコンパートメントに分割した場合
、夫々のキャッシュ２，３にキャッシュアドレスレジス
タ１からのアドレス１０１ が入力されると、該アドレ
スから読出されたデータ１０２，１０３ が夫々パリテ
ィチェック回路４，５に入力される。パリティチェック
回路４，５ではキャッシュ２，３から読出されたデータ
１０２，１０３ のパリティチェックが行われ、パリテ
ィエラーを検出するとエラー信号１０４，１０５ がキ
ャッシュデグレード作成回路２４に出力される。
、キャッシュを２つのコンパートメントに分割した場合
、夫々のキャッシュ２，３にキャッシュアドレスレジス
タ１からのアドレス１０１ が入力されると、該アドレ
スから読出されたデータ１０２，１０３ が夫々パリテ
ィチェック回路４，５に入力される。パリティチェック
回路４，５ではキャッシュ２，３から読出されたデータ
１０２，１０３ のパリティチェックが行われ、パリテ
ィエラーを検出するとエラー信号１０４，１０５ がキ
ャッシュデグレード作成回路２４に出力される。
【０００３】キャッシュデグレード作成回路２４はパリ
ティチェック回路４，５からのエラー信号１０４，１０
５ を参照し、パリティチェック回路４，５でパリティ
エラーが検出されていれば、そのキャッシュ２，３をデ
グレードするためのデグレード情報１２２，１２３ を
作成して割付コンパートメント決定回路１０に送出する
。
ティチェック回路４，５からのエラー信号１０４，１０
５ を参照し、パリティチェック回路４，５でパリティ
エラーが検出されていれば、そのキャッシュ２，３をデ
グレードするためのデグレード情報１２２，１２３ を
作成して割付コンパートメント決定回路１０に送出する
。
【０００４】一方、アクセス履歴索引レジスタ８はキャ
ッシュアドレスレジスタ１からのアドレス１０１ を保
持し、該アドレスを索引アドレス１０８ としてコンパ
ートメントアクセス履歴格納バッファ（以下アクセス履
歴格納バッファとする）９に出力する。アクセス履歴格
納バッファ９には各キャッシュ２，３のアクセス履歴が
格納されており、アクセス履歴索引レジスタ８からの索
引アドレス１０８ が入力されると、該アドレスに対応
するアクセス履歴１０９ を割付コンパートメント決定
回路１０に送出する。
ッシュアドレスレジスタ１からのアドレス１０１ を保
持し、該アドレスを索引アドレス１０８ としてコンパ
ートメントアクセス履歴格納バッファ（以下アクセス履
歴格納バッファとする）９に出力する。アクセス履歴格
納バッファ９には各キャッシュ２，３のアクセス履歴が
格納されており、アクセス履歴索引レジスタ８からの索
引アドレス１０８ が入力されると、該アドレスに対応
するアクセス履歴１０９ を割付コンパートメント決定
回路１０に送出する。
【０００５】割付コンパートメント決定回路１０はアク
セス履歴格納バッファ９からのアクセス履歴１０９ と
キャッシュデグレード作成回路２４からのデグレード情
報１２２，１２３ とを参照し、新規データ登録の際に
登録するキャッシュ２，３を決定する。
セス履歴格納バッファ９からのアクセス履歴１０９ と
キャッシュデグレード作成回路２４からのデグレード情
報１２２，１２３ とを参照し、新規データ登録の際に
登録するキャッシュ２，３を決定する。
【０００６】すなわち、あるアドレスｘでキャッシュ２
，３を索引したとき、パリティチェック回路４でキャッ
シュ２からのデータ１０２ にパリティエラーが検出さ
れると、パリティチェック回路４からキャッシュデグレ
ード作成回路２４へのエラー信号１０４ が“１”とな
る。これにより、キャッシュデグレード作成回路２４か
ら割付コンパートメント決定回路１０へのデグレード情
報１２２ が“１”となる。このキャッシュデグレード
作成回路２４から割付コンパートメント決定回路１０へ
のデグレード情報１２２，１２３ は一旦“１”になる
と、ずっと“１”が出力され続ける。
，３を索引したとき、パリティチェック回路４でキャッ
シュ２からのデータ１０２ にパリティエラーが検出さ
れると、パリティチェック回路４からキャッシュデグレ
ード作成回路２４へのエラー信号１０４ が“１”とな
る。これにより、キャッシュデグレード作成回路２４か
ら割付コンパートメント決定回路１０へのデグレード情
報１２２ が“１”となる。このキャッシュデグレード
作成回路２４から割付コンパートメント決定回路１０へ
のデグレード情報１２２，１２３ は一旦“１”になる
と、ずっと“１”が出力され続ける。
【０００７】また、キャッシュ２，３に新しいデータを
登録しようとした場合に、アクセス履歴索引レジスタ８
からの索引アドレス１０８ によってアクセス履歴格納
バッファ９が索引される。その結果、割付コンパートメ
ント決定回路１０はアクセス履歴格納バッファ９からの
アクセス履歴１０９ によってアクセス履歴が古いほう
のキャッシュ２，３にデータを書込もうとするが、キャ
ッシュ２のデグレード情報１２２ が常に“１”となっ
ているので、常にキャッシュ３がデータを登録するコン
パートメントとして割付けられてしまう。
登録しようとした場合に、アクセス履歴索引レジスタ８
からの索引アドレス１０８ によってアクセス履歴格納
バッファ９が索引される。その結果、割付コンパートメ
ント決定回路１０はアクセス履歴格納バッファ９からの
アクセス履歴１０９ によってアクセス履歴が古いほう
のキャッシュ２，３にデータを書込もうとするが、キャ
ッシュ２のデグレード情報１２２ が常に“１”となっ
ているので、常にキャッシュ３がデータを登録するコン
パートメントとして割付けられてしまう。
【０００８】このような従来のキャッシュ登録制御装置
では、キャッシュを複数のコンパートメントに分けても
、コンパートメントの数百ワードあるうちの一つのワー
ドだけが故障していても、そのコンパートメントそのも
のがデグレードされてしまうため、性能が低下するとい
う問題があった。
では、キャッシュを複数のコンパートメントに分けても
、コンパートメントの数百ワードあるうちの一つのワー
ドだけが故障していても、そのコンパートメントそのも
のがデグレードされてしまうため、性能が低下するとい
う問題があった。
【０００９】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、キャッシュの性能を向
上させることができるキャッシュ登録制御装置の提供を
目的とする。
点を除去すべくなされたもので、キャッシュの性能を向
上させることができるキャッシュ登録制御装置の提供を
目的とする。
【００１０】
【発明の構成】本発明によるキャッシュ登録制御装置は
、複数のキャッシュメモリと、前記複数のキャッシュメ
モリ各々に対応して設けられ、前記キャッシュメモリか
ら読出されたデータのパリティチェックを行う複数のパ
リティチェック手段と、前記複数のキャッシュメモリ各
々に対応して設けられ、前記パリティチェック手段によ
ってパリティエラーが検出されたことを示すデグレード
情報を前記キャッシュメモリのアドレス毎に格納する複
数の格納手段と、前記複数のキャッシュメモリに対する
データの書込み時に、その書込みアドレスに対応する前
記複数のキャッシュメモリ各々のアクセス履歴および前
記格納手段に格納された前記デグレード情報に基づいて
前記データを書込むキャッシュメモリを決定するキャッ
シュメモリ決定手段とを有することを特徴とする。
、複数のキャッシュメモリと、前記複数のキャッシュメ
モリ各々に対応して設けられ、前記キャッシュメモリか
ら読出されたデータのパリティチェックを行う複数のパ
リティチェック手段と、前記複数のキャッシュメモリ各
々に対応して設けられ、前記パリティチェック手段によ
ってパリティエラーが検出されたことを示すデグレード
情報を前記キャッシュメモリのアドレス毎に格納する複
数の格納手段と、前記複数のキャッシュメモリに対する
データの書込み時に、その書込みアドレスに対応する前
記複数のキャッシュメモリ各々のアクセス履歴および前
記格納手段に格納された前記デグレード情報に基づいて
前記データを書込むキャッシュメモリを決定するキャッ
シュメモリ決定手段とを有することを特徴とする。
【００１１】本発明による他のキャッシュ登録制御装置
は、複数のキャッシュメモリと、前記複数のキャッシュ
メモリ各々に対応して設けられ、前記キャッシュメモリ
から読出されたデータのパリティチェックを行う複数の
パリティチェック手段と、前記パリティチェック手段に
よってパリティエラーが検出されたキャッシュメモリの
デグレード情報を作成するデグレード情報作成手段と、
前記複数のキャッシュメモリに対するデータの書込み時
に、その書込みアドレスに対応する前記複数のキャッシ
ュメモリ各々のアクセス履歴および前記デグレード情報
作成手段からの前記デグレード情報に基づいて前記デー
タを書込むキャッシュメモリを決定するキャッシュメモ
リ決定手段とを有するキャッシュ登録制御装置であって
、前記複数のキャッシュメモリ各々に対応して設けられ
、前記パリティチェック手段によってパリティエラーが
検出されたアドレスを保持する複数のアドレス保持手段
と、前記複数のキャッシュメモリ各々に対応して設けら
れ、前記キャッシュメモリにアクセスするためのアドレ
スと前記アドレス保持手段に保持されたアドレスとの一
致が検出されたときに前記パリティチェック手段の検出
動作を抑止する複数の抑止手段と、前記複数のキャッシ
ュメモリ各々に対応して設けられ、前記キャッシュメモ
リにアクセスするためのアドレスと前記アドレス保持手
段に保持されたアドレスとの一致が検出されたときに該
アドレスのデグレード情報を前記キャッシュメモリ決定
手段に送出する複数の送出手段と、前記複数のキャッシ
ュメモリ各々に対応して設けられ、前記アドレス保持手
段に保持されたアドレス以外のアドレスで前記パリティ
チェック手段によってパリティエラーが検出されたとき
に前記デグレード情報作成手段にエラー情報を通知する
通知手段とを設けたことを特徴とする。
は、複数のキャッシュメモリと、前記複数のキャッシュ
メモリ各々に対応して設けられ、前記キャッシュメモリ
から読出されたデータのパリティチェックを行う複数の
パリティチェック手段と、前記パリティチェック手段に
よってパリティエラーが検出されたキャッシュメモリの
デグレード情報を作成するデグレード情報作成手段と、
前記複数のキャッシュメモリに対するデータの書込み時
に、その書込みアドレスに対応する前記複数のキャッシ
ュメモリ各々のアクセス履歴および前記デグレード情報
作成手段からの前記デグレード情報に基づいて前記デー
タを書込むキャッシュメモリを決定するキャッシュメモ
リ決定手段とを有するキャッシュ登録制御装置であって
、前記複数のキャッシュメモリ各々に対応して設けられ
、前記パリティチェック手段によってパリティエラーが
検出されたアドレスを保持する複数のアドレス保持手段
と、前記複数のキャッシュメモリ各々に対応して設けら
れ、前記キャッシュメモリにアクセスするためのアドレ
スと前記アドレス保持手段に保持されたアドレスとの一
致が検出されたときに前記パリティチェック手段の検出
動作を抑止する複数の抑止手段と、前記複数のキャッシ
ュメモリ各々に対応して設けられ、前記キャッシュメモ
リにアクセスするためのアドレスと前記アドレス保持手
段に保持されたアドレスとの一致が検出されたときに該
アドレスのデグレード情報を前記キャッシュメモリ決定
手段に送出する複数の送出手段と、前記複数のキャッシ
ュメモリ各々に対応して設けられ、前記アドレス保持手
段に保持されたアドレス以外のアドレスで前記パリティ
チェック手段によってパリティエラーが検出されたとき
に前記デグレード情報作成手段にエラー情報を通知する
通知手段とを設けたことを特徴とする。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるキ
ャッシュ登録制御装置はキャッシュデグレード作成回路
２４の代りにキャッシュ２，３のアドレス毎にパリティ
チェック回路４，５のパリティチェックの結果をキャッ
シュ２，３各々のデグレード情報として格納するエラー
発生レジスタ６，７を設けた以外は図３に示す従来例と
同様の構成となっており、同一構成要素には同一符号を
付してある。また、それら同一構成要素の動作も従来例
と同様である。
ック図である。図において、本発明の一実施例によるキ
ャッシュ登録制御装置はキャッシュデグレード作成回路
２４の代りにキャッシュ２，３のアドレス毎にパリティ
チェック回路４，５のパリティチェックの結果をキャッ
シュ２，３各々のデグレード情報として格納するエラー
発生レジスタ６，７を設けた以外は図３に示す従来例と
同様の構成となっており、同一構成要素には同一符号を
付してある。また、それら同一構成要素の動作も従来例
と同様である。
【００１４】パリティチェック回路４，５はキャッシュ
アドレスレジスタ１からのアドレス１０１ によってキ
ャッシュ２，３から読出されたデータ１０２，１０３
にパリティエラーを検出すると、エラー信号１０４，１
０５ をエラー発生レジスタ６，７に出力する。
アドレスレジスタ１からのアドレス１０１ によってキ
ャッシュ２，３から読出されたデータ１０２，１０３
にパリティエラーを検出すると、エラー信号１０４，１
０５ をエラー発生レジスタ６，７に出力する。
【００１５】エラー発生レジスタ６，７ではパリティチ
ェック回路４，５からのエラー信号１０４，１０５ を
キャッシュ２，３各々のデグレード情報としてキャッシ
ュアドレスレジスタ１からのアドレス１０１ によって
指定される番地に書込む。すなわち、エラー発生レジス
タ６，７はキャッシュ２，３のアドレス毎のデグレード
情報を格納する。
ェック回路４，５からのエラー信号１０４，１０５ を
キャッシュ２，３各々のデグレード情報としてキャッシ
ュアドレスレジスタ１からのアドレス１０１ によって
指定される番地に書込む。すなわち、エラー発生レジス
タ６，７はキャッシュ２，３のアドレス毎のデグレード
情報を格納する。
【００１６】また、エラー発生レジスタ６，７はアクセ
ス履歴索引レジスタ８からの索引アドレス１０８ によ
ってアクセスされると、その索引アドレス１０８ によ
って指定される番地から読出されたデグレード情報１０
６，１０７ を割付コンパートメント決定回路１０に出
力する。
ス履歴索引レジスタ８からの索引アドレス１０８ によ
ってアクセスされると、その索引アドレス１０８ によ
って指定される番地から読出されたデグレード情報１０
６，１０７ を割付コンパートメント決定回路１０に出
力する。
【００１７】割付コンパートメント決定回路１０はアク
セス履歴索引レジスタ８からの索引アドレス１０８ に
よって読出されたコンパートメントアクセス履歴格納バ
ッファ（以下アクセス履歴格納バッファとする）９から
のアクセス履歴１０９ およびエラー発生レジスタ６，
７からのデグレード情報１０６，１０７ を参照し、新
規データ登録の際に登録するキャッシュ２，３を決定す
る。
セス履歴索引レジスタ８からの索引アドレス１０８ に
よって読出されたコンパートメントアクセス履歴格納バ
ッファ（以下アクセス履歴格納バッファとする）９から
のアクセス履歴１０９ およびエラー発生レジスタ６，
７からのデグレード情報１０６，１０７ を参照し、新
規データ登録の際に登録するキャッシュ２，３を決定す
る。
【００１８】次に、図１を用いて本発明の一実施例の動
作について説明する。まず、キャッシュアドレスレジス
タ１に「ａ」というアドレスがセットされると、キャッ
シュアドレスレジスタ１からのアドレス１０１ に「ａ
」が出力される。このアドレス「ａ」によってキャッシ
ュ２，３が索引され、キャッシュ２，３のアドレス「ａ
」から読出されたデータ１０２，１０３ がパリティチ
ェック回路４，５に送出される。
作について説明する。まず、キャッシュアドレスレジス
タ１に「ａ」というアドレスがセットされると、キャッ
シュアドレスレジスタ１からのアドレス１０１ に「ａ
」が出力される。このアドレス「ａ」によってキャッシ
ュ２，３が索引され、キャッシュ２，３のアドレス「ａ
」から読出されたデータ１０２，１０３ がパリティチ
ェック回路４，５に送出される。
【００１９】パリティチェック回路４，５ではキャッシ
ュ２，３からのデータ１０２，１０３ のパリティチェ
ックが行われる。このとき、パリティチェック回路４が
キャッシュ２からのデータ１０２ にパリティエラーを
検出すると、パリティチェック回路４からエラー発生レ
ジスタ６へのエラー信号１０４が“１”となる。よって
、エラー発生レジスタ６のアドレス「ａ」に“１”が書
込まれる。
ュ２，３からのデータ１０２，１０３ のパリティチェ
ックが行われる。このとき、パリティチェック回路４が
キャッシュ２からのデータ１０２ にパリティエラーを
検出すると、パリティチェック回路４からエラー発生レ
ジスタ６へのエラー信号１０４が“１”となる。よって
、エラー発生レジスタ６のアドレス「ａ」に“１”が書
込まれる。
【００２０】この状態で暫く動作した後に、新規データ
登録のアドレスとして再びアドレス「ａ」がキャッシュ
アドレスレジスタ１にセットされると、アクセス履歴索
引レジスタ８からの索引アドレス１０８ によってエラ
ー発生レジスタ６のアドレス「ａ」が索引される。これ
により、エラー発生レジスタ６のアドレス「ａ」から読
出されたデグレード情報１０６ が“１”となるので、
割付コンパートメント決定回路１０ではアクセス履歴格
納バッファ９からのアクセス履歴１０９ がキャッシュ
２のアクセス履歴が古いことを示していても、このアド
レス「ａ」に関しては新規データ登録のコンパートメン
トとしてキャッシュ３を決定する。
登録のアドレスとして再びアドレス「ａ」がキャッシュ
アドレスレジスタ１にセットされると、アクセス履歴索
引レジスタ８からの索引アドレス１０８ によってエラ
ー発生レジスタ６のアドレス「ａ」が索引される。これ
により、エラー発生レジスタ６のアドレス「ａ」から読
出されたデグレード情報１０６ が“１”となるので、
割付コンパートメント決定回路１０ではアクセス履歴格
納バッファ９からのアクセス履歴１０９ がキャッシュ
２のアクセス履歴が古いことを示していても、このアド
レス「ａ」に関しては新規データ登録のコンパートメン
トとしてキャッシュ３を決定する。
【００２１】よって、パリティチェック回路４，５がキ
ャッシュ２，３からのデータ１０２，１０３ にパリテ
ィエラーを検出してもキャッシュ２，３そのものがデグ
レードされるのではなく、キャッシュ２，３においてパ
リティエラーが検出されたワードのみがデグレードされ
るため、キャッシュ２，３へのデータ登録量を増大させ
ることができる。これにより、キャッシュ２，３におい
てキャッシュミスヒットとなって図示せぬ主記憶にデー
タを取りにいく確率が低下するため、キャッシュの性能
を向上させることができる。
ャッシュ２，３からのデータ１０２，１０３ にパリテ
ィエラーを検出してもキャッシュ２，３そのものがデグ
レードされるのではなく、キャッシュ２，３においてパ
リティエラーが検出されたワードのみがデグレードされ
るため、キャッシュ２，３へのデータ登録量を増大させ
ることができる。これにより、キャッシュ２，３におい
てキャッシュミスヒットとなって図示せぬ主記憶にデー
タを取りにいく確率が低下するため、キャッシュの性能
を向上させることができる。
【００２２】図２は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例によ
るキャッシュ登録制御装置は擬似デグレード情報作成回
路１１およびオアゲート２５，２６を設けた以外は図３
に示す従来例と同様の構成となっており、同一構成要素
には同一符号を付してある。また、それら同一構成要素
の動作も従来例と同様である。
ロック図である。図において、本発明の他の実施例によ
るキャッシュ登録制御装置は擬似デグレード情報作成回
路１１およびオアゲート２５，２６を設けた以外は図３
に示す従来例と同様の構成となっており、同一構成要素
には同一符号を付してある。また、それら同一構成要素
の動作も従来例と同様である。
【００２３】擬似デグレード情報作成回路１１のエラー
アドレスレジスタ１２，１４はパリティチェック回路４
，５からエラー信号１０４，１０５ が出力されると、
キャッシュアドレスレジスタ１からのアドレス１０１
を格納し、エラーアドレス１１０，１１２ を比較器１
６〜１９に出力する。
アドレスレジスタ１２，１４はパリティチェック回路４
，５からエラー信号１０４，１０５ が出力されると、
キャッシュアドレスレジスタ１からのアドレス１０１
を格納し、エラーアドレス１１０，１１２ を比較器１
６〜１９に出力する。
【００２４】このとき、エラー発生レジスタ１３，１５
はパリティチェック回路４，５からのエラー信号１０４
，１０５ を格納し、エラー発生信号１１１，１１３
をアンドゲート２０〜２３に出力する。
はパリティチェック回路４，５からのエラー信号１０４
，１０５ を格納し、エラー発生信号１１１，１１３
をアンドゲート２０〜２３に出力する。
【００２５】比較器１６，１７は夫々キャッシュアドレ
スレジスタ１からのアドレス１０１ とエラーアドレス
レジスタ１２，１４からのエラーアドレス１１０，１１
２ とを比較する。比較器１６，１７は一致を検出する
と、抑止信号１１４，１１５ をパリティチェック回路
４，５に出力する。この抑止信号１１４，１１５ によ
って、パリティチェック回路４，５ではエラーの検出が
抑止される。
スレジスタ１からのアドレス１０１ とエラーアドレス
レジスタ１２，１４からのエラーアドレス１１０，１１
２ とを比較する。比較器１６，１７は一致を検出する
と、抑止信号１１４，１１５ をパリティチェック回路
４，５に出力する。この抑止信号１１４，１１５ によ
って、パリティチェック回路４，５ではエラーの検出が
抑止される。
【００２６】比較器１８，１９は夫々アクセス履歴索引
レジスタ８からの索引アドレス１０８ とエラーアドレ
スレジスタ１２，１４からのエラーアドレス１１０，１
１２ とを比較する。比較器１８，１９は一致を検出す
ると、擬似デグレード信号１１６，１１７ をアンドゲ
ート２２，２３に出力する。
レジスタ８からの索引アドレス１０８ とエラーアドレ
スレジスタ１２，１４からのエラーアドレス１１０，１
１２ とを比較する。比較器１８，１９は一致を検出す
ると、擬似デグレード信号１１６，１１７ をアンドゲ
ート２２，２３に出力する。
【００２７】アンドゲート２０，２１はパリティチェッ
ク回路４，５からのエラー信号１０４，１０５ とエラ
ー発生レジスタ１３，１５からのエラー発生信号１１１
，１１３ とのアンドをとり、出力信号１１８，１１９
をキャッシュデグレード作成回路２４に出力する。
ク回路４，５からのエラー信号１０４，１０５ とエラ
ー発生レジスタ１３，１５からのエラー発生信号１１１
，１１３ とのアンドをとり、出力信号１１８，１１９
をキャッシュデグレード作成回路２４に出力する。
【００２８】アンドゲート２２，２３はエラー発生レジ
スタ１３，１５からのエラー発生信号１１１，１１３
と比較器１８，１９からの擬似デグレード信号１１６，
１１７ とのアンドをとり、出力信号１２０，１２１
をオアゲート２５，２６に出力する。
スタ１３，１５からのエラー発生信号１１１，１１３
と比較器１８，１９からの擬似デグレード信号１１６，
１１７ とのアンドをとり、出力信号１２０，１２１
をオアゲート２５，２６に出力する。
【００２９】キャッシュデグレード作成回路２４はアン
ドゲート２０，２１からの出力信号１１８，１１９ が
“１”になると、キャッシュ２，３をデグレードするた
めのデグレード情報１２２，１２３ をオアゲート２５
，２６に出力する。このデグレード情報１２２，１２３
は一旦“１”になると、ずっと“１”が出力され続け
る。
ドゲート２０，２１からの出力信号１１８，１１９ が
“１”になると、キャッシュ２，３をデグレードするた
めのデグレード情報１２２，１２３ をオアゲート２５
，２６に出力する。このデグレード情報１２２，１２３
は一旦“１”になると、ずっと“１”が出力され続け
る。
【００３０】オアゲート２５，２６はアンドゲート２２
，２３からの出力信号１２０，１２１ とキャッシュデ
グレード作成回路２４からのデグレード情報１２２，１
２３ とのオアをとり、デグレード信号１２４，１２５
を割付コンパートメント決定回路１０に出力する。
，２３からの出力信号１２０，１２１ とキャッシュデ
グレード作成回路２４からのデグレード情報１２２，１
２３ とのオアをとり、デグレード信号１２４，１２５
を割付コンパートメント決定回路１０に出力する。
【００３１】割付コンパートメント決定回路１０はアク
セス履歴格納バッファ９からのアクセス履歴１０９ と
オアゲート２５，２６からのデグレード信号１２４，１
２５ とを参照し、新規データ登録の際に登録するキャ
ッシュ２，３を決定する。
セス履歴格納バッファ９からのアクセス履歴１０９ と
オアゲート２５，２６からのデグレード信号１２４，１
２５ とを参照し、新規データ登録の際に登録するキャ
ッシュ２，３を決定する。
【００３２】次に、図２を用いて本発明の他の実施例の
動作について説明する。まず、キャッシュアドレスレジ
スタ１に「ａ」というアドレスがセットされると、キャ
ッシュアドレスレジスタ１からのアドレス１０１ に「
ａ」が出力される。このアドレス「ａ」によってキャッ
シュ２，３が索引され、キャッシュ２，３のアドレス「
ａ」から読出されたデータ１０２，１０３ がパリティ
チェック回路４，５に送出される。
動作について説明する。まず、キャッシュアドレスレジ
スタ１に「ａ」というアドレスがセットされると、キャ
ッシュアドレスレジスタ１からのアドレス１０１ に「
ａ」が出力される。このアドレス「ａ」によってキャッ
シュ２，３が索引され、キャッシュ２，３のアドレス「
ａ」から読出されたデータ１０２，１０３ がパリティ
チェック回路４，５に送出される。
【００３３】パリティチェック回路４，５ではキャッシ
ュ２，３からのデータ１０２，１０３ のパリティチェ
ックが行われる。このとき、パリティチェック回路４が
キャッシュ２からのデータ１０２ にパリティエラーを
検出すると、パリティチェック回路４からのエラー信号
１０４ が“１”となる。エラー信号１０４ が“１”
になると、擬似デグレード情報作成回路１１のエラーア
ドレスレジスタ１２にそのアドレス「ａ」が格納され、
エラー発生レジスタ１３に“１”が格納される。
ュ２，３からのデータ１０２，１０３ のパリティチェ
ックが行われる。このとき、パリティチェック回路４が
キャッシュ２からのデータ１０２ にパリティエラーを
検出すると、パリティチェック回路４からのエラー信号
１０４ が“１”となる。エラー信号１０４ が“１”
になると、擬似デグレード情報作成回路１１のエラーア
ドレスレジスタ１２にそのアドレス「ａ」が格納され、
エラー発生レジスタ１３に“１”が格納される。
【００３４】この状態で暫く動作した後に、新規データ
登録のアドレスとして再びアドレス「ａ」がキャッシュ
アドレスレジスタ１にセットされると、エラーアドレス
レジスタ１２にアドレス「ａ」が格納されているので、
比較器１６は一致を検出して抑止信号１１４ として“
１”をパリティチェック回路４に出力する。
登録のアドレスとして再びアドレス「ａ」がキャッシュ
アドレスレジスタ１にセットされると、エラーアドレス
レジスタ１２にアドレス「ａ」が格納されているので、
比較器１６は一致を検出して抑止信号１１４ として“
１”をパリティチェック回路４に出力する。
【００３５】パリティチェック回路４ではキャッシュ２
のアドレス「ａ」から読出したデータ１０２ にパリテ
ィエラーを検出するが、比較器１６からの抑止信号１１
４ によってそのエラー検出が抑止される。パリティチ
ェック回路４でエラー検出が抑止されることで、アンド
ゲート２０の出力信号１１８ は“０”のままとなり、
キャッシュデグレード作成回路２４からのデグレード情
報１２２ も“０”のままとなる。
のアドレス「ａ」から読出したデータ１０２ にパリテ
ィエラーを検出するが、比較器１６からの抑止信号１１
４ によってそのエラー検出が抑止される。パリティチ
ェック回路４でエラー検出が抑止されることで、アンド
ゲート２０の出力信号１１８ は“０”のままとなり、
キャッシュデグレード作成回路２４からのデグレード情
報１２２ も“０”のままとなる。
【００３６】一方、キャッシュに新規データ登録を行う
ために、キャッシュアドレスレジスタ１からのアドレス
「ａ」がアクセス履歴索引レジスタ８にセットされるの
で、このアドレス「ａ」によってアクセス履歴格納バッ
ファ９が索引される。その結果、アクセス履歴１０９
がアクセス履歴格納バッファ９から割付コンパートメン
ト決定回路１０に送出される。
ために、キャッシュアドレスレジスタ１からのアドレス
「ａ」がアクセス履歴索引レジスタ８にセットされるの
で、このアドレス「ａ」によってアクセス履歴格納バッ
ファ９が索引される。その結果、アクセス履歴１０９
がアクセス履歴格納バッファ９から割付コンパートメン
ト決定回路１０に送出される。
【００３７】このとき、エラーアドレスレジスタ１２に
アドレス「ａ」が格納されているので、比較器１８は一
致を検出して擬似デグレード信号１１６ として“１”
を出力する。これにより、アンドゲート２２の出力信号
１２０ が“１”となって、オアゲート２５から割付コ
ンパートメント決定回路１０へのデグレード信号１２４
が“１”となる。よって、割付コンパートメント決定
回路１０においてキャッシュ２がデグレードされている
と判定される。したがって、割付コンパートメント決定
回路１０はアクセス履歴格納バッファ９からのアクセス
履歴１０９ がキャッシュ２のアクセス履歴が古いこと
を示していても、このアドレス「ａ」に関しては新規デ
ータ登録のコンパートメントとしてキャッシュ３を決定
する。
アドレス「ａ」が格納されているので、比較器１８は一
致を検出して擬似デグレード信号１１６ として“１”
を出力する。これにより、アンドゲート２２の出力信号
１２０ が“１”となって、オアゲート２５から割付コ
ンパートメント決定回路１０へのデグレード信号１２４
が“１”となる。よって、割付コンパートメント決定
回路１０においてキャッシュ２がデグレードされている
と判定される。したがって、割付コンパートメント決定
回路１０はアクセス履歴格納バッファ９からのアクセス
履歴１０９ がキャッシュ２のアクセス履歴が古いこと
を示していても、このアドレス「ａ」に関しては新規デ
ータ登録のコンパートメントとしてキャッシュ３を決定
する。
【００３８】次に、新規データ登録のアドレスとしてア
ドレス「ｂ」がキャッシュアドレスレジスタ１にセット
された場合、パリティチェック回路４，５でパリティエ
ラーが検出されなければ、オアゲート２５，２６から割
付コンパートメント決定回路１０へのデグレード信号１
２４，１２５ は“０”のままである。よって、割付コ
ンパートメント決定回路１０ではアクセス履歴索引レジ
スタ８からのアドレス「ｂ」によってアクセス履歴格納
バッファ９から読出されたアクセス履歴１０９ に基づ
いて、アクセス履歴の古いほうのキャッシュ２，３が新
規データ登録のコンパートメントとして決定される。
ドレス「ｂ」がキャッシュアドレスレジスタ１にセット
された場合、パリティチェック回路４，５でパリティエ
ラーが検出されなければ、オアゲート２５，２６から割
付コンパートメント決定回路１０へのデグレード信号１
２４，１２５ は“０”のままである。よって、割付コ
ンパートメント決定回路１０ではアクセス履歴索引レジ
スタ８からのアドレス「ｂ」によってアクセス履歴格納
バッファ９から読出されたアクセス履歴１０９ に基づ
いて、アクセス履歴の古いほうのキャッシュ２，３が新
規データ登録のコンパートメントとして決定される。
【００３９】さらに、キャッシュアドレスレジスタ１に
アドレス「ｃ」がセットされ、キャッシュ２のアドレス
「ｃ」から読出されたデータ１０２ にパリティチェッ
ク回路４がパリティエラーを検出した場合、比較器１６
では一致が検出されないので、パリティチェック回路４
からのエラー信号１０４ として“１”がそのまま出力
される。 これにより、アンドゲート２０の出力信号１１８ が“
１”になるため、キャッシュデグレード作成回路２４か
らのデグレード情報１２２ が常時“１”となる。よっ
て、オアゲート２５からのデグレード信号１２４ も常
時“１”となり、新規データ登録の場合に割付コンパー
トメント決定回路１０は常にキャッシュ３を新規データ
登録のコンパートメントとして決定する。
アドレス「ｃ」がセットされ、キャッシュ２のアドレス
「ｃ」から読出されたデータ１０２ にパリティチェッ
ク回路４がパリティエラーを検出した場合、比較器１６
では一致が検出されないので、パリティチェック回路４
からのエラー信号１０４ として“１”がそのまま出力
される。 これにより、アンドゲート２０の出力信号１１８ が“
１”になるため、キャッシュデグレード作成回路２４か
らのデグレード情報１２２ が常時“１”となる。よっ
て、オアゲート２５からのデグレード信号１２４ も常
時“１”となり、新規データ登録の場合に割付コンパー
トメント決定回路１０は常にキャッシュ３を新規データ
登録のコンパートメントとして決定する。
【００４０】したがって、パリティチェック回路４，５
によってパリティエラーが検出されても、パリティエラ
ーが検出されたアドレスがエラーアドレスレジスタ１２
，１４に格納されたアドレスであれば、該アドレスのワ
ードのみがデグレードされるので、キャッシュ２，３へ
のデータ登録量が増大する。これにより、キャッシュ２
，３においてキャッシュミスヒットとなって主記憶にデ
ータを取りにいく確率が低下するため、キャッシュの性
能が向上する。
によってパリティエラーが検出されても、パリティエラ
ーが検出されたアドレスがエラーアドレスレジスタ１２
，１４に格納されたアドレスであれば、該アドレスのワ
ードのみがデグレードされるので、キャッシュ２，３へ
のデータ登録量が増大する。これにより、キャッシュ２
，３においてキャッシュミスヒットとなって主記憶にデ
ータを取りにいく確率が低下するため、キャッシュの性
能が向上する。
【００４１】このように、パリティチェック回路４，５
がキャッシュ２，３からのデータ１０２，１０３ にパ
リティエラーを検出したとき、キャッシュ２，３各々の
アドレス毎にデグレード情報をエラー発生レジスタ６，
７に格納しておく。新規データの登録時にそのデータの
書込みアドレスに対応するエラー発生レジスタ６，７か
らのデグレード情報１０６，１０７ およびコンパート
メントアクセス履歴格納バッファ９からのアクセス履歴
１０９ に基づいて割付コンパートメント決定回路１０
で新規データを登録するキャッシュを決定するようにす
ることによって、キャッシュ２，３においてパリティエ
ラーが検出されたワードのみがデグレードされるため、
キャッシュ２，３へのデータ登録量を増大させることが
できる。これにより、キャッシュ２，３においてキャッ
シュミスヒットとなって主記憶にデータを取りにいく確
率が低下するため、キャッシュの性能を向上させること
ができる。
がキャッシュ２，３からのデータ１０２，１０３ にパ
リティエラーを検出したとき、キャッシュ２，３各々の
アドレス毎にデグレード情報をエラー発生レジスタ６，
７に格納しておく。新規データの登録時にそのデータの
書込みアドレスに対応するエラー発生レジスタ６，７か
らのデグレード情報１０６，１０７ およびコンパート
メントアクセス履歴格納バッファ９からのアクセス履歴
１０９ に基づいて割付コンパートメント決定回路１０
で新規データを登録するキャッシュを決定するようにす
ることによって、キャッシュ２，３においてパリティエ
ラーが検出されたワードのみがデグレードされるため、
キャッシュ２，３へのデータ登録量を増大させることが
できる。これにより、キャッシュ２，３においてキャッ
シュミスヒットとなって主記憶にデータを取りにいく確
率が低下するため、キャッシュの性能を向上させること
ができる。
【００４２】また、パリティチェック回路４，５がキャ
ッシュ２，３からのデータ１０２，１０３ にパリティ
エラーを検出した場合、そのパリティエラーが検出され
たアドレスをエラーアドレスレジスタ１２，１４に格納
しておき、新規データの登録時にそのデータの書込みア
ドレスがエラーアドレスレジスタ１２，１４に格納され
たアドレスと一致したことが比較器１６，１７で検出さ
れたときにパリティチェック回路４，５でのエラー検出
を抑止する。同時に、該書込みアドレスがエラーアドレ
スレジスタ１２，１４に格納されたアドレスと一致した
ことが比較器１８で検出されたときに擬似デグレード信
号１１６，１１７ を割付コンパートメント決定回路１
０に送出し、この擬似デグレード信号１１６，１１７
およびコンパートメントアクセス履歴格納バッファ９か
らのアクセス履歴１０９ に基づいて割付コンパートメ
ント決定回路１０で新規データを登録するキャッシュを
決定する。さらに、パリティチェック回路４，５がエラ
ーアドレスレジスタ１２，１４に格納されたアドレス以
外のアドレスによってキャッシュ２，３から読出された
データ１０２，１０３ にパリティエラーを検出したと
きにキャッシュデグレード作成回路２４にエラー情報を
通知するようにすることによって、パリティチェック回
路４，５がエラーアドレスレジスタ１２，１４に格納さ
れたアドレスでパリティエラーを検出しても、キャッシ
ュ２，３においてそのワードのみがデグレードされるた
め、キャッシュ２，３へのデータ登録量を増大させるこ
とができる。これにより、キャッシュ２，３においてキ
ャッシュミスヒットとなって主記憶にデータを取りにい
く確率が低下するため、キャッシュの性能を向上させる
ことができる。
ッシュ２，３からのデータ１０２，１０３ にパリティ
エラーを検出した場合、そのパリティエラーが検出され
たアドレスをエラーアドレスレジスタ１２，１４に格納
しておき、新規データの登録時にそのデータの書込みア
ドレスがエラーアドレスレジスタ１２，１４に格納され
たアドレスと一致したことが比較器１６，１７で検出さ
れたときにパリティチェック回路４，５でのエラー検出
を抑止する。同時に、該書込みアドレスがエラーアドレ
スレジスタ１２，１４に格納されたアドレスと一致した
ことが比較器１８で検出されたときに擬似デグレード信
号１１６，１１７ を割付コンパートメント決定回路１
０に送出し、この擬似デグレード信号１１６，１１７
およびコンパートメントアクセス履歴格納バッファ９か
らのアクセス履歴１０９ に基づいて割付コンパートメ
ント決定回路１０で新規データを登録するキャッシュを
決定する。さらに、パリティチェック回路４，５がエラ
ーアドレスレジスタ１２，１４に格納されたアドレス以
外のアドレスによってキャッシュ２，３から読出された
データ１０２，１０３ にパリティエラーを検出したと
きにキャッシュデグレード作成回路２４にエラー情報を
通知するようにすることによって、パリティチェック回
路４，５がエラーアドレスレジスタ１２，１４に格納さ
れたアドレスでパリティエラーを検出しても、キャッシ
ュ２，３においてそのワードのみがデグレードされるた
め、キャッシュ２，３へのデータ登録量を増大させるこ
とができる。これにより、キャッシュ２，３においてキ
ャッシュミスヒットとなって主記憶にデータを取りにい
く確率が低下するため、キャッシュの性能を向上させる
ことができる。
【００４３】
【発明の効果】以上説明したように本発明のキャッシュ
登録制御装置によれば、複数のキャッシュメモリ各々に
対応するパリティチェック回路がパリティエラーを検出
したとき、複数のキャッシュメモリ各々のアドレス毎に
デグレード情報を格納しておき、新規データの登録時に
そのデータの書込みアドレスに対応するデグレード情報
および該書込みアドレスに対応するアクセス履歴に基づ
いて新規データを登録するキャッシュを決定するように
することによって、キャッシュの性能を向上させること
ができるという効果がある。
登録制御装置によれば、複数のキャッシュメモリ各々に
対応するパリティチェック回路がパリティエラーを検出
したとき、複数のキャッシュメモリ各々のアドレス毎に
デグレード情報を格納しておき、新規データの登録時に
そのデータの書込みアドレスに対応するデグレード情報
および該書込みアドレスに対応するアクセス履歴に基づ
いて新規データを登録するキャッシュを決定するように
することによって、キャッシュの性能を向上させること
ができるという効果がある。
【００４４】また、本発明の他のキャッシュ登録制御装
置によれば、パリティチェック回路がパリティエラーを
検出した場合、そのパリティエラーが検出されたエラー
アドレスを保持しておき、新規データの登録時にそのデ
ータの書込みアドレスと保持されたエラーアドレスとの
一致が検出されたときにパリティチェック回路でのエラ
ー検出を抑止するとともに、デグレード信号を送出して
このデグレード信号と該書込みアドレスに対応するアク
セス履歴とに基づいて新規データを登録するキャッシュ
を決定し、パリティチェック回路が保持されたエラーア
ドレス以外のアドレスでパリティエラーを検出したとき
にキャッシュデグレード作成回路にエラー情報を通知す
るようにすることによって、キャッシュの性能を向上さ
せることができるという効果がある。
置によれば、パリティチェック回路がパリティエラーを
検出した場合、そのパリティエラーが検出されたエラー
アドレスを保持しておき、新規データの登録時にそのデ
ータの書込みアドレスと保持されたエラーアドレスとの
一致が検出されたときにパリティチェック回路でのエラ
ー検出を抑止するとともに、デグレード信号を送出して
このデグレード信号と該書込みアドレスに対応するアク
セス履歴とに基づいて新規データを登録するキャッシュ
を決定し、パリティチェック回路が保持されたエラーア
ドレス以外のアドレスでパリティエラーを検出したとき
にキャッシュデグレード作成回路にエラー情報を通知す
るようにすることによって、キャッシュの性能を向上さ
せることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図３】従来例の構成を示すブロック図である。
２，３ キャッシュ
４，５ パリティチェック回路
６，７ エラー発生レジスタ
８ アクセス履歴索引レジスタ
９ コンパートメントアクセス履歴格納バッファ１０
割付コンパートメント決定回路１１ 擬似デグレ
ード情報作成回路 １２，１４ エラーアドレスレジスタ１６〜１９
比較器 ２１〜２３ アンドゲート ２４ キャッシュデグレード作成回路２５，２６
オアゲート
割付コンパートメント決定回路１１ 擬似デグレ
ード情報作成回路 １２，１４ エラーアドレスレジスタ１６〜１９
比較器 ２１〜２３ アンドゲート ２４ キャッシュデグレード作成回路２５，２６
オアゲート
Claims (2)
- 【請求項１】 複数のキャッシュメモリと、前記複数
のキャッシュメモリ各々に対応して設けられ、前記キャ
ッシュメモリから読出されたデータのパリティチェック
を行う複数のパリティチェック手段と、前記複数のキャ
ッシュメモリ各々に対応して設けられ、前記パリティチ
ェック手段によってパリティエラーが検出されたことを
示すデグレード情報を前記キャッシュメモリのアドレス
毎に格納する複数の格納手段と、前記複数のキャッシュ
メモリに対するデータの書込み時に、その書込みアドレ
スに対応する前記複数のキャッシュメモリ各々のアクセ
ス履歴および前記格納手段に格納された前記デグレード
情報に基づいて前記データを書込むキャッシュメモリを
決定するキャッシュメモリ決定手段とを有することを特
徴とするキャッシュ登録制御装置。 - 【請求項２】 複数のキャッシュメモリと、前記複数
のキャッシュメモリ各々に対応して設けられ、前記キャ
ッシュメモリから読出されたデータのパリティチェック
を行う複数のパリティチェック手段と、前記パリティチ
ェック手段によってパリティエラーが検出されたキャッ
シュメモリのデグレード情報を作成するデグレード情報
作成手段と、前記複数のキャッシュメモリに対するデー
タの書込み時に、その書込みアドレスに対応する前記複
数のキャッシュメモリ各々のアクセス履歴および前記デ
グレード情報作成手段からの前記デグレード情報に基づ
いて前記データを書込むキャッシュメモリを決定するキ
ャッシュメモリ決定手段とを有するキャッシュ登録制御
装置であって、前記複数のキャッシュメモリ各々に対応
して設けられ、前記パリティチェック手段によってパリ
ティエラーが検出されたアドレスを保持する複数のアド
レス保持手段と、前記複数のキャッシュメモリ各々に対
応して設けられ、前記キャッシュメモリにアクセスする
ためのアドレスと前記アドレス保持手段に保持されたア
ドレスとの一致が検出されたときに前記パリティチェッ
ク手段の検出動作を抑止する複数の抑止手段と、前記複
数のキャッシュメモリ各々に対応して設けられ、前記キ
ャッシュメモリにアクセスするためのアドレスと前記ア
ドレス保持手段に保持されたアドレスとの一致が検出さ
れたときに該アドレスのデグレード情報を前記キャッシ
ュメモリ決定手段に送出する複数の送出手段と、前記複
数のキャッシュメモリ各々に対応して設けられ、前記ア
ドレス保持手段に保持されたアドレス以外のアドレスで
前記パリティチェック手段によってパリティエラーが検
出されたときに前記デグレード情報作成手段にエラー情
報を通知する通知手段とを設けたことを特徴とするキャ
ッシュ登録制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017000A JPH04243446A (ja) | 1991-01-17 | 1991-01-17 | キャッシュ登録制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017000A JPH04243446A (ja) | 1991-01-17 | 1991-01-17 | キャッシュ登録制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243446A true JPH04243446A (ja) | 1992-08-31 |
Family
ID=11931740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017000A Pending JPH04243446A (ja) | 1991-01-17 | 1991-01-17 | キャッシュ登録制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243446A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097026A1 (ja) | 2006-02-27 | 2007-08-30 | Fujitsu Limited | キャッシュ制御装置およびキャッシュ制御プログラム |
| US7783939B2 (en) | 2004-07-30 | 2010-08-24 | Fujitsu Limited | Cache memory, processor, and production methods for cache memory and processor |
| JP2011507073A (ja) * | 2007-12-06 | 2011-03-03 | フリースケール セミコンダクター インコーポレイテッド | 設定可能なウェイの冗長を用いるキャッシュメモリのエラー検出器 |
-
1991
- 1991-01-17 JP JP3017000A patent/JPH04243446A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7783939B2 (en) | 2004-07-30 | 2010-08-24 | Fujitsu Limited | Cache memory, processor, and production methods for cache memory and processor |
| US8694838B2 (en) | 2004-07-30 | 2014-04-08 | Fujitsu Limited | Cache memory, processor, and production methods for cache memory and processor |
| WO2007097026A1 (ja) | 2006-02-27 | 2007-08-30 | Fujitsu Limited | キャッシュ制御装置およびキャッシュ制御プログラム |
| JP2011507073A (ja) * | 2007-12-06 | 2011-03-03 | フリースケール セミコンダクター インコーポレイテッド | 設定可能なウェイの冗長を用いるキャッシュメモリのエラー検出器 |
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