JPH04273348A - キャッシュ・メモリ - Google Patents
キャッシュ・メモリInfo
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- JPH04273348A JPH04273348A JP3033782A JP3378291A JPH04273348A JP H04273348 A JPH04273348 A JP H04273348A JP 3033782 A JP3033782 A JP 3033782A JP 3378291 A JP3378291 A JP 3378291A JP H04273348 A JPH04273348 A JP H04273348A
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- JP
- Japan
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- array
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- cache
- address
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Links
- 238000012545 processing Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュ・メモリに関
し、特に情報処理装置に使用してキャッシュ・メモリの
障害処理を行うときのキャッシュ・メモリに関する。
し、特に情報処理装置に使用してキャッシュ・メモリの
障害処理を行うときのキャッシュ・メモリに関する。
【０００２】
【従来の技術】従来、情報処理装置のキャッシュメモリ
に対する障害処理に関しては、キャッシュ・メモリのア
クセス時に、その出力データのエラー検出を行なった後
の処理方法について、いくつかの方法が知られている。 １つは、エラー検出した時に、キャッシュがミスしたよ
うに見せかけることにより主記憶より正しいデータを読
み出す方法である。このとき、キャッシュメモリがセッ
トアソシアティブ方式などであれば、複数個を有するレ
ベルのうちエラー検出されたレベルのキャッシュ・メモ
リを論理的に切離して処理を続行する（いわゆるキャッ
シュ・デグレード状態）方法がある。
に対する障害処理に関しては、キャッシュ・メモリのア
クセス時に、その出力データのエラー検出を行なった後
の処理方法について、いくつかの方法が知られている。 １つは、エラー検出した時に、キャッシュがミスしたよ
うに見せかけることにより主記憶より正しいデータを読
み出す方法である。このとき、キャッシュメモリがセッ
トアソシアティブ方式などであれば、複数個を有するレ
ベルのうちエラー検出されたレベルのキャッシュ・メモ
リを論理的に切離して処理を続行する（いわゆるキャッ
シュ・デグレード状態）方法がある。
【０００３】別のもう１つは、エラー検出した時、ミス
扱いせず、処理を中断して実行中の命令を最初から再試
行する方法がある。これも上記同様にキャッシュ・デグ
レードすることもある。さらに、別の他の１つはキャッ
シュ・メモリにエラー訂正コードを持たせて、エラー検
出時訂正可能であれば、データを正しく訂正する方法で
あり、これもキャッシュデグレードすることも有り得る
。
扱いせず、処理を中断して実行中の命令を最初から再試
行する方法がある。これも上記同様にキャッシュ・デグ
レードすることもある。さらに、別の他の１つはキャッ
シュ・メモリにエラー訂正コードを持たせて、エラー検
出時訂正可能であれば、データを正しく訂正する方法で
あり、これもキャッシュデグレードすることも有り得る
。
【０００４】
【発明が解決しようとする課題】従来の方法において、
キャッシュ・デグレードは、レベル単位に行なうため、
ダイレクト・マッピング方式のキャッシュでは、デグレ
ード不可能であった。また、レベル単位にデグレードす
るため、デグレード時の性能低下が大きくなる等の問題
があった。
キャッシュ・デグレードは、レベル単位に行なうため、
ダイレクト・マッピング方式のキャッシュでは、デグレ
ード不可能であった。また、レベル単位にデグレードす
るため、デグレード時の性能低下が大きくなる等の問題
があった。
【０００５】
【課題を解決するための手段】本発明のキャッシュ・メ
モリは、主記憶のデータの写しを記憶するデータアレイ
と、該データアレイ内のデータの主記憶上のアドレス情
報および有効か否かを示す情報をエントリとして記憶す
るアドレスアレイとを含む情報処理装置において、前記
アドレスアレイの各エントリ内にそのエントリが使用不
能であることを示すデグレードビットを備えて構成され
る。
モリは、主記憶のデータの写しを記憶するデータアレイ
と、該データアレイ内のデータの主記憶上のアドレス情
報および有効か否かを示す情報をエントリとして記憶す
るアドレスアレイとを含む情報処理装置において、前記
アドレスアレイの各エントリ内にそのエントリが使用不
能であることを示すデグレードビットを備えて構成され
る。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】第１図は、本発明の一実施例の構成を示す
ブロック図である。
ブロック図である。
【０００８】主記憶アクセス要求時のメモリ・アドレス
は、レジスタ１０に受け付けられる。
は、レジスタ１０に受け付けられる。
【０００９】主記憶のデータの写しを記憶するデータア
レイ（以下「ＤＡ」と略す）３０及びＤＡ３０のデータ
と主記憶アドレスとの対応情報を記憶するアドレスアレ
イ（以下「ＡＡ」と略す）２０は、レジスタ１０内のメ
モリアドレスの一部分より各々アドレスされる。ＡＡ２
０に記憶される各エントリは、ＤＡ３０に登録された主
記憶アドレスであり、レジスタ１０の一部分から成る部
分（結線１０２）と、ＤＡ３０の登録データが有効であ
ることを示すフラグ（以下「Ｖビット」と略す）とから
成る。ＡＡ２０から読み出される登録アドレス（結線２
０１）がレジスタ１０内の一部分（結線１０２）と一致
しているか否かは比較器２１で判定される。この判定結
果の結線２１１とＡＡ内のＶビット出力の結線２０２は
制御回路４０へ通知され、レジスタ１０内のアドレスに
対応する有効なデータが存在するか否か判定され、存在
すればＤＡ３０から読み出されたデータが使用可能とな
る。検出器２２及び検出器３２は各々ＡＡ２０とＤＡ３
０の出力に対しエラーがあるか否かを検出している。実
施例では省略しているがパリティ・チェックも行なって
いる。
レイ（以下「ＤＡ」と略す）３０及びＤＡ３０のデータ
と主記憶アドレスとの対応情報を記憶するアドレスアレ
イ（以下「ＡＡ」と略す）２０は、レジスタ１０内のメ
モリアドレスの一部分より各々アドレスされる。ＡＡ２
０に記憶される各エントリは、ＤＡ３０に登録された主
記憶アドレスであり、レジスタ１０の一部分から成る部
分（結線１０２）と、ＤＡ３０の登録データが有効であ
ることを示すフラグ（以下「Ｖビット」と略す）とから
成る。ＡＡ２０から読み出される登録アドレス（結線２
０１）がレジスタ１０内の一部分（結線１０２）と一致
しているか否かは比較器２１で判定される。この判定結
果の結線２１１とＡＡ内のＶビット出力の結線２０２は
制御回路４０へ通知され、レジスタ１０内のアドレスに
対応する有効なデータが存在するか否か判定され、存在
すればＤＡ３０から読み出されたデータが使用可能とな
る。検出器２２及び検出器３２は各々ＡＡ２０とＤＡ３
０の出力に対しエラーがあるか否かを検出している。実
施例では省略しているがパリティ・チェックも行なって
いる。
【００１０】入力セレクタ３１はＤＡ３０へ書込むデー
タを選択しており、メモリ・ストア時は書込みデータを
選択し、キャッシュ・ミスにより主記憶データのキャッ
シュ登録時はメモリ・リードデータを選択する。出力セ
レクタ３３は、メモリ・リード要求に対する返送データ
（リプライデータ）を選択し、キャッシュ・ヒット時は
ＤＡ３０出力を選択する。デグレードビットはデグレー
ド・ビット・アレイ５０（以下「ＤＢＡ」と略す）に記
憶されている。本実施例では、デグレード・ビットはア
ドレスアレイと独立した手段で記憶されているが、アド
レスアレイ中に記憶する場合は、Ｖビットと同様に記憶
されることを除いて制御動作上同じなので実施例は示さ
ない。
タを選択しており、メモリ・ストア時は書込みデータを
選択し、キャッシュ・ミスにより主記憶データのキャッ
シュ登録時はメモリ・リードデータを選択する。出力セ
レクタ３３は、メモリ・リード要求に対する返送データ
（リプライデータ）を選択し、キャッシュ・ヒット時は
ＤＡ３０出力を選択する。デグレードビットはデグレー
ド・ビット・アレイ５０（以下「ＤＢＡ」と略す）に記
憶されている。本実施例では、デグレード・ビットはア
ドレスアレイと独立した手段で記憶されているが、アド
レスアレイ中に記憶する場合は、Ｖビットと同様に記憶
されることを除いて制御動作上同じなので実施例は示さ
ない。
【００１１】次に本発明の特徴を説明するため、メモリ
・リード・オペレーションの動作について記す。メモリ
・リードアドレスがレジスタ１０にセットされると、前
述のようにしてキャッシュ上にデータがある（ヒット）
か否（ミス）かが制御回路４０で判定される。制御回路
４０内での判定回路について第２図に示す。各結線番号
は第１図の結線番号と対応している。ヒット信号はアン
ドゲート４４で生成される。ヒット信号が“１”になる
と出力セレクタ３３でＤＡ３０を選択してキャッシュ上
のデータを返送する。ヒット信号が“０”のとき（キャ
ッシュ・ミスという）、主記憶（メモリ）からデータの
読出しを始める。アドレスはレジスタ１０からメモリに
対して送出され、メモリ・リードデータは結線６０３で
出力セレクタ３３を経由して返送される。このとき、入
力セレクタ３１を経由してＤＡ３０にデータが登録され
る。ＤＡ３０にデータが登録される以前にＡＡ２０には
レジスタ１０の内容に従ってＶビット＝“１”として登
録が行なわれる。従って、もう一度同一アドレスでメモ
リ・リード要求があれば、その時はキャッシュヒットと
なる。以上、一般的なキャッシュ・ヒット，キャッシュ
・ミスの動作について説明したが、次にエラー発生時の
動作について説明する。
・リード・オペレーションの動作について記す。メモリ
・リードアドレスがレジスタ１０にセットされると、前
述のようにしてキャッシュ上にデータがある（ヒット）
か否（ミス）かが制御回路４０で判定される。制御回路
４０内での判定回路について第２図に示す。各結線番号
は第１図の結線番号と対応している。ヒット信号はアン
ドゲート４４で生成される。ヒット信号が“１”になる
と出力セレクタ３３でＤＡ３０を選択してキャッシュ上
のデータを返送する。ヒット信号が“０”のとき（キャ
ッシュ・ミスという）、主記憶（メモリ）からデータの
読出しを始める。アドレスはレジスタ１０からメモリに
対して送出され、メモリ・リードデータは結線６０３で
出力セレクタ３３を経由して返送される。このとき、入
力セレクタ３１を経由してＤＡ３０にデータが登録され
る。ＤＡ３０にデータが登録される以前にＡＡ２０には
レジスタ１０の内容に従ってＶビット＝“１”として登
録が行なわれる。従って、もう一度同一アドレスでメモ
リ・リード要求があれば、その時はキャッシュヒットと
なる。以上、一般的なキャッシュ・ヒット，キャッシュ
・ミスの動作について説明したが、次にエラー発生時の
動作について説明する。
【００１２】前述のキャッシュ・ヒットの場合について
説明する。このとき、一致信号２１１とＶビット結線２
０２は“１”でキャッシュ上に有効なデータがあること
を示している。エラーが何も起こっていない状態（初期
状態）では、ＤＢＡ５０の出力（結線５０１）のＤＥＧ
ビットは“０”で検出器２２，３２の出力はそれぞれＡ
Ａエラー信号（結線２２１），ＤＡエラー信号（結線３
２１）であり、その値は共に“０”である。従ってヒッ
ト信号４０１は“１”となる。キャッシュ・アクセス時
ＤＡでエラーが発生した場合、ＤＡエラー信号３２１が
“１”となる。これによりヒット信号４０１は“０”と
なりキャッシュ・データは無効となり、メモリからデー
タを読み出し返送する。ただし、ＤＡ３０への書込みは
抑止され、ＡＡ２０への登録に関しては、ＤＢＡ５０に
対しＤＥＧビットを“１”として登録する。これは、第
２図のアンドゲート４５からオアゲート４８，４９を介
して結線４０３，４０５にＤＥＧビット“１”で書込み
が指示されることにより実行される。また、エラー発生
時、アンドゲート４６とオアゲート４７を介して結線４
０６により障害が報告される。障害報告は障害処理装置
に通知され、障害処理装置ではエラー情報の採取等を行
なう。
説明する。このとき、一致信号２１１とＶビット結線２
０２は“１”でキャッシュ上に有効なデータがあること
を示している。エラーが何も起こっていない状態（初期
状態）では、ＤＢＡ５０の出力（結線５０１）のＤＥＧ
ビットは“０”で検出器２２，３２の出力はそれぞれＡ
Ａエラー信号（結線２２１），ＤＡエラー信号（結線３
２１）であり、その値は共に“０”である。従ってヒッ
ト信号４０１は“１”となる。キャッシュ・アクセス時
ＤＡでエラーが発生した場合、ＤＡエラー信号３２１が
“１”となる。これによりヒット信号４０１は“０”と
なりキャッシュ・データは無効となり、メモリからデー
タを読み出し返送する。ただし、ＤＡ３０への書込みは
抑止され、ＡＡ２０への登録に関しては、ＤＢＡ５０に
対しＤＥＧビットを“１”として登録する。これは、第
２図のアンドゲート４５からオアゲート４８，４９を介
して結線４０３，４０５にＤＥＧビット“１”で書込み
が指示されることにより実行される。また、エラー発生
時、アンドゲート４６とオアゲート４７を介して結線４
０６により障害が報告される。障害報告は障害処理装置
に通知され、障害処理装置ではエラー情報の採取等を行
なう。
【００１３】同一アドレスにて後にメモリ・リード要求
が来た場合、ＤＡエラー信号３２１によりヒット信号４
０１は“０”となるが、同時にＤＥＧビット信号５０１
が“１”であるためＤＧＡの書込みは抑止され、さらに
障害報告４０６も抑止される。これにより余分なエラー
情報を採取する負荷を軽減できる。一方ＡＡエラー発生
時は、ＡＡ２０のエラー箇所を特定するための手段を本
実施例では備えていないため、ヒット信号４０１を“０
”としエラー報告をオアゲート４７を介して通知するの
みでＤＧＡ５０に対する処理は行なわない。従って同一
アドレスでもう一度メモリリード要求があった場合、も
しもう一度ＡＡエラー信号２２１が“１”となれば前記
と同様の動作を繰り返す。すなわち、ヒット信号４０６
を“０”としてメモリよりデータを読み出して返送し、
障害報告をするが、ＡＡ２０，ＤＢＡ５０およびＤＡ３
０への登録は抑止する。
が来た場合、ＤＡエラー信号３２１によりヒット信号４
０１は“０”となるが、同時にＤＥＧビット信号５０１
が“１”であるためＤＧＡの書込みは抑止され、さらに
障害報告４０６も抑止される。これにより余分なエラー
情報を採取する負荷を軽減できる。一方ＡＡエラー発生
時は、ＡＡ２０のエラー箇所を特定するための手段を本
実施例では備えていないため、ヒット信号４０１を“０
”としエラー報告をオアゲート４７を介して通知するの
みでＤＧＡ５０に対する処理は行なわない。従って同一
アドレスでもう一度メモリリード要求があった場合、も
しもう一度ＡＡエラー信号２２１が“１”となれば前記
と同様の動作を繰り返す。すなわち、ヒット信号４０６
を“０”としてメモリよりデータを読み出して返送し、
障害報告をするが、ＡＡ２０，ＤＢＡ５０およびＤＡ３
０への登録は抑止する。
【００１４】以上、キャッシュ・アクセス時のエラー発
生についてその動作を説明したが、ここでエラー発生後
あるいは初期設定時の動作について説明する。システム
立上げ等の初期化において、キャッシュはその後の動作
を保障するためにイニシャライズされる。具体的にはＡ
Ａ２０については、Ｖビットを“０”とし、アドレス情
報についてはパリティが正しくなるようなデータを全エ
ントリに書込む。一方、ＤＡ３０も正しいパリティを書
込みＤＡ３０をリードしてもエラー検出されないように
する。ＤＢＡ５０はＤＥＧビットを“０”として全エン
トリ書込む。以上でキャッシュのイニシャライズが終了
する。
生についてその動作を説明したが、ここでエラー発生後
あるいは初期設定時の動作について説明する。システム
立上げ等の初期化において、キャッシュはその後の動作
を保障するためにイニシャライズされる。具体的にはＡ
Ａ２０については、Ｖビットを“０”とし、アドレス情
報についてはパリティが正しくなるようなデータを全エ
ントリに書込む。一方、ＤＡ３０も正しいパリティを書
込みＤＡ３０をリードしてもエラー検出されないように
する。ＤＢＡ５０はＤＥＧビットを“０”として全エン
トリ書込む。以上でキャッシュのイニシャライズが終了
する。
【００１５】この後、プログラムが動作開始しキャッシ
ュでエラーが発生すると、前述の如くＤＥＧビットを“
１”としてＤＢＡ５０が更新される。その後、何らかの
理由でキャッシュがリセットされる場合、ＤＥＧビット
もイニシャライズしてしまうと、もう一度同じアドレス
で障害が発生する可能性が高くなる。このため本実施例
では、この場合はＤＧＡ５０のＤＥＧビットのみはその
ままの状態を継続し、ＡＡ２０をイニシャライズするよ
うにしている。同一アドレスのアクセスにて同一のエラ
ーが発生することを防止している。
ュでエラーが発生すると、前述の如くＤＥＧビットを“
１”としてＤＢＡ５０が更新される。その後、何らかの
理由でキャッシュがリセットされる場合、ＤＥＧビット
もイニシャライズしてしまうと、もう一度同じアドレス
で障害が発生する可能性が高くなる。このため本実施例
では、この場合はＤＧＡ５０のＤＥＧビットのみはその
ままの状態を継続し、ＡＡ２０をイニシャライズするよ
うにしている。同一アドレスのアクセスにて同一のエラ
ーが発生することを防止している。
【００１６】本実施例では、ＡＡとＤＢＡは共通のアド
レスを有するが、ＤＢＡのエントリ数を少なくすること
も可能であり、これによりＤＢＡのためのハードウェア
量を小さくでき、より効率的となる。例えば、６４キロ
ワード×４バイトのキャッシュを構成するのに、８キロ
ワード構成のＲＯＭを使用するならば、ＤＧＡは８キロ
ワード単位に８エントリで構成すれば、ハードウェア量
も少なくて効果が期待できる。以上、ダイレクトマッピ
ング方式のキャッシュについて説明してきたが、セット
アソシアティブ方式のキャッシュ・メモリに対しても各
レベルのＡＡ毎にＤＢＡを備えれば、同様の制御も可能
である。
レスを有するが、ＤＢＡのエントリ数を少なくすること
も可能であり、これによりＤＢＡのためのハードウェア
量を小さくでき、より効率的となる。例えば、６４キロ
ワード×４バイトのキャッシュを構成するのに、８キロ
ワード構成のＲＯＭを使用するならば、ＤＧＡは８キロ
ワード単位に８エントリで構成すれば、ハードウェア量
も少なくて効果が期待できる。以上、ダイレクトマッピ
ング方式のキャッシュについて説明してきたが、セット
アソシアティブ方式のキャッシュ・メモリに対しても各
レベルのＡＡ毎にＤＢＡを備えれば、同様の制御も可能
である。
【００１７】
【発明の効果】以上説明したように本発明は、アドレス
アレイのエントリ毎にＤＥＧビットを備えることにより
キャッシュの障害処理による遅延時間を最小にでき、さ
らに、ＤＥＧビットを記憶する手段をアドレスアレイと
は独立して備えることによりキャッシュ障害の引継ぎを
可能とし、さらに効率的な障害処理を可能としている。 その上、ＤＥＧビット記憶のエントリ数をアドレスアレ
イに対して少なく持ち少ないハードウェア量で効果を上
げられるという効果がある。
アレイのエントリ毎にＤＥＧビットを備えることにより
キャッシュの障害処理による遅延時間を最小にでき、さ
らに、ＤＥＧビットを記憶する手段をアドレスアレイと
は独立して備えることによりキャッシュ障害の引継ぎを
可能とし、さらに効率的な障害処理を可能としている。 その上、ＤＥＧビット記憶のエントリ数をアドレスアレ
イに対して少なく持ち少ないハードウェア量で効果を上
げられるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図
【図
２】制御回路４０の一部を詳細に示した回路図
２】制御回路４０の一部を詳細に示した回路図
【符号の
説明】 １０ レジスタ ２０ アドレスアレイ（ＡＡ） ２１ 比較器 ２２，３２ エラー検出器 ３０ データアレイ（ＤＡ） ３１ 入力セレクタ ３３ 出力セレクタ ４０ 制御回路 ５０ デグレードビット記憶 ４１〜４３ インバータ
説明】 １０ レジスタ ２０ アドレスアレイ（ＡＡ） ２１ 比較器 ２２，３２ エラー検出器 ３０ データアレイ（ＤＡ） ３１ 入力セレクタ ３３ 出力セレクタ ４０ 制御回路 ５０ デグレードビット記憶 ４１〜４３ インバータ
Claims (2)
- 【請求項１】 主記憶のデータの写しを記憶するデー
タアレイと、該データアレイ内のデータの主記憶上のア
ドレス情報および有効か否かを示す情報をエントリとし
て記憶するアドレスアレイとを含む情報処理装置におい
て、前記アドレスアレイの各エントリ内にそのエントリ
が使用不能であることを示すデグレードビットを備えた
ことを特徴とするキャッシュ・メモリ。 - 【請求項２】 デグレードビットを記憶する手段をア
ドレスアレイとは独立して備え、キャッシュ消去時にデ
グレードビットのみを保持して成ることを特徴とする請
求項１記載のキャッシュ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033782A JPH04273348A (ja) | 1991-02-28 | 1991-02-28 | キャッシュ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033782A JPH04273348A (ja) | 1991-02-28 | 1991-02-28 | キャッシュ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273348A true JPH04273348A (ja) | 1992-09-29 |
Family
ID=12396039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3033782A Pending JPH04273348A (ja) | 1991-02-28 | 1991-02-28 | キャッシュ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773106A (ja) * | 1993-09-03 | 1995-03-17 | Nec Corp | キャッシュメモリ |
| JP2014081865A (ja) * | 2012-10-18 | 2014-05-08 | Nec Computertechno Ltd | キャッシュメモリ、キャッシュメモリ障害制御方法および情報処理システム |
-
1991
- 1991-02-28 JP JP3033782A patent/JPH04273348A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773106A (ja) * | 1993-09-03 | 1995-03-17 | Nec Corp | キャッシュメモリ |
| JP2014081865A (ja) * | 2012-10-18 | 2014-05-08 | Nec Computertechno Ltd | キャッシュメモリ、キャッシュメモリ障害制御方法および情報処理システム |
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