JP2000330875A - キャッシュメモリ、メインメモリ、メモリサブシステム、情報処理装置 - Google Patents
キャッシュメモリ、メインメモリ、メモリサブシステム、情報処理装置Info
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- JP2000330875A JP2000330875A JP11138293A JP13829399A JP2000330875A JP 2000330875 A JP2000330875 A JP 2000330875A JP 11138293 A JP11138293 A JP 11138293A JP 13829399 A JP13829399 A JP 13829399A JP 2000330875 A JP2000330875 A JP 2000330875A
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Abstract
(57)【要約】
【課題】 メモリに故障があると、メモリ故障個所検出
時のメモリモジュール一組の縮退によるメモリ容量の減
少により多大な性能劣化が起きる。 【解決手段】 キャッシュメモリ１１はキャッシュデー
タメモリ１１２、キャッシュキャッシュタグメモリ１１
３、およびエラービット１１４から構成される。あるメ
モリモジュール３１で故障が検出された場合、その故障
のアドレス１００をキャッシュタグメモリ１１３に保持
し、エラービット１１４に”１”を設定する。故障のア
ドレス１００がアクセスされると、キャッシュ制御部１
１９はエラービット１１４が”１”に設定されている
と、エラービット１１４が”１”に設定されているライ
ンをリプレース禁止とし、また恒にキャッシュヒットと
して扱い、キャッシュデータメモリ１１２をアクセスし
書き込みまたは読み出しを行う。
時のメモリモジュール一組の縮退によるメモリ容量の減
少により多大な性能劣化が起きる。 【解決手段】 キャッシュメモリ１１はキャッシュデー
タメモリ１１２、キャッシュキャッシュタグメモリ１１
３、およびエラービット１１４から構成される。あるメ
モリモジュール３１で故障が検出された場合、その故障
のアドレス１００をキャッシュタグメモリ１１３に保持
し、エラービット１１４に”１”を設定する。故障のア
ドレス１００がアクセスされると、キャッシュ制御部１
１９はエラービット１１４が”１”に設定されている
と、エラービット１１４が”１”に設定されているライ
ンをリプレース禁止とし、また恒にキャッシュヒットと
して扱い、キャッシュデータメモリ１１２をアクセスし
書き込みまたは読み出しを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、主記憶およびキャ
ッシュメモリを具備する情報処理装置のメモリ制御方式
に関し、特にメモリ故障時のキャッシュメモリによる主
記憶の代替に関する。
ッシュメモリを具備する情報処理装置のメモリ制御方式
に関し、特にメモリ故障時のキャッシュメモリによる主
記憶の代替に関する。
【０００２】
【従来の技術】主記憶の診断および主記憶読み出しデー
タエラー等により主記憶の 故障個所を検出した場合、
その故障個所を含むメモリモジュールを全て縮退しなけ
ればならなかった。
タエラー等により主記憶の 故障個所を検出した場合、
その故障個所を含むメモリモジュールを全て縮退しなけ
ればならなかった。
【０００３】特開平２−１６６５４４号公報「メモリア
ドレス変換方式」では、アドレス変換を設けて記憶部内
のいずれかのメモリユニットに異常が検出された時、ア
ドレス変換機構により異常となったメモリユニットを除
いた残りのメモリユニットのアドレスが連続となる様に
アドレス変換する技術が開示されている。
ドレス変換方式」では、アドレス変換を設けて記憶部内
のいずれかのメモリユニットに異常が検出された時、ア
ドレス変換機構により異常となったメモリユニットを除
いた残りのメモリユニットのアドレスが連続となる様に
アドレス変換する技術が開示されている。
【０００４】特開平８−０３０５１６号公報「情報処理
装置のメモリ制御方式」では、あるメモリモジュールで
故障が発生した場合に故障発生モジュールを無効化し、
以降のアドレスに割り振られているメモリモジュールに
対して故障発生モジュールのスタートアドレスから再度
アドレスを設定する技術が開示されている。
装置のメモリ制御方式」では、あるメモリモジュールで
故障が発生した場合に故障発生モジュールを無効化し、
以降のアドレスに割り振られているメモリモジュールに
対して故障発生モジュールのスタートアドレスから再度
アドレスを設定する技術が開示されている。
【０００５】特開平５−１５１１００号公報「メモリ制
御方式」あるいは、特開平１０−１６１９３９号公報
「メモリ制御装置」には、メモリの一部に故障がある場
合に、代替用バッファで代替しモジュール全体を交換し
ないで済むメモリ制御装置が開示されている。
御方式」あるいは、特開平１０−１６１９３９号公報
「メモリ制御装置」には、メモリの一部に故障がある場
合に、代替用バッファで代替しモジュール全体を交換し
ないで済むメモリ制御装置が開示されている。
【０００６】
【発明が解決しようとする課題】従来の技術の問題点
は、故障個所検出時のメモリモジュール一組の縮退によ
るメモリ容量の減少により多大な性能劣化が起きること
である。
は、故障個所検出時のメモリモジュール一組の縮退によ
るメモリ容量の減少により多大な性能劣化が起きること
である。
【０００７】特開平２−１６６５４４号公報「メモリア
ドレス変換方式」では、アドレス変換を設ける必要があ
りハードウエア量が増加し遅延時間の増大をもたらし、
結果として性能低下を招いていた。
ドレス変換方式」では、アドレス変換を設ける必要があ
りハードウエア量が増加し遅延時間の増大をもたらし、
結果として性能低下を招いていた。
【０００８】特開平８−０３０５１６号公報「情報処理
装置のメモリ制御方式」では、メモリモジュール毎に有
効ビットとアドレスの割り振りが必要であり、ハードウ
エア量の増加、および有効ビット故障の時の信頼性低下
という問題がある。
装置のメモリ制御方式」では、メモリモジュール毎に有
効ビットとアドレスの割り振りが必要であり、ハードウ
エア量の増加、および有効ビット故障の時の信頼性低下
という問題がある。
【０００９】特開平５−１５１１００号公報「メモリ制
御方式」あるいは、特開平１０−１６１９３９号公報
「メモリ制御装置」には、代替用バッファで代替するた
めにハードウエア量が増加し遅延時間の増大をもたら
し、結果として性能低下を招いていた。
御方式」あるいは、特開平１０−１６１９３９号公報
「メモリ制御装置」には、代替用バッファで代替するた
めにハードウエア量が増加し遅延時間の増大をもたら
し、結果として性能低下を招いていた。
【００１０】
【課題を解決するための手段】本発明第一のメモリサブ
システムは、キャッシュメモリとメインメモリを有する
メモリサブシステムにおいて、前記メインメモリに欠陥
がある場合に、前記メインメモリの代わりに前記キャッ
シュメモリが応答し、前記キャッシュメモリを前記メイ
ンメモリの代替とする。
システムは、キャッシュメモリとメインメモリを有する
メモリサブシステムにおいて、前記メインメモリに欠陥
がある場合に、前記メインメモリの代わりに前記キャッ
シュメモリが応答し、前記キャッシュメモリを前記メイ
ンメモリの代替とする。
【００１１】本発明のメインメモリは、上位装置に接続
されるメインメモリにおいて、前記上位装置からの前記
メインメモリに対するアクセスに対し、前記アクセスに
対し応答の可否を外部からの指示により設定できる。
されるメインメモリにおいて、前記上位装置からの前記
メインメモリに対するアクセスに対し、前記アクセスに
対し応答の可否を外部からの指示により設定できる。
【００１２】本発明のキャッシュメモリは、特定のライ
ンをリプレース不可に設定するリプレース不可ビットを
キャッシュライン毎に有し、外部からの指示を受けて、
特定の前記キャッシュラインの前記リプレース不可ビッ
トをリプレース不可状態に設定し、タグアドレスメモリ
に特定の値を書き込む制御部とを有する。
ンをリプレース不可に設定するリプレース不可ビットを
キャッシュライン毎に有し、外部からの指示を受けて、
特定の前記キャッシュラインの前記リプレース不可ビッ
トをリプレース不可状態に設定し、タグアドレスメモリ
に特定の値を書き込む制御部とを有する。
【００１３】本発明第二のメモリサブシステムは、メイ
ンメモリとキャッシュメモリが接続され、前記メインメ
モリは前記メインメモリを診断する診断装置を有し、前
記キャッシュメモリが上位装置へ接続されるメモリサブ
システムにおいて、前記診断装置が前記メインメモリに
欠陥メモリを検出したときに、前記診断装置が前記キャ
ッシュメモリへ指示を出し、前記キャッシュメモリは、
特定のラインをリプレース不可に設定するリプレース不
可ビットをキャッシュライン毎に有し、前記診断装置か
らの指示を受けて、特定の前記キャッシュラインの前記
リプレース不可ビットをリプレース不可状態に設定し、
タグアドレスメモリに特定の値を書き込む制御部とを有
し、前記上位装置からの前記メインメモリへの前記アク
セスが前記欠陥メモリであるときに、前記キャッシュメ
モリは前記メインメモリの代わりに前記キャッシュメモ
リが応答する。
ンメモリとキャッシュメモリが接続され、前記メインメ
モリは前記メインメモリを診断する診断装置を有し、前
記キャッシュメモリが上位装置へ接続されるメモリサブ
システムにおいて、前記診断装置が前記メインメモリに
欠陥メモリを検出したときに、前記診断装置が前記キャ
ッシュメモリへ指示を出し、前記キャッシュメモリは、
特定のラインをリプレース不可に設定するリプレース不
可ビットをキャッシュライン毎に有し、前記診断装置か
らの指示を受けて、特定の前記キャッシュラインの前記
リプレース不可ビットをリプレース不可状態に設定し、
タグアドレスメモリに特定の値を書き込む制御部とを有
し、前記上位装置からの前記メインメモリへの前記アク
セスが前記欠陥メモリであるときに、前記キャッシュメ
モリは前記メインメモリの代わりに前記キャッシュメモ
リが応答する。
【００１４】本発明第三のメモリサブシステムは、メイ
ンメモリとキャッシュメモリと前記メインメモリを診断
する診断装置から構成され上位装置へ接続されるメモリ
サブシステムにおいて、前記診断装置が前記メインメモ
リに欠陥メモリを検出したときに、前記診断装置が前記
キャッシュメモリと前記メインメモリへ指示を出し、前
記メインメモリは前記上位装置からの前記メインメモリ
に対するアクセスに対し、前記診断装置からの指示を受
けて、前記アクセスに対し応答のしないよう設定し、前
記キャッシュメモリは、特定のラインをリプレース不可
に設定するリプレース不可ビットをキャッシュライン毎
に有し、前記診断装置からの指示を受けて、特定の前記
キャッシュラインの前記リプレース不可ビットをリプレ
ース不可状態に設定し、タグアドレスメモリに特定の値
を書き込む制御部とを有し、前記上位装置からの前記メ
インメモリへの前記アクセスが前記欠陥メモリであると
きに、前記メインメモリは前記アクセスに対して応答せ
ずに、前記キャッシュメモリが前記アクセスに対し応答
する。
ンメモリとキャッシュメモリと前記メインメモリを診断
する診断装置から構成され上位装置へ接続されるメモリ
サブシステムにおいて、前記診断装置が前記メインメモ
リに欠陥メモリを検出したときに、前記診断装置が前記
キャッシュメモリと前記メインメモリへ指示を出し、前
記メインメモリは前記上位装置からの前記メインメモリ
に対するアクセスに対し、前記診断装置からの指示を受
けて、前記アクセスに対し応答のしないよう設定し、前
記キャッシュメモリは、特定のラインをリプレース不可
に設定するリプレース不可ビットをキャッシュライン毎
に有し、前記診断装置からの指示を受けて、特定の前記
キャッシュラインの前記リプレース不可ビットをリプレ
ース不可状態に設定し、タグアドレスメモリに特定の値
を書き込む制御部とを有し、前記上位装置からの前記メ
インメモリへの前記アクセスが前記欠陥メモリであると
きに、前記メインメモリは前記アクセスに対して応答せ
ずに、前記キャッシュメモリが前記アクセスに対し応答
する。
【００１５】本発明の情報処理装置は、本発明第一のメ
モリサブシステム、本発明第二のメモリサブシステムま
たは、本発明第三のメモリサブシステムと入出力装置と
中央処理装置をバスで接続した。
モリサブシステム、本発明第二のメモリサブシステムま
たは、本発明第三のメモリサブシステムと入出力装置と
中央処理装置をバスで接続した。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】本発明の第一の実施の形態の情報処理装置
の構成を示すブロック図である。図１において、プロセ
ッサ１０はキャッシュメモリ１１に接続され、キャッシ
ュメモリ１１はシステムバス９を経由して、それぞれ入
出力制御装置２、メモリ３、欠陥アドレス検出装置５と
接続されている。診断装置４は、メモリ３と接続されメ
モリの診断を行う。また、診断装置４は、欠陥アドレス
検出装置５と、キャッシュメモリ１１ともそれぞれ接続
されている。
の構成を示すブロック図である。図１において、プロセ
ッサ１０はキャッシュメモリ１１に接続され、キャッシ
ュメモリ１１はシステムバス９を経由して、それぞれ入
出力制御装置２、メモリ３、欠陥アドレス検出装置５と
接続されている。診断装置４は、メモリ３と接続されメ
モリの診断を行う。また、診断装置４は、欠陥アドレス
検出装置５と、キャッシュメモリ１１ともそれぞれ接続
されている。
【００１８】図３は、本発明の実施の形態のキャッシュ
メモリ１１のキャッシュタグメモリ１１３とキャッシュ
データメモリ１１２の構成を示すブロック図である。メ
モリ３とキャッシュメモリ１１をアクセスするアドレス
１００はタグアドレス１０１とインデックス１０２から
構成される。インデックス１０２によりアクセスされる
キャッシュタグメモリ１１３、キャッシュデータメモリ
１１２とエラービット１１４をキャッシュライン１１６
を構成する。代替記憶エリア１０９はある特定のキャッ
シュデータメモリ１１２である。
メモリ１１のキャッシュタグメモリ１１３とキャッシュ
データメモリ１１２の構成を示すブロック図である。メ
モリ３とキャッシュメモリ１１をアクセスするアドレス
１００はタグアドレス１０１とインデックス１０２から
構成される。インデックス１０２によりアクセスされる
キャッシュタグメモリ１１３、キャッシュデータメモリ
１１２とエラービット１１４をキャッシュライン１１６
を構成する。代替記憶エリア１０９はある特定のキャッ
シュデータメモリ１１２である。
【００１９】次に各部の動作について説明する。メモリ
３はシステムバス９を介して接続されるプロセッサ１０
または、入出力制御装置２からのメモリアクセス指示を
受けて、メモリ３内部に格納されているデータのアクセ
スを行う。メモリ制御部３６は、欠陥アドレス検出装置
５内の欠陥アドレス検出制御回路５３からのメモリ応答
禁止信号２０１が応答可のときはメモリへのアクセスに
対しメモリアクセスを行い、欠陥アドレス検出装置５か
らメモリ応答禁止信号２０１が応答不可のときはメモリ
３へのアクセスに対し応答しない。プロセッサ１０はメ
モリ３または入出力制御装置２に対してデータの読み書
きを行う。入出力制御装置２は、プロセッサ１０からの
読み書きのされる指示を受け取り、メモリ３からの読み
出し、または、メモリ３への書き込みを行う。診断装置
４は、メモリ３に対し診断用のデータを書き込み、書き
込まれたデータを再度読み出しことによりメモリ３に欠
陥メモリ３３３があるかないかの診断を行う。メモリ３
に欠陥があるときは欠陥のあるメモリ３のアドレスを記
憶し、欠陥メモリ３３３のアドレス１００をキャッシュ
メモリ１１と欠陥アドレス検出装置５内の欠陥アドレス
保持レジスタファイル５２へ渡す。欠陥アドレス検出装
置５は、システムバス９を監視し、プロセッサ１０また
は、入出力制御装置２からのメモリ３へのアクセスのア
ドレス１００が、欠陥アドレス保持レジスタファイル５
２内のアドレスと一致しているかを比較器５１により検
査し、一致しているならばメモリ応答禁止信号２０１を
キャッシュメモリ１１とメモリ制御部３６へ出力する。
３はシステムバス９を介して接続されるプロセッサ１０
または、入出力制御装置２からのメモリアクセス指示を
受けて、メモリ３内部に格納されているデータのアクセ
スを行う。メモリ制御部３６は、欠陥アドレス検出装置
５内の欠陥アドレス検出制御回路５３からのメモリ応答
禁止信号２０１が応答可のときはメモリへのアクセスに
対しメモリアクセスを行い、欠陥アドレス検出装置５か
らメモリ応答禁止信号２０１が応答不可のときはメモリ
３へのアクセスに対し応答しない。プロセッサ１０はメ
モリ３または入出力制御装置２に対してデータの読み書
きを行う。入出力制御装置２は、プロセッサ１０からの
読み書きのされる指示を受け取り、メモリ３からの読み
出し、または、メモリ３への書き込みを行う。診断装置
４は、メモリ３に対し診断用のデータを書き込み、書き
込まれたデータを再度読み出しことによりメモリ３に欠
陥メモリ３３３があるかないかの診断を行う。メモリ３
に欠陥があるときは欠陥のあるメモリ３のアドレスを記
憶し、欠陥メモリ３３３のアドレス１００をキャッシュ
メモリ１１と欠陥アドレス検出装置５内の欠陥アドレス
保持レジスタファイル５２へ渡す。欠陥アドレス検出装
置５は、システムバス９を監視し、プロセッサ１０また
は、入出力制御装置２からのメモリ３へのアクセスのア
ドレス１００が、欠陥アドレス保持レジスタファイル５
２内のアドレスと一致しているかを比較器５１により検
査し、一致しているならばメモリ応答禁止信号２０１を
キャッシュメモリ１１とメモリ制御部３６へ出力する。
【００２０】キャッシュメモリ１１はキャッシュデータ
メモリ１１２、キャッシュタグメモリ１１３、エラービ
ット１１４、キャッシュ制御部１１９から構成される。
キャッシュ制御部１１９は、プロセッサ１０からのアク
セスを受けて、キャッシュヒット時にはキャッシュデー
タメモリ１１２をアクセスし書き込みまたは読み出しを
行い結果をプロセッサ１０へ返す。キャッシュ制御部１
１９は、診断装置４からの欠陥メモリ３３３のアドレス
１００を受け取り、対応するインデックス１０２でアク
セスされるキャッシュタグメモリ１１３に欠陥メモリ３
３３のアドレス１００の上位を構成するタグアドレス１
０１を書き込み、対応するエラービット１１４にエラー
有りを示す”１”をセットする。キャッシュ制御部１１
９は、欠陥アドレス検出装置５からのメモリ応答禁止信
号２０１を受けて、キャッシュデータメモリ１１２をア
クセスし書き込みまたは読み出しを行いシステムバス９
へ出力する。キャッシュ制御部１１９はエラービット１
１４が”１”に設定されていると、エラービット１１４
が”１”に設定されているキャッシュライン１１６をリ
プレース禁止とし、キャッシュデータメモリ１１２をア
クセスし書き込みまたは読み出しを行う。
メモリ１１２、キャッシュタグメモリ１１３、エラービ
ット１１４、キャッシュ制御部１１９から構成される。
キャッシュ制御部１１９は、プロセッサ１０からのアク
セスを受けて、キャッシュヒット時にはキャッシュデー
タメモリ１１２をアクセスし書き込みまたは読み出しを
行い結果をプロセッサ１０へ返す。キャッシュ制御部１
１９は、診断装置４からの欠陥メモリ３３３のアドレス
１００を受け取り、対応するインデックス１０２でアク
セスされるキャッシュタグメモリ１１３に欠陥メモリ３
３３のアドレス１００の上位を構成するタグアドレス１
０１を書き込み、対応するエラービット１１４にエラー
有りを示す”１”をセットする。キャッシュ制御部１１
９は、欠陥アドレス検出装置５からのメモリ応答禁止信
号２０１を受けて、キャッシュデータメモリ１１２をア
クセスし書き込みまたは読み出しを行いシステムバス９
へ出力する。キャッシュ制御部１１９はエラービット１
１４が”１”に設定されていると、エラービット１１４
が”１”に設定されているキャッシュライン１１６をリ
プレース禁止とし、キャッシュデータメモリ１１２をア
クセスし書き込みまたは読み出しを行う。
【００２１】次に本発明の第一の実施の形態の情報処理
装置において、キャッシュメモリ１１がメモリ３の欠陥
の代替するときの動作について図１と図３を用いて説明
する。アドレス１００は簡単のため８ビットとする。
装置において、キャッシュメモリ１１がメモリ３の欠陥
の代替するときの動作について図１と図３を用いて説明
する。アドレス１００は簡単のため８ビットとする。
【００２２】診断装置４の診断の結果、メモリ３のある
メモリモジュール３１において故障が検出されたと仮定
する。この故障が検出されたメモリモジュール３１を欠
陥メモリモジュール３２とする。このときのアドレス１
００を”００１００００１”とする。診断装置４からの
欠陥メモリ３３３のアドレス１００＝”００１００００
１”を受け取り、対応するインデックス１０２＝”００
０１”でアクセスされるキャッシュタグメモリ１１３に
欠陥メモリ３３３のアドレス１００の上位＝”００１
０”を書き込み、対応するエラービット１１４にエラー
有りを示す”１”をセットする。また、欠陥アドレス保
持レジスタファイル５２は、診断装置４からの欠陥メモ
リ３３３のアドレス１００＝”００１００００１”を受
け取り、格納する。
メモリモジュール３１において故障が検出されたと仮定
する。この故障が検出されたメモリモジュール３１を欠
陥メモリモジュール３２とする。このときのアドレス１
００を”００１００００１”とする。診断装置４からの
欠陥メモリ３３３のアドレス１００＝”００１００００
１”を受け取り、対応するインデックス１０２＝”００
０１”でアクセスされるキャッシュタグメモリ１１３に
欠陥メモリ３３３のアドレス１００の上位＝”００１
０”を書き込み、対応するエラービット１１４にエラー
有りを示す”１”をセットする。また、欠陥アドレス保
持レジスタファイル５２は、診断装置４からの欠陥メモ
リ３３３のアドレス１００＝”００１００００１”を受
け取り、格納する。
【００２３】第一にプロセッサ１０からのアクセスにつ
いて説明する。欠陥メモリモジュール３２の故障個所、
つまりアドレス”００１００００１”に対する読み出し
アクセスがプロセッサ１０からあったとする。キャッシ
ュ制御部１１９は、インデックス１０２＝”０００１”
によりキャッシュライン１１６を索引し、エラービット
１１４が”１”にセットされており、かつキャッシュタ
グメモリ１１３の値がタグアドレス１０１と一致するの
で、代替記憶エリア１０９の内容をプロセッサ１０へ返
す。
いて説明する。欠陥メモリモジュール３２の故障個所、
つまりアドレス”００１００００１”に対する読み出し
アクセスがプロセッサ１０からあったとする。キャッシ
ュ制御部１１９は、インデックス１０２＝”０００１”
によりキャッシュライン１１６を索引し、エラービット
１１４が”１”にセットされており、かつキャッシュタ
グメモリ１１３の値がタグアドレス１０１と一致するの
で、代替記憶エリア１０９の内容をプロセッサ１０へ返
す。
【００２４】第二にメモリアクセスする入出力制御装置
２からのアクセスの場合について説明する。欠陥メモリ
モジュール３２の故障個所、つまりアドレス”００１０
０００１”に対する読み出しアクセスが入出力制御装置
２からあったとする。欠陥アドレス検出装置５は、欠陥
アドレス保持レジスタファイル５２内に格納されている
欠陥メモリ３３３のアドレス”００１００００１”とア
ドレス”００１００００１”が一致しているか比較器５
１で検査し、一致しているのでメモリ制御部３６とキャ
ッシュ制御部１１９に対しメモリ応答禁止信号２０１を
出力する。メモリ応答禁止信号２０１を入力し、メモリ
３は応答をしない。メモリ応答禁止信号２０１を入力
し、キャッシュ制御部１１９は、インデックス１０２
＝”０００１”によりキャッシュライン１１６を索引し
エラービット１１４が”１”にセットされており、かつ
キャッシュタグメモリ１１３の値がタグアドレス１０１
と一致するので、代替記憶エリア１０９内の値をシステ
ムバス９へ出力する。
２からのアクセスの場合について説明する。欠陥メモリ
モジュール３２の故障個所、つまりアドレス”００１０
０００１”に対する読み出しアクセスが入出力制御装置
２からあったとする。欠陥アドレス検出装置５は、欠陥
アドレス保持レジスタファイル５２内に格納されている
欠陥メモリ３３３のアドレス”００１００００１”とア
ドレス”００１００００１”が一致しているか比較器５
１で検査し、一致しているのでメモリ制御部３６とキャ
ッシュ制御部１１９に対しメモリ応答禁止信号２０１を
出力する。メモリ応答禁止信号２０１を入力し、メモリ
３は応答をしない。メモリ応答禁止信号２０１を入力
し、キャッシュ制御部１１９は、インデックス１０２
＝”０００１”によりキャッシュライン１１６を索引し
エラービット１１４が”１”にセットされており、かつ
キャッシュタグメモリ１１３の値がタグアドレス１０１
と一致するので、代替記憶エリア１０９内の値をシステ
ムバス９へ出力する。
【００２５】図２は、本発明の第二の実施の形態の情報
処理装置の構成を示すブロック図である。図２におい
て、プロセッサ１０はプロセッサバス８を介してキャッ
シュメモリ１１と入出力制御装置２に接続される。キャ
ッシュメモリ１１はメモリ３と接続されている。診断装
置４は、メモリ３と接続されメモリの診断を行う。ま
た、診断装置４は、キャッシュメモリ１１と接続されキ
ャッシュ制御部１１９にたいしメモリの欠陥のあるアド
レス１００を渡す。
処理装置の構成を示すブロック図である。図２におい
て、プロセッサ１０はプロセッサバス８を介してキャッ
シュメモリ１１と入出力制御装置２に接続される。キャ
ッシュメモリ１１はメモリ３と接続されている。診断装
置４は、メモリ３と接続されメモリの診断を行う。ま
た、診断装置４は、キャッシュメモリ１１と接続されキ
ャッシュ制御部１１９にたいしメモリの欠陥のあるアド
レス１００を渡す。
【００２６】次に本発明の第二の実施の形態の情報処理
装置において、キャッシュメモリ１１がメモリ３の欠陥
の代替するときの動作について図２と図３を用いて説明
する。アドレス１００は簡単のため８ビットとする。
装置において、キャッシュメモリ１１がメモリ３の欠陥
の代替するときの動作について図２と図３を用いて説明
する。アドレス１００は簡単のため８ビットとする。
【００２７】診断装置４の診断の結果、メモリ３のある
メモリモジュール３１において故障が検出されたと仮定
する。この故障が検出されたメモリモジュール３１を欠
陥メモリモジュール３２とする。このときのアドレス１
００を”００１００００１”とする。診断装置４からの
欠陥メモリ３３３のアドレス１００＝”００１００００
１”を受け取り、対応するインデックス１０２＝”００
０１”でアクセスされるキャッシュタグメモリ１１３に
欠陥メモリ３３３のアドレス１００の上位＝”００１
０”を書き込み、対応するエラービット１１４にエラー
有りを示す”１”をセットする。また、欠陥アドレス保
持レジスタファイル５２は、診断装置４からの欠陥メモ
リ３３３のアドレス１００＝”００１００００１”を受
け取り、格納する。
メモリモジュール３１において故障が検出されたと仮定
する。この故障が検出されたメモリモジュール３１を欠
陥メモリモジュール３２とする。このときのアドレス１
００を”００１００００１”とする。診断装置４からの
欠陥メモリ３３３のアドレス１００＝”００１００００
１”を受け取り、対応するインデックス１０２＝”００
０１”でアクセスされるキャッシュタグメモリ１１３に
欠陥メモリ３３３のアドレス１００の上位＝”００１
０”を書き込み、対応するエラービット１１４にエラー
有りを示す”１”をセットする。また、欠陥アドレス保
持レジスタファイル５２は、診断装置４からの欠陥メモ
リ３３３のアドレス１００＝”００１００００１”を受
け取り、格納する。
【００２８】プロセッサ１０からのアクセスも入出力制
御装置２からのアクセスも同じプロセッサバス８からの
アクセスとなるために同じ動作をする。プロセッサバス
８からのメモリ３へのアクセスの動作ついて説明する。
欠陥メモリモジュール３２の欠陥メモリ３３３、つまり
アドレス”００１００００１”に対する読み出しアクセ
スがプロセッサ１０または、入出力制御装置２からあっ
たとする。キャッシュ制御部１１９は、インデックス１
０２＝”０００１”によりキャッシュライン１１６を索
引しエラービット１１４が”１”にセットされており、
かつキャッシュタグメモリ１１３の値がタグアドレス１
０１と一致するので、代替記憶エリア１０９の値をプロ
セッサバス８へ出力し、プロセッサ１０または入出力制
御装置２へ返す。
御装置２からのアクセスも同じプロセッサバス８からの
アクセスとなるために同じ動作をする。プロセッサバス
８からのメモリ３へのアクセスの動作ついて説明する。
欠陥メモリモジュール３２の欠陥メモリ３３３、つまり
アドレス”００１００００１”に対する読み出しアクセ
スがプロセッサ１０または、入出力制御装置２からあっ
たとする。キャッシュ制御部１１９は、インデックス１
０２＝”０００１”によりキャッシュライン１１６を索
引しエラービット１１４が”１”にセットされており、
かつキャッシュタグメモリ１１３の値がタグアドレス１
０１と一致するので、代替記憶エリア１０９の値をプロ
セッサバス８へ出力し、プロセッサ１０または入出力制
御装置２へ返す。
【００２９】
【発明の効果】本発明の第一の効果は、故障検出アドレ
スに対するプロセッサからのアクセスに対して、キャッ
シュメモリが代替し読み書きを行うため、主記憶の縮退
を最小におさえることがで性能劣化を防ぐことができ
る。
スに対するプロセッサからのアクセスに対して、キャッ
シュメモリが代替し読み書きを行うため、主記憶の縮退
を最小におさえることがで性能劣化を防ぐことができ
る。
【００３０】また、本発明の第二の効果は、プロセッサ
に実装されているキャッシュメモリを代替記憶領域とす
ることにより、ハードウエア量の増加を抑えることが出
来、その結果遅延時間を減らすことが出来、制性能劣化
を防ぐことが出来る効果がある。
に実装されているキャッシュメモリを代替記憶領域とす
ることにより、ハードウエア量の増加を抑えることが出
来、その結果遅延時間を減らすことが出来、制性能劣化
を防ぐことが出来る効果がある。
【図１】本発明の第一の実施の形態の情報処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の第二の実施の形態の情報処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図３】本発明の実施の形態のキャッシュメモリのキャ
ッシュタグメモリとキャッシュデータメモリの構成を示
すブロック図である。
ッシュタグメモリとキャッシュデータメモリの構成を示
すブロック図である。
２ 入出力制御装置 ３ メモリ ４ 診断装置 ５ 欠陥アドレス検出装置 ８ プロセッサバス ９ システムバス １０ プロセッサ １１ キャッシュメモリ ３１ メモリモジュール ３２ 欠陥メモリモジュール ３６ メモリ制御部 ５１ 比較器 ５２ 欠陥アドレス保持レジスタファイル ５３ 欠陥アドレス検出制御回路 １００ アドレス １０１ タグアドレス １０２ インデックス １０９ 代替記憶エリア １１２ キャッシュデータメモリ １１３ キャッシュタグメモリ １１４ エラービット １１６ キャッシュライン １１９ キャッシュ制御部 ２０１ メモリ応答禁止信号 ３３３ 欠陥メモリ
Claims (6)
- 【請求項１】 キャッシュメモリとメインメモリを有す
るメモリサブシステムにおいて、前記メインメモリに欠
陥がある場合に、前記メインメモリの代わりに前記キャ
ッシュメモリが応答し、前記キャッシュメモリを前記メ
インメモリの代替とすることを特徴とするメモリサブシ
ステム。 - 【請求項２】 上位装置に接続されるメインメモリにお
いて、前記上位装置からの前記メインメモリに対するア
クセスに対し、前記アクセスに対し応答の可否を外部か
らの指示により設定できることを特徴とするメインメモ
リ。 - 【請求項３】 特定のラインをリプレース不可に設定す
るリプレース不可ビットをキャッシュライン毎に有し、
外部からの指示を受けて、特定の前記キャッシュライン
の前記リプレース不可ビットをリプレース不可状態に設
定し、タグアドレスメモリに特定の値を書き込む制御部
とを有することを特徴とするキャッシュメモリ。 - 【請求項４】 メインメモリとキャッシュメモリが接続
され、前記メインメモリは前記メインメモリを診断する
診断装置を有し、前記キャッシュメモリが上位装置へ接
続されるメモリサブシステムにおいて、 前記診断装置が前記メインメモリに欠陥メモリを検出し
たときに、前記診断装置が前記キャッシュメモリへ指示
を出し、 前記キャッシュメモリは、特定のラインをリプレース不
可に設定するリプレース不可ビットをキャッシュライン
毎に有し、前記診断装置からの指示を受けて、特定の前
記キャッシュラインの前記リプレース不可ビットをリプ
レース不可状態に設定し、タグアドレスメモリに特定の
値を書き込む制御部とを有し、 前記上位装置からの前記メインメモリへの前記アクセス
が前記欠陥メモリであるときに、前記キャッシュメモリ
は前記メインメモリの代わりに前記キャッシュメモリが
応答することを特徴とするメモリサブシステム。 - 【請求項５】 メインメモリとキャッシュメモリと前記
メインメモリを診断する診断装置から構成され上位装置
へ接続されるメモリサブシステムにおいて、 前記診断装置が前記メインメモリに欠陥メモリを検出し
たときに、前記診断装置が前記キャッシュメモリと前記
メインメモリへ指示を出し、 前記メインメモリは前記上位装置からの前記メインメモ
リに対するアクセスに対し、前記診断装置からの指示を
受けて、前記アクセスに対し応答のしないよう設定し、 前記キャッシュメモリは、特定のラインをリプレース不
可に設定するリプレース不可ビットをキャッシュライン
毎に有し、前記診断装置からの指示を受けて、特定の前
記キャッシュラインの前記リプレース不可ビットをリプ
レース不可状態に設定し、タグアドレスメモリに特定の
値を書き込む制御部とを有し、 前記上位装置からの前記メインメモリへの前記アクセス
が前記欠陥メモリであるときに、前記メインメモリは前
記アクセスに対して応答せずに、前記キャッシュメモリ
が前記アクセスに対し応答することを特徴とするメモリ
サブシステム。 - 【請求項６】 請求項１、請求項４または５記載のメモ
リサブシステムと入出力装置と中央処理装置をバスで接
続したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11138293A JP2000330875A (ja) | 1999-05-19 | 1999-05-19 | キャッシュメモリ、メインメモリ、メモリサブシステム、情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11138293A JP2000330875A (ja) | 1999-05-19 | 1999-05-19 | キャッシュメモリ、メインメモリ、メモリサブシステム、情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000330875A true JP2000330875A (ja) | 2000-11-30 |
Family
ID=15218511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11138293A Pending JP2000330875A (ja) | 1999-05-19 | 1999-05-19 | キャッシュメモリ、メインメモリ、メモリサブシステム、情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000330875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007213381A (ja) * | 2006-02-10 | 2007-08-23 | Hitachi Ltd | 情報処理装置 |
| JP2008515108A (ja) * | 2004-09-30 | 2008-05-08 | テキサス インスツルメンツ インコーポレイテッド | セット連想リペアキャッシュシステムおよび方法 |
| US9330791B2 (en) | 2013-11-18 | 2016-05-03 | Samsung Electronics Co., Ltd. | Memory systems and methods of managing failed memory cells of semiconductor memories |
-
1999
- 1999-05-19 JP JP11138293A patent/JP2000330875A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008515108A (ja) * | 2004-09-30 | 2008-05-08 | テキサス インスツルメンツ インコーポレイテッド | セット連想リペアキャッシュシステムおよび方法 |
| JP2007213381A (ja) * | 2006-02-10 | 2007-08-23 | Hitachi Ltd | 情報処理装置 |
| US9330791B2 (en) | 2013-11-18 | 2016-05-03 | Samsung Electronics Co., Ltd. | Memory systems and methods of managing failed memory cells of semiconductor memories |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020305 |