JPH0773106A

JPH0773106A - キャッシュメモリ

Info

Publication number: JPH0773106A
Application number: JP5242192A
Authority: JP
Inventors: Mitsuhiro Yamamoto; 満博山本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-09-03
Filing date: 1993-09-03
Publication date: 1995-03-17
Anticipated expiration: 2013-01-21
Also published as: JP2701703B2

Abstract

(57)【要約】【目的】キャッシュ・メモリ内の記憶素子が故障した場
合に、故障箇所を含むエントリを使用禁止にすること
で、システムの性能を落とさずにキャッシュ・メモリの
正常動作を可能とするキャッシュメモリの提供。【構成】ウェイが単数のダイレクトマップ方式、又は複
数ウェイを有するセットアソシアティブ方式のキャッシ
ュメモリにおいて、前記ウェイを構成するエントリ毎に
エントリが有効か無効かを示す手段を備え、該手段が無
効を示すエントリの使用を禁止することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリに関
し、特に信頼性の高いキャッシュメモリに関する。

【０００２】

【従来の技術】従来のキャッシュメモリを図面を参照し
て以下に説明する。図５は、一般的なキャッシュメモリ
方式の構成概念を示すブロック図を示している。同図に
示すように、キャッシュメモリ方式においては、ＣＰＵ
１から要求に応じてメインメモリ２のうち使用頻度の高
いデータを高速のメモリであるキャッシュメモリ３に記
憶し、ＣＰＵ１からのアクセスに対して、メインメモリ
２に代わってデータの読み出し／書き込みが高速に行わ
れる。

【０００３】また、例えば特開平１−２２８０３６に
は、不良ビットが存在しても、それによる誤動作を防止
でき、その結果不良品を良品にすることができるような
キャッシュメモリとして、図６に示すように、４ウェイ
・セット・アソシアティブ方式のキャッシュメモリが開
示されている。

【０００４】図６において、ＣＰＵ１の要求アドレス４
は、アドレス・タグ４ａと、セット・セレクト４ｂと、
ワード・セレクト４ｃとから構成されている。

【０００５】アドレス・タグ４ａは、アドレス・タグ比
較器８に与えられ、セット・セレクト４ｂはアドレス・
タグメモリ５、データメモリ７及びＬＲＵ１２に与えら
れる。ワード・セレクト４ｃはワードセレクタ９に与え
られる。

【０００６】アドレス・タグメモリ５は、ＣＰＵ１から
出力された要求アドレス４のタグ部分を複数個記憶し、
データメモリ７はアドレス・タグメモリ５内のアドレス
に対応するデータを複数個記憶している。

【０００７】チェックビット１３は、各ウェイのアドレ
ス・タグメモリ５にそれぞれ付加され、対応するアドレ
ス・タグメモリ５が有効か無効かを示す。

【０００８】アドレス・タグメモリ５及びデータメモリ
７のアクセスは、セット・セレクト４ｂに基づいて行わ
れる。すなわち、セット・セレクト４ｂによって選択さ
れたアドレス・タグメモリ５の記憶領域からタグアドレ
スおよびチェックビット１３の内容が読み出されてアド
レス・タグ比較器８に与えられ、チェックビット１３の
内容はＬＲＵ１２にも与えられる。また、セット・セレ
クト４ｂによって選択されたデータメモリ７の記憶領域
からデータ・ブロックが読み出されてワードセレクタ９
に与えられる。

【０００９】ワード・セレクタ９は、与えられるワード
・セレクト４ｃに基づいて、１つのデータ・ブロック中
に含まれる複数ワードのうち、１又は複数のワードを選
択してウェイセレクタ１０に与える。

【００１０】一方、アドレス・タグ比較器８は、ＣＰＵ
１から現在要求されているアドレス４のアドレス・タグ
４ａと、アドレス・タグメモリ５から読み出されたタグ
アドレスとを比較し、一致しているか否かを検出する。
一致検出を行う際、チェックビット１３の内容が無効を
示していた場合、ヒット信号はミスヒットを示し、チェ
ックビット１３の内容が有効を示していた場合、アドレ
ス・タグ４ａとアドレス・タグメモリ５から読み出され
たタグアドレスの比較結果を示し、ウェイセレクタ１０
に与えられる。

【００１１】チェックビット１３の内容が無効を示した
場合、ＬＲＵ１２は対応したウェイを書き込み対象から
外す。チェックビット１３の値の設定はレーザーでカッ
トする方法がある。なお、ＬＲＵ１２はLeast Recently
Usedアルゴリズムに従ってどのウェイのアドレス・タ
グメモリ５及びデータメモリ７を書き換えるかを制御し
ている。

【００１２】このキャッシュメモリでは、チェックビッ
ト１３の内容が無効を示している場合、対応するウェイ
は使用不可能となり、キャッシュメモリはその他の正常
なウェイだけキャッシュ動作を行うことになる。

【００１３】したがって、メモリ内に不良ビットが存在
しても、チェックビット１３を無効に設定することで、
キャッシュメモリを正常に動作させることが可能とな
る。

【００１４】

【発明が解決しようとする課題】しかしながら、前記特
開平１−２２８０３６（「従来例」という）のキャッシ
ュメモリには、下記の３つの重大な問題点がある。

【００１５】従来例の第１の問題点は、不良ビットが発
生した場合のキャッシュメモリの性能低下が著しいとい
う点である。すなわち、従来例の４ウェイのセット・ア
ソシアティブ方式のキャッシュメモリにおいては、メモ
リに１ビットでも不良が発生したウェイは無効化される
ため、ウェイ数は４ウェイが３ウェイに、２ウェイが１
ウェイのダイレクトマップになり、したがって無効化後
のキャッシュメモリ容量は４ウェイの場合は７５％、２
ウェイの場合は５０％に低下する。

【００１６】また、不良発生前のキャッシュ容量が４Ｋ
バイトの場合、４ウェイ（１ウェイ当たり１Ｋバイト）
のヒット率は９１％、２ウェイ（１ウェイ当たり２Ｋバ
イト）のヒット率は９０％であるのに対して、１ビット
不良発生後には、４ウェイのヒット率は８９％、２ウェ
イのヒット率は８５％に低下することが実験により求め
られている（例えば、John L.Hennesy, David A.Patter
son著, "Computer Architecture A Quantitative Appro
ach", 1990 by Morgan Kaufman Publishers, Inc.刊、
第421〜422頁、図8.12及び8.13等参照）。

【００１７】前記従来例の第２の問題点は、キャッシュ
メモリ・システムの信頼性が低い点である。従来のキャ
ッシュメモリの構成では不良が発生するたびにウェイ数
が１減少することになる。すなわち、キャッシュメモリ
・システムが動作可能な不良発生回数はウェイ数から１
減じた値となる。４ウェイ方式のキャッシュメモリ・シ
ステムの場合、不良が４回発生すると使用可能なキャッ
シュメモリは存在しなくなり、キャッシュメモリが動作
できなくなる。

【００１８】さらに、前記従来例の第３の問題点は、ダ
イレクトマップ方式のキャッシュメモリ・システムには
適用できない点である。前記従来例をダイレクトマップ
方式（１ウェイ方式）で使用した場合、不良が１回発生
すると使用可能なキャッシュメモリが存在しなくなり、
キャッシュメモリが動作不可能になる。

【００１９】したがって、本発明は前記問題点を解消
し、キャッシュメモリ内の記憶素子が故障した場合に故
障箇所を含むエントリを使用禁止にすることで、システ
ムの性能を落とさずにキャッシュ・メモリの正常動作を
可能とするキャッシュメモリを提供することを目的とす
る。

【００２０】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ウェイが単数のダイレクトマップ方式、
又は複数ウェイを有するセット・アソシアティブ方式の
キャッシュメモリにおいて、前記ウェイを構成するエン
トリ毎にエントリが有効か無効かを示す手段を設け、該
手段が無効を示すエントリの使用を禁止することを特徴
とするキャッシュメモリを提供する。

【００２１】また、本発明は、エントリが有効か無効か
を示す手段が、マイクロプロセッサの所定の命令により
書き込み及び読み出しが制御されるビットフラグで構成
されたキャッシュメモリを提供する。

【００２２】さらに、本発明は、エントリが有効か無効
かを示す手段が、複数のビットフラグから成り、同一エ
ントリに複数回メモリ不良が発生した時に該エントリの
無効を示すように構成されたキャッシュメモリを提供す
る。

【００２３】そして、本発明は、好ましい実施態様とし
て、請求項４、５に記載のキャッシュメモリの構成を提
供する。

【００２４】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２５】

【実施例１】図１を参照して、本発明の第１の実施例に
ついて説明する。図１には、本発明に係るウェイが単数
のダイレクトマップ方式のキャッシュメモリの構成を示
すブロック図が示されている。本実施例においては、不
良メモリアレイを示すビットへの書き込みは、マイクロ
プロセッサ側のソフトウェア制御によって行われる。

【００２６】図１に示すように、メモリアレイ２１ａ
は、アドレス・タグを格納するＴａｇ、アドレスタグＴ
ａｇのパリティを格納するＴａｇＰ、アドレスタグに対
応するデータを格納するＤａｔａ、データのパリティを
格納するＤａｔａＰ、特定アドレスに対してエントリを
無効化することを示すフラグであるバリッドビット（Va
lid_bit）、及び、メモリアレイ２１ａのエントリの不
良を示すフェイルビット（fail_bit）から構成されてい
る。

【００２７】なお、メモリアレイ２１ａの各エントリ
は、例えば図６に示す要求アドレス４の下位アドレスで
あるセット・セレクト４ｂに基づいてアクセスされる。

【００２８】メモリアレイ２１ａ内の各エントリ毎に設
けられたバリッドビットとは、不図示のメインメモリと
キャッシュメモリが保持するデータとが互いに異なるこ
とを示すフラグで、通常、ＤＭＡ（ダイレクト・メモリ
・アクセス）によりメインメモリの内容が書き換えられ
た場合に、不図示のＤＭＡコントローラがバリッドビッ
トをセットする。あるいは、ライトバック方式のキャッ
シュメモリにおいては、マイクロプロセッサから部分ワ
ードの書き込みが行なわれる場合、メインメモリにデー
タが直接書き込まれ、キャッシュメモリには、該当する
エントリが保持するデータがこの書き込みによって無効
となったことを示すために、プロセッサがバリッドビッ
トをセットする。

【００２９】また、エントリ毎に設けられたフェイルビ
ットは、該エントリのメモリが正常に読み書きできない
という物理的な不良の存在を示すフラグである。

【００３０】双方向バッファ２２は、メモリアレイ２１
ａ内のフェイルビットの読み出し書き込み用のバッファ
である。

【００３１】比較器２３は、要求アドレス４（図６参
照）の上位アドレス４０とこの上位アドレス４０に対す
る下位アドレスのセット・セレクト４ｂで選択されたメ
モリアレイ２１ａ内のアドレス・タグＴａｇの読み出し
内容とを比較し、両者が同一の場合、比較結果“１”を
出力する。

【００３２】ＯＰコード４４は、本実施例に係るキャッ
シュメモリとともに用いられるマイクロプロセッサ（図
５参照）の命令コードであり、デコーダ２４は、マイク
ロプロセッサから転送されたＯＰコード４４をデコード
する。

【００３３】バスバッファ２５は、メモリアレイ２１ａ
内のフェイルビットの外部データバス４５への読み出し
用のバッファである。

【００３４】上位アドレス４０は、キャッシュメモリを
アクセスする際のアドレスであり、メモリアレイ２１ａ
内のアドレス・タグＴａｇと対応している。

【００３５】信号４１は、比較器２３の入力が不一致、
すなわち比較器２３の出力が“０”、又はメモリアレイ
２１ａ内のバリッドビットの値が“１”の場合に、キャ
ッシュのミスヒットを通知する信号である。

【００３６】セット・フェイルビット（set_fail_bit）
信号４２は、デコーダ２４のデコード出力信号であり、
双方向バッファ２２の出力制御端子に接続され、メモリ
アレイ２１ａに対して双方向バッファ２２を書き込み方
向に制御し、図示の如く、“１”が双方向バッファ２２
を介してメモリアレイ２１ａに伝達される。

【００３７】ストア・フェイルビット（store_fail_bi
t）信号４３は、デコーダ２４のデコード出力信号であ
り、バスバッファ２５のゲートを開けメモリアレイ２１
ａ内のフェイルビットの読み出し制御を行い、外部デー
タバス４５を介してバスバッファ２５の出力が読み出さ
れる。なお、フェイルビットの読み出し時、双方向バッ
ファ２２は読み出し方向に制御される。

【００３８】図１において、例えばメモリアレイ２１ａ
内の同一箇所で複数回パリティエラーが発生する等によ
り、メモリアレイ２１ａ内で不良ビットの存在が検出さ
れると、割込み信号によりマイクロプロセッサ上で現在
実行中のプログラムの流れを変更し、メモリアレイ２１
ａ内の不良箇所の処理を行う。

【００３９】具体的には、マイクロプロセッサが処理プ
ログラム内でメモリアレイ２１ａ内のフェイルビットへ
の書き込み命令ＳＦ（Set_Fail_bit）を実行すると、デ
コーダ２４で該命令がデコードされ、セット・フェイル
ビット（set_fail_bit）信号４２がアクティブとなり、
メモリアレイ２１ａ内の不良エントリに対応するフェイ
ルビット（fail_bit）位置にメモリエントリの不良を示
す情報である“１”が書込まれる。

【００４０】メモリアレイ２１ａからタグアドレスが読
出され、上位アドレス４０と比較器２３で比較される際
に、メモリアドレス２１ａ内のフェイルビットの内容が
“１”である場合、比較器２３の比較結果に関わらずミ
スヒット信号４１がアクティブとなりキャッシュのミス
ヒットを示し、このためメインメモリからデータがロー
ドされる。

【００４１】本発明のキャッシュメモリを用いたシステ
ムの電源を落とす場合、メモリアレイ２１ａ内のフェイ
ルビットの内容を保持しておく必要がある。マイクロプ
ロセッサがプログラム内でフェイルビットの読み出し命
令ＳＴＦ（STore Fail_bit）を実行すると、デコーダ２
４によりストアフェイルビット信号４３がアクティブと
なり、メモリアレイ２１ａ内のフェイルビットの内容が
データバス４５に出力され、この情報は外部記憶装置に
格納保持される。

【００４２】

【実施例２】次に、図２、及び３を参照して、本発明の
第２実施例について説明する。

【００４３】図２には、本発明の第２の実施例に係るダ
イレクトマップ方式のキャッシュメモリの構成を示すブ
ロック図が示されている。本発明の第２の実施例では、
不良メモリアレイを示すビットへの書き込みはハードウ
ェアで行われる。また、図３には、図２の動作を示すタ
イミング図が示されている。

【００４４】図２に示すように、メモリアレイ２１ｂ
は、前記第１の実施例の内メモリアレイ２１ａに更にフ
ェイル・ビフォアビット（fail_before_bit）を追加し
た構成から成る。

【００４５】双方向バッファ２２は、メモリアレイ２１
ｂ内のフェイルビット（fail_bit）の読み出し及び書き
込み用のバッファである。

【００４６】符号２３は、上位アドレス４０とこの上位
アドレス４０に対する下位アドレスで選択されたメモリ
アレイ２１ｂ内のアドレス・タグＴａｇの読み出し内容
とを比較し、入力が同じ場合、比較結果“１”を出力す
る比較器である。

【００４７】双方向バッファ２６は、メモリアレイ２１
ｂ内のフェイル・ビフォアビット（fail_before_bit）
の読み出し及び書き込み用のバッファである。

【００４８】ラッチ２７は、メモリアレイ２１ｂの読み
出しサイクル時にパリティ・エラー信号４７をラッチ
し、ラッチ２８は、メモリアレイ２１ｂの読み出しサイ
クル時にメモリアレイ２１ｂ内のフェイル・ビフォアビ
ットの内容をラッチする。

【００４９】パリティ・ジェネレータ２９は、メモリア
レイ２１ｂ内のアドレス・タグＴａｇのパリティを計算
し、パリティ・ジェネレータ３０は、メモリアレイ２１
ｂ内のデータＤａｔａのパリティを計算する。

【００５０】比較器３１は、パリティ・ジェネレータ２
９のパリティ計算結果とメモリアレイ２１ｂ内のアドレ
ス・タグＴａｇのパリティＴａｇＰの値とを比較し、こ
れらが互いに異なる場合に比較結果“０”を出力する。
また、比較器３２はパリティ・ジェネレータ３０のパリ
ティ計算結果とメモリアレイ２１ｂ内のＤａｔａのパリ
ティＤａｔａＰの値を比較し、両者が異なる場合、比較
結果“０”を出力する。

【００５１】ラッチ３３は、メモリアレイ２１ｂの読み
出しサイクル時にメモリアレイ２１ｂ内のフェイルビッ
ト（fail_bit）の内容をラッチする。

【００５２】符号４０は、キャッシュメモリをアクセス
する際のアドレスであり、メモリアレイ２１ｂ内のＴａ
ｇに対応する上位アドレスである。

【００５３】信号４１は、比較器２３の比較結果が不一
致又はメモリアレイ２１ｂ内のバリッドビット（Valid_
bit）の値が“１”の場合にキャッシュ・ミスヒットを
示す信号である。

【００５４】信号４６は、メモリアレイ２１ｂの読み出
しおよび書き込みを制御するキャッシュ・リード／ライ
ト（cache_read/￣write）信号である。なお、信号名に
付された記号“￣”は、該信号が低レベルでアクティブ
であることを示し、信号４６は低レベルの時にキャッシ
ュの書き込みを、高レベルの時に読み出しを制御する。

【００５５】パリティ・エラー信号４７は、メモリアレ
イ２１ｂ内のＴａｇのパリティ計算結果とＴａｇＰ、又
はメモリアレイ２１ｂ内Ｄａｔａのパリティ計算結果と
ＤａｔａＰのいずれか一方が不一致の場合、すなわち、
比較器３１，３２のいずれか一方の出力が“０”の時
に、“１”となる。パリティ・エラー信号４７は、ラッ
チ２７のデータ入力端子に接続される。

【００５６】また、信号４８は、キャッシュ・リード／
ライト（cache_read/￣write）信号４６とラッチ３３の
出力を入力とするＯＲゲートの出力信号であり、メモリ
アレイ２１ｂ内のフェイルビット（fail_bit）専用の読
み出し及び書き込みを制御するフェイルビット・リード
／ライト（fail_bit_read/￣write）信号である。

【００５７】次に、本発明の第２の実施例の動作を、図
２、図３を参照して説明する。

【００５８】初期状態時、メモリアレイ２１ｂ内のフェ
イルビット（fail_bit）、及びフェイル・ビフォアビッ
ト（fail_before_bit）の値はすべて“０”である。

【００５９】図３に示すように、メモリアクセスのサイ
クル１では、前半の読み出しサイクル中において、メモ
リアレイ２１ｂの特定のエントリが読み出されパリティ
チェックの結果パリティ・エラーが発生し、パリティ・
エラー信号４７がアクティブとなる。

【００６０】パリティ・エラー信号４７は、キャッシュ
・リード／ライト（cache_read/￣write）信号４６の立
ち下がりでラッチ２７に取り込まれ、サイクル１の後半
の書き込みサイクルでメモリアレイ２１ｂ内のフェイル
・ビフォアビット（fail_before_bit）に書込まれる。

【００６１】本実施例においては、メモリアレイ２１ｂ
内にて、図３に示すように、パリティエラーがサイクル
１で発生した場合、直ちにメモリ不良とせず、再度同一
箇所がアクセスされ再びパリティ・エラーが発生した場
合にのみ、エントリの無効が判定される。これにより、
メモリ不良検出の確度を高めている。

【００６２】したがって、図３のサイクル２では、サイ
クル１と同一のエントリが再度アクセスされ、パリティ
チェックの結果パリティ・エラーが再び発生している。
パリティ・エラー信号４７は、キャッシュ・リード／ラ
イト（cache_read/￣write）信号４６の立ち下がりでラ
ッチ２７に保持される。

【００６３】また、メモリアレイ２１ｂ内のフェイル・
ビフォアビットの値は、キャッシュ・リード／ライト
（cache_read/￣write）信号６の立ち下がりでラッチ２
８に保持され、サイクル２の後半でメモリアレイ２１ｂ
内の該当するフェイルビット（fail_bit）に書込まれ
る。

【００６４】なお、一度メモリアレイ２１ｂ内のフェイ
ルビットに“１”が書込まれると、書き込みサイクル時
にフェイルビット・リード／ライト（fail_bit_read／
￣write）信号４８はマスクされ、メモリアレイ２１ｂ
内のフェイルビットへの書き込みができなくなる。

【００６５】図３のサイクル３では、パリティ・エラー
は発生していないが、サイクル２でメモリアレイ２１ｂ
内のフェイルビットに“１”が書込まれているため、ミ
スヒット信号４１がアクティブとなる。

【００６６】

【実施例３】次に、本発明の第３実施例について説明す
る。

【００６７】図４には、本発明の実施例に係る４ウェイ
・セット・アソシアティブ方式のキャッシュメモリの構
成を示すブロック図が示されている。

【００６８】図４において、フェイルビット１４以外は
図６に示した前記従来例と同等なので説明を省略する。

【００６９】フェイルビット１４はアドレス・タグ５の
エントリに対して１対１に対応するビットで、各エント
リが有効か無効かを示す。

【００７０】キャッシュメモリ・リードの場合、アドレ
ス・タグ４ａに対応するアドレス・タグメモリ５、フェ
イルビット１４が読み出され、アドレス・タグ４ａとア
ドレス・タグメモリ５とがアドレス・タグ比較器８で比
較される。

【００７１】アドレス・タグ比較器８における比較結果
が一致し且つフェイルビット１４の内容が有効の場合は
キャッシュヒットとなる。比較結果が不一致、又はフェ
イルビット１４の内容が無効を示す場合はキャッシュミ
スヒットとなる。

【００７２】フェイルビット１４の内容が無効でキャッ
シュミスヒットとなり、書き込み対象エントリを決める
場合、フェイルビット１４の内容が無効を示すエントリ
を書き込み対象から外す制御を行う。

【００７３】なお、図４の４ウェイ・セット・アソシア
ティブ方式のキャッシュメモリにおいては、前記第１又
は第２の実施例で説明したメモリアレイ及びフェイルビ
ット制御回路が実装されており、不良が検出されたエン
トリへのフェイルビットの書き込みがソフトウェア制御
又はハードウェア制御により行なわれる。

【００７４】以上、本発明の実施例に係るキャッシュメ
モリにおいては、メモリに１ビット不良が発生した場合
に、特定ウェイの特定エントリのみが無効化されるた
め、無効化前のキャッシュメモリ容量が４Ｋバイトの場
合、無効化によって元の容量の９９．９０％の容量とな
り、性能低下は皆無と言ってよい。

【００７５】より詳細には、１エントリが１ワード（４
バイト）、データ領域が４Ｋバイトのキャッシュにおい
て、総エントリは１０２４本で、１エントリに不良が発
生しエントリ数が１０２３本になった場合、メモリ容量
は元の容量の９９．９０％となり、無効化によって容量
は僅か０．１％減少するだけである。

【００７６】また、本実施例においては、不良発生によ
りウェイ数が減少することはなく、また、キャッシュシ
ステムは１ウェイのエントリ数回の不良が発生するまで
正常動作する。

【００７７】一般的なキャッシュメモリ・システムで
は、１ウェイ当たりのエントリ数は少なくても２５６程
度あるため、従来例の４ウェイ構成では、最悪４回（毎
回異なるウェイに不良が発生する）でキャッシュ動作が
できなくなるのに対して、本実施例では最悪２５６回
（特定ウェイで毎回異なるエントリに不良が発生）で動
作不能となり、したがって信頼性を定量的に評価する
と、本実施例に係るキャッシュメモリは前記従来例より
２５６／４＝６４倍も信頼性を向上している。

【００７８】さらに、本発明を１ウェイのダイレクトマ
ップ方式のキャッシュメモリ・システムに適用した場
合、前記第１、２の実施例に説明したように、エントリ
単位の無効化を管理するため、不良が発生した場合、エ
ントリ数が減るだけで、キャッシュシステムとして使用
可能である。

【００７９】なお、本発明は、以上説明したように、多
様な実施例を提供しているが、本発明の原理に準ずる他
の実施例をも含む。

【００８０】

【発明の効果】以上説明したとおり、本発明のキャッシ
ュメモリは、前記従来のキャッシュメモリについて掲げ
た重大且つ基本的問題点を全て解決するものである。

【００８１】すなわち、本発明によれば、前記第１の問
題点に対して、不良ビットが発生した場合でも、ほとん
ど性能低下を生じない。すなわち、本発明では、メモリ
に１ビット不良が発生した場合に、特定ウェイの特定エ
ントリのみが無効化されるため、無効化前のキャッシュ
メモリ容量が４Ｋバイトの場合、無効化によって容量は
僅か０．１％低下するだけであり、性能低下は皆無と言
ってよい。

【００８２】また、本発明では不良ビットの無効化をエ
ントリ単位に行うため、ウェイ数の減少という問題は存
在せず、したがって、以上の２点から、本発明において
は、キャッシュメモリ・システムの性能指標であるヒッ
ト率は無効化前と変わらないという利点を有する。

【００８３】さらに、本発明は、前記第２の問題点を解
決し、キャッシュメモリ・システムの高信頼性を達成す
るものである。すなわち、前記従来例では不良が発生す
るたびにウェイ数が減少し、ウェイ数回不良が発生する
とキャッシュメモリ・システムが動作しなくなるのに対
して、本発明においては、不良発生によりウェイ数が減
少することはなく、また、キャッシュシステムは１ウェ
イのエントリ数回の不良が発生するまで正常動作する。

【００８４】ところで、一般的なキャッシュメモリ・シ
ステムでは、１ウェイ当たりのエントリ数は少なくても
２５６程度あるため、本発明は、従来の４ウェイ構成の
キャッシュメモリより６４倍も信頼性を向上している。

【００８５】さらにまた、本発明は、前記第３の問題点
を解決し、ダイレクトマップ方式のキャッシュメモリ・
システムにも適用可能である。すなわち、本発明はエン
トリ単位に無効化を管理するため、不良が発生しても、
エントリ数が減少するだけで、キャッシュ・システムと
して使用可能であるとい利点を有する。

【００８６】そして、本発明は、エントリ毎にエントリ
の無効を示すビットを複数設けメモリ不良検出の確度を
高める構成を提供し、キャッシュメモリ・システム全体
の効率及び信頼性を著しく高めるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るキャッシュメモリ
の構成を示すブロック図である。

【図２】本発明の第２の実施例に係るキャッシュメモリ
の構成を示すブロック図である。

【図３】本発明の第２の実施例の動作を示すタイミング
図である。

【図４】本発明の第３の実施例に係る４ウェイ・セット
・アソシアティブ方式のキャッシュメモリの構成を示す
ブロック図である。

【図５】キャッシュメモリ方式の概略構成を示す概念図
である。

【図６】従来の４ウェイ・セット・アソシアティブ方式
のキャッシュメモリの構成を示すブロック図である。

【符号の説明】

１ＣＰＵ２メインメモリ３キャッシュメモリ４要求アドレス４ａアドレス・タグ４ｂセット・セレクト４ｃワード・セレクト５アドレス・タグメモリ７データメモリ８アドレス・タグ比較器９ワードセレクタ１０ウェイセレクタ１２ＬＲＵ１３チェックビット１４フェイルビット２１ａ，２１ｂメモリアレイ２２，２６双方向バッファ２３，３１，３２比較器２４デコーダ２５バスバッファ２７，２８，３３ラッチ２９，３０パリティ・ジェネレータ４０上位アドレス４１ミスヒット信号４２セット・フェイルビット（set_fail_bit）信号４３ストア・フェイルビット（store_fail_bit）信号４４ＯＰコード４５外部データバス４６キャッシュ・リード／ライト（cache_read/￣wri
te）信号４７パリティ・エラー信号４８フェイルビット・リード／ライト（fail_bit_rea
d/￣write）信号

Claims

【特許請求の範囲】

【請求項１】ウェイが単数のダイレクトマップ方式、又
は複数ウェイを有するセット・アソシアティブ方式のキ
ャッシュメモリにおいて、前記ウェイを構成するエント
リ毎にエントリが有効か無効かを示す手段を備え、該手
段が無効を示すエントリの使用を禁止することを特徴と
するキャッシュメモリ。
【請求項２】前記エントリが有効か無効かを示す手段
が、マイクロプロセッサの所定の命令により書き込み及
び読み出しが制御されるビットフラグで構成されたこと
を特徴とする請求項１記載のキャッシュメモリ。
【請求項３】前記エントリが有効か無効かを示す手段
が、複数のビットフラグから成り、同一エントリに複数
回メモリ不良が発生した時に該エントリの無効を示すよ
うに構成されたことを特徴とする請求項１記載のキャッ
シュメモリ。
【請求項４】前記エントリが、アドレス・タグ、アドレ
ス・タグのパリティ情報を格納するタグ・パリティ、デ
ータメモリ、データのパリティ情報を格納するデータパ
リティ、エントリの無効を示すフラグであるバリッドビ
ット、及びエントリ内におけるメモリ不良の存在を示す
フラグであるフェイルビットから成り、該エントリを複
数含むメモリアレイと、前記アドレス・タグと上位アドレスとを比較する比較器
と、前記比較器の出力と、フェイルビット、及びバリッドビ
ットとに基づきミスヒット信号を出力するゲート手段
と、マイクロプロセッサのフェイルビット書き込み命令及び
読み出し命令をデコードし前記メモリアレイに対しフェ
イルビットの書き込み及び読み出しを制御する信号を出
力するデコード手段と、を備え、メモリ不良のエントリ検出時に、前記マイクロプロセッ
サが前記フェイルビット書き込み命令を実行し、前記メ
モリ不良のエントリのフェイルビットをオンにセットす
るように構成されて成る請求項２記載のキャッシュメモ
リ。
【請求項５】前記エントリが、アドレス・タグ、アドレ
ス・タグのパリティ情報を格納するタグ・パリティ、デ
ータメモリ、データのパリティ情報を格納するデータパ
リティ、エントリの無効を示すバリッドビット、エント
リ内におけるメモリ不良の存在を示すフェイルビット及
びフェイル・ビフォアビットから成り、該エントリを複
数含むメモリアレイと、前記アドレス・タグのパリティを生成する第１のパリテ
ィ生成器と、前記データのパリティを生成する第２のパリティ生成器
と、前記第１のパリティ生成器と前記タグ・パリティを入力
とする第１の比較器と、前記第２のパリティ生成器と前記データ・パリティを入
力とする第２の比較器と、前記第１及び第２の比較器の出力を入力しパリティ・エ
ラー信号を出力する第１のゲート手段と、前記第１のゲート手段の出力であるパリティ・エラー信
号をキャッシュ書き込み信号で取り込み、これを一旦メ
モリアレイのメモリ不良のエントリのフェイル・ビフォ
アビットに出力する第１のラッチ回路と、前記メモリ不良のエントリに格納されたフェイル・ビフ
ォアビットをキャッシュ読み出し信号で取り込み、これ
を対応のエントリのフェイルビットに出力する第２のラ
ッチ回路と、前記フェイルビットを取り込みこれを保持する第３のラ
ッチ回路と、前記キャッシュ書き込み信号と前記第３のラッチ回路の
出力を入力し、メモリアレイのフェイルビットへの書き
込みをマスクする第２のゲート手段と、アドレス・タグと上位アドレスとを比較する比較器と、前記エントリのフェイルビット、前記バリッドビット、
及び前記比較器の出力に基づきミスヒット信号を出力す
る第３のゲート手段と、を備え、前記ファイル・ビフォアビットが“１”のエントリにつ
いて再度パリティ・エラーが検出された時に、該エント
リのフェイルビットに基づき前記ミスヒット信号をアク
ティブとする請求項３記載のキャッシュメモリ。