JPS6223901B2

JPS6223901B2 -

Info

Publication number: JPS6223901B2
Application number: JP55020863A
Authority: JP
Inventors: Matao Ito; Haruhiko Tsunoda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-02-20
Filing date: 1980-02-20
Publication date: 1987-05-26
Also published as: JPS56117400A

Description

【発明の詳細な説明】本発明は、データ部およびタグ部にエラー検出
訂正コード（ハミング・チエツク・ビツト）を付
加したスワツプ方式のバツフア記憶方式におい
て、アクセス・タイムを増加することなく、また
付加回路も極めて少なくできるようにしたバツフ
ア記憶制御方式に関するものである。

バツフア記憶方式には、ストア・スルー方式と
スワツプ方式とがある。ストア・スルー方式と
は、ストアするデータをバツフア記憶のみならず
主記憶にもストアし、主記憶とバツフア記憶の一
致を常に取る方式である。スワツプ方式では、ス
トアは常にバツフア記憶に対してのみ行われ、主
記憶に対しては行われない。したがつて、最新の
データはバツフア記憶にあり、バツフア記憶と主
記憶の一致は取られていない。両方式の得失は一
概には論じられないが、従来の殆んどの計算機で
はストア・スルー方式が採用されている。この理
由の１つは、ストア・スルー方式ではバツフア記
憶は主メモリのコピーを常に保持しているから、
バツフア記憶に障害があつてもバツフア記憶の障
害箇所を切離して主記憶からデータを再フエツチ
して使用すれば、ジヨブのアベンドあるいはシス
テム・ダウンという事態を避けられるのに対し、
スワツプ方式ではバツフア記憶に障害があつた場
合、バツフア記憶と主記憶との一致は取れていな
いから、バツフア記憶にエラー検出訂正コードで
も付加していない限り、ジヨブのアベントあるい
はシステム・ダウンといつた事態を避けられない
からである。

バツフア記憶にエラー検出訂正コードを付加す
ることは、従来次の理由で困難であつた。すなわ
ち、エラー検出訂正コードを付加した主記憶のよ
うに、チエツク時間と訂正時間をアクセス・タイ
ムに追加することは、バツフア記憶のアクセス時
間が小さいので難しい。また、バツフア記憶のタ
グ部にエラー検出訂正コードを付加した場合、検
出／訂正して実アドレスの上位アドレス部分と一
致を取ることは、バツフア記憶のアクセス時間を
増大させること及び付加回路を増大させること等
の理由により採用し難い。

本発明は、上記の考察に基づくものであつて、
データ部およびタグ部にエラー検出訂正コードを
付加したスワツプ方式のバツフア記憶方式におい
て、エラー検出訂正コードを付加してもアクセ
ス・タイムを増加させることなく、また付加回路
も極めて小さくできるようにしたバツフア記憶制
御方式を提供することを目的としている。そして
そのため、本発明のバツフア記憶制御方式は、パ
リテイ・ビツトおよびエラー検出訂正コードが付
加されたタグ・データが格納されたタグ部と、パ
リテイ・ビツトおよびエラー検出訂正コードが付
加されたデータが格納されたデータ部とを備える
スワツプ方式で且つセツトアソシアテイブ方式の
バツフア記憶装置において、上記データ部から取出されたアクセス要求に対
応するデータにパリテイ・エラーが検出された場
合には、当該データに対応するタグ・データの中
の変更ビツトの値を調べ、当該変更ビツトがオフ
のときには上記タグ部内の当該データに対応する
タグ・データの無効化ビツトをオンとし、当該変
更ビツトがオンのときには当該データに付加され
ているエラー検出訂正コードを用いて当該データ
を訂正し、訂正された当該データを主記憶の該当
する記憶場所に書込むと共に、上記タグ部内の当
該データに対応するタグ・データの無効化ビツト
をオンとし、上記タグ・データ部から読出されたタグ・デー
タにパリテイ・エラーが検出された場合には、当
該タグ・データの中の変更ビツトの値を調べ、当
該変更ビツトがオフのときには上記タグ部内の当
該タグ・データの無効化ビツトをオンとし、当該
変更ビツトがオンのときには当該タグ・データに
付加されたエラー検出訂正コードを用いてタグ・
データを訂正して当該タグ・データに対応する正
しい主記憶アドレスを求め、当該主記憶アドレス
を用いて当該タグ・データに対応するデータを主
記憶に書込むと共に、上記タグ部内の当該タグ・
データの無効化ビツトをオンとすることを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。

第１図イ，ロは本発明の１実施例のブロツク
図、第２図はデータ・エラー検出時における主記
憶書込み動作を示すタイミング・チヤート、第３
図は主記憶からのリード・シーケンスを示すタイ
ミング・チヤートである。

第１図イ，ロにおいて、１は実効アドレス・レ
ジスタ、２はTLB（Tranlation Lookaside
Buffer）、３は実アドレス・レジスタ、４はバツ
フア記憶のタグ部、５はバツフア記憶のデータ
部、６はパリテイ・チエツク回路群、７−１ない
し７−Ｎはパリテイ・チエツク回路、８−１ない
し８−Ｎは一致回路、９はセレクタ、１０はパリ
テイ・チエツク回路、１１はアライン回路、１２
はオペランド語レジスタ、１３はトランスレーシ
ヨン・レジスタ、１４はエラー・レジスタ、１５
はエラー検出訂正用レジスタ、１６はハミング・
チエツク・ビツト格納部、１７はハミング・チエ
ツク・ジエネレータ、１８は訂正回路、１９は高
速バツフア・レジスタ、２０はハミング・チエツ
ク・ビツト格納部、２１−１は第１の主記憶アド
レス・レジスタ、２１−２は第２の主記憶アドレ
ス・レジスタ、２２はハミング・チエツク・ビツ
ト格納部、２３はハミング・チエツク・ジエネレ
ータ、２４は訂正回路、２５はハミング・チエツ
ク・ビツト格納部、２６はポート・アドレス・レ
ジスタ、２７はエラー・アドレス・レジスタ、２
８はセレクタをそれぞれ示している。

第１図において、タグ部４に格納されるアドレ
ス・データにはパリテイ・ビツトとエラー検出訂
正コードとが付加され、またデータ部５に格納さ
れるデータに対してもパリテイ・ビツトとエラー
検出訂正コードが付加されている。タグ部４に
は、上記のアドレス・データの外に、変更ビツト
（modified bit）、無効化ビツト（invalid bit）お
よび置換禁止ビツト（replace inhibit bit）など
が格納されている。TLB２は論理アドレスを実
アドレスに変換するものである。以下、本発明の
１実施例の動作を説明する。

正常アクセス時には、次のような動作が行われ
る。命令ユニツトからのアドレス・データは、実
効アドレス・レジスタ１のビツト８ないし３１に
セツトされる。実効アドレス・レジスタ１にセツ
トされるアドレス・データは、通常は論理アドレ
スであるので、TLB２を使用して実アドレスに
変換され、実アドレス・レジスタ３のビツト８な
いし２０にセツトされる。また、実効アドレス・
レジスタ１の実アドレス部分ビツト２１ないし２
６を利用し、タグ部４およびデータ部５がアクセ
スされる。

本発明のバツフア記憶はセツトアソシアテイブ
方式であり、タグ部４とデータ部５はそれぞれ同
数のセツトに分かれており、また各セツト内は複
数のラインに分かれている。上記実効アドレスの
ビツト２１ないし２６を用いて、各セツト内にお
ける該アドレスに対応するラインのタグ・データ
を並列的にリードする。タグ部４の各セツト内の
対応するラインが読出され、実アドレス・レジス
タ３の内容と比較される。比較した結果、セツト
ｉが一致すれば、データ部５のセツトｉから読出
されたデータがアライン回路１１によつてバイ
ト・アラインされ、オペランド語レジスタ１２又
は命令語レジスタ（図示せず）にセツトされる。
また、バツフア記憶に所望のデータがなかつた場
合、主記憶へのアドレスを記憶するため、ポー
ト・アドレス・レジスタ２６が用意される。

データ部５から読出されたデータにエラーがあ
つた場合には、次のような動作が行われる。デー
タ部５より読出された複数のデータの中からセツ
トｉのデータがセレクタ９によつて選択され、こ
のデータはワーク・レジスタ（図示せず）にセツ
トされるが、これと同時にパリテイ・チエツク回
路１０によつてパリテイ・チエツクされ、パリテ
イ・エラーが検出されると、エラー・レジスタ１
４がセツトされ、命令ユニツトにエラー検出が通
知される。また、エラー検出位置を示すセツト番
号（一致回路８−１ないし８−Ｎの出力により求
める）とエラーを生じたライン・アドレスである
実効アドレス部のビツト２１ないし２６が第１図
ロに示すエラー・アドレス・レジスタ２７にセツ
トされる。そして、制御回路（図示せず）は、命
令ユニツトからのアクセスを禁止する。もし、エ
ラーが検出されたデータに対応するタグ・データ
の中の変更ビツトがオフ、即ち過去にストアされ
たことを示していなければ、エラー・アドレス・
レジスタ２７の内容を実効アドレス・レジスタ１
に移し、上記タグ・データの無効化ビツトをオン
とすると共に、エラー・データの格納されていた
ブロツクが２度と使用できないようにするため置
換禁止ビツトをオンとする。

エラー・データに対応するタグ・データ内の変
更ビツトがオン、即ち過去においてストアされた
ことがある場合には、このタグ・データの無効化
ビツトをオンとする前に32バイトのエラー・デー
タを８バイトずつエラー検出訂正用レジスタ１５
に読出し、同時に読出されたエラー検出訂正コー
ドを用いてエラーを訂正し、訂正データを高速バ
ツフア・レジスタ１９にセツトする。また、タグ
部４からエラー・データに対応するアドレス・デ
ータを読出し、これとライン・アドレスを併合し
たものを第１の主記憶アドレス・レジスタ２１−
１に入力し、引続いて第２の主記憶アドレス・レ
ジスタ２１−２にセツトし、そして主記憶へ書込
みの起動信号を送る。そのあと上述したような方
法で該当するタグ・データの中の無効化ビツトを
オンとすると共に置換禁止ビツトをオンとする。
上記のシーケンスは第２図に示される。その後、
命令ユニツトからのアクセスは、許可される。

命令ユニツトは、エラーが報告されると、命令
のリトライを行い、再アクセス要求を出す。バツ
フア記憶には求めるデータは存在しないので、実
アドレスが第１の主記憶アドレス・データ２１−
１、ついで第２の主記憶アドレス・レジスタ２１
−２にセツトされ、主記憶に対してリード要求が
出される。主記憶から読出されたデータはエラー
検出訂正用レジスタ１５にセツトされ、ハミン
グ・チエツク・ビツト格納部１６にセツトされて
いる主記憶からのエラー検出訂正コードを用いて
主記憶から読出されたデータにエラーがないか否
かがチエツクされ、もしエラーがあれば訂正され
て訂正データが高速バツフア・レジスタ１９にセ
ツトされ、データ部５に書込まれると同時にアラ
イン回路１１に入れられ、オペランド語レジスタ
１２にセツトされ、命令ユニツトに渡される。ア
ドレス・データは実アドレス・レジスタ３から第
１の主記憶アドレス・レジスタ２１−１にセツト
され、エラー検出訂正コードが生成される。アド
レス・データは第１の主記憶アドレス・レジスタ
２１−１から第２の主記憶アドレス・レジスタ２
１−２に移され、生成されたエラー検出訂正コー
ドと共にタグ部４に書込まれる。上記のシーケン
スは第３図に示される。

タグ部にエラーがあつた場合には次のような動
作が行われる。タグ部に格納される各タグ・デー
タにはパリテイ・ビツトとエラー訂正検出コード
が付加されている。タグ部の各セツトから読出さ
れたタグ・データは、対応するパリテイ・チエツ
ク回路７−１，………，７−Ｎによつてパリテ
イ・チエツクされる。パリテイ・エラーが検出さ
れた場合には、エラー報告が命令ユニツトに送ら
れると共に、エラー・セツト番号とエラー・ライ
ン・アドレスがエラー・アドレス・レジスタ２７
に記憶される。セレクタ９からのデータにパリテ
イ・エラーが検出された場合と同様に、エラーが
検出されたタグ・データの中の変更ビツトがオフ
であれば、エラー・アドレス・レジスタ２７の内
容を実効アドレス・レジスタ１にセツトし、上記
タグ・データの無効化ビツトをオンすると同時に
置換禁止ビツトもオンにする。変更ビツトがオン
である場合には、タグ・データの中のアドレス・
データとエラー検出訂正コードをそれぞれ第１の
主記憶アドレス・レジスタ２１−１とハミング・
チエツク・ビツト格納部２２にセツトし、エラー
訂正して訂正アドレス・データを第２の主記憶ア
ドレス・レジスタにセツトし、主記憶に対して書
込み要求を出す。命令ユニツトの動作は、デー
タ・エラー検出時と同じである。

バツフア記憶へデータをストアする際、データ
に対するエラー検出訂正コードは次のようにして
生成される。命令ユニツトからのストア要求を受
付けると、先ず、バツフア記憶にデータがあるか
否かを調べるため、バツフア記憶のフエツチが行
われる。読出されたデータおよび／またはタグ・
データにエラーがあれば、さきに述べたような処
理が行われる。エラーが検出されなかつた場合
は、フエツチされたデータと命令ユニツトからの
データとをマージしてエラー検出訂正用レジスタ
１５にセツトし、エラー検出訂正コードを生成し
て、高速バツフア・レジスタ１９およびハミン
グ・チエツク・ビツト格納部２５にセツトし、バ
ツフア記憶のデータ部５に書込む。

以上の説明から明らかなように、本発明によれ
ば、スワツプ方式のバツフア記憶方式において、
バツフア記憶をアクセスする際にパリテイ・チエ
ツクのみを行い、データもしくはタグ・データに
パリテイ・エラーが検出された場合、変更ビツト
がオンであるときにはデータもしくはタグ・デー
タの中のアドレス部分を訂正して主記憶にデータ
を書込むと共に無効化ビツトをオンとし、変更ビ
ツトがオフであるときには無効化ビツトをオンと
しているので、バツフア記憶のアクセス時間を増
加させることなく、エラー検出訂正コードにより
データおよびタグ・データを修正することが出来
る。また、従来方式もデータのエラー検出訂正手
段を有しているものであり、本発明と従来方式と
を比較すると、本発明を実現するために新たに追
加されるハードウエア機構はアドレス・データに
対するエラー検出訂正手段のみであり、したがつ
てハードウエア機構の増加は極めて少なくてす
む。

【図面の簡単な説明】

第１図イ，ロは本発明の１実施例のブロツク
図、第２図はデータ・エラー検出時における主記
憶書込み動作を示すタイミング・チヤート、第３
図は主記憶からのリード・シーケンスを示すタイ
ミング・チヤートである。１……実効アドレス・レジスタ、２……TLB
（Translation Lookaside Buffer）、３……実アド
レス・レジスタ、４……バツフア記憶のタグ部、
５……バツフア記憶のデータ部、６……パリテ
イ・チエツク回路群、７−１ないし７−Ｎ……パ
リテイ・チエツク回路、８−１ないし８−Ｎ……
一致回路、９……セレクタ、１０……パリテイ・
チエツク回路、１１……アライン回路、１２……
オペランド語レジスタ、１３……トランスレーシ
ヨン・レジスタ、１４……エラー・レジスタ、１
５……エラー検出訂正用レジスタ、１６……ハミ
ング・チエツク・ビツト格納部、１７……ハミン
グ・チエツク・ジエネレータ、１８……訂正回
路、１９……高速バツフア・レジスタ、２０……
ハミング・チエツク・ビツト格納部、２１−１…
…第１の主記憶アドレス・レジスタ、２１−２…
…第２の主記憶アドレス・レジスタ、２２……ハ
ミング・チエツク・ビツト格納部、２３……ハミ
ング・チエツク・ジエネレータ、２４……訂正回
路、２５……ハミング・チエツク・ビツト格納
部、２６……ポート・アドレス・レジスタ、２７
……エラー・アドレス・レジスタ、２８……セレ
クタ。

Claims

【特許請求の範囲】１パリテイ・ビツトおよびエラー検出訂正コー
ドが付加されたタグ・データが格納されたタグ部
と、パリテイ・ビツトおよびエラー検出訂正コー
ドが付加されたデータが格納されたデータ部とを
備えるスワツプ方式で且つセツトアソシアテイブ
方式のバツフア記憶装置において、上記データ部から取出されたアクセス要求に対
応するデータにパリテイ・エラーが検出された場
合には、当該データに対応するタグ・データの中
の変更ビツトの値を調べ、当該変更ビツトがオフ
のときには上記タグ部内の当該データに対応する
タグ・データの無効化ビツトをオンとし、当該変
更ビツトがオンのときには当該データに付加され
ているエラー検出訂正コードを用いて当該データ
を訂正し、訂正された当該データを主記憶の該当
する記憶場所に書込むと共に、上記タグ部内の当
該データに対応するタグ・データの無効化ビツト
をオンとし、上記タグ・データ部から読出されたタグ・デー
タにパリテイ・エラーが検出された場合には、当
該タグ・データの中の変更ビツトの値を調べ、当
該変更ビツトがオフのときには上記タグ部内の当
該タグ・データの無効化ビツトをオンとし、当該
変更ビツトがオンのときには当該タグ・データに
付加されたエラー検出訂正コードを用いてタグ・
データを訂正して当該タグ・データに対応する正
しい主記憶アドレスを求め、当該主記憶アドレス
を用いて当該タグ・データに対応するデータを主
記憶に書込むと共に、上記タグ部内の当該タグ・
データの無効化ビツトをオンとすることを特徴とするバツフア記憶制御方式。