JP2500485B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】技術分野 本発明は情報処理装置に関し、特に情報処理装置のキャ
ッシュ制御方式に関する。従来技術 従来、情報処理装置においては、主記憶装置からのブロ
ック転送によるキャッシュメモリへの書込みと、これに
後続するキャッシュメモリへのリード要求とが競合しな
いようにキャッシュメモリに対する制御が行われてい
る。すなわち、主記憶装置とキャッシュメモリとの間に
ブロック転送のデータを保持するためのバッファを設
け、ブロック転送されたデータが該バッファに格納され
ると、この格納されたデータが次のブロック転送時にキ
ャッシュメモリに書込まれ、あるいは後続のリード要求
に使用されるというように制御する方法がある。この方
法においては、バッファによってキャッシュメモリ上で
のブロック転送と後続のリード要求とが競合しないよう
になっている。この方法については、「特公昭５３−２
４２６０号公報」に詳述されている。また、ブロック転
送によるキャッシュメモリへの書込みを行う際に、書込
みレジスタのデータ幅をブロック転送のデータ幅の整数
倍とすることにより書込み回数を減らし、この書込み回
数を減らしたタイミングで後続のリード要求を処理する
ように制御する方法もある。この方法については、「特
開昭５７−１０５８７９号公報」に詳述されている。こ
のような従来の情報処理装置では、主記憶装置とキャッ
シュメモリとの間にブロック転送のデータを保持するた
めのバッファを設けてキャッシュメモリ上でのブロック
転送と後続のリード要求とが競合しないようにする方法
によってキャッシュ制御を行う場合には、一ブロック分
のリード要求可能なバッファを設置する必要があり、ま
た書込みレジスタのデータ幅をブロック転送のデータ幅
の整数倍とすることによりキャッシュメモリ上でのブロ
ック転送と後続のリード要求とが競合しないようにする
方法によってキャッシュ制御を行う場合には、ブロック
転送のデータ幅の整数倍の書込みパスをキャッシュメモ
リに設置する必要があるので、ハードウェア量が増大す
るという欠点がある。特に、キャッシュメモリへの読出
し要求が複数のマシンサイクル毎に出されるような情報
処理装置である場合には、キャッシュメモリに対する要
求が緩やかであるから、よりハードウェアの少ないキャ
ッシュメモリ構成が要望される。発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、少ないハードウェア量で実現され、キャ
ッシュメモリ上でブロック転送と後続のリード要求とを
競合させることなく同時に処理することができる情報処
理装置の提供を目的とする。発明の構成 本発明による情報処理装置は、キャッシュメモリへの読
出し要求が複数のマシンサイクル毎に行われる情報処理
装置であって、読出し要求を格納する格納手段と、前記
格納手段に設定された第１の読出し要求により主記憶装
置からブロック転送されてきた書込みデータの書込みレ
ベルと前記格納手段に設定された後続する第２の読出し
要求により読出される読出しデータの読出しレベルとが
異なるときに前記書込みデータの書込みと前記読出しデ
ータの読出しとが同時に処理可能な複数レベルのキャッ
シュメモリと、前記第１の読出し要求による前記書込み
レベルと前記第２の読出し要求による前記読出しレベル
との一致を検出する検出手段と、前記検出手段により一
致が検出された前記第２の読出し要求により読出された
前記読出しデータの転送を抑止する抑止手段と、前記第
２の読出し要求を前記格納手段においてホールドする手
段とを含むことを特徴とする。実施例 次に、本発明の一実施例について図面を参照して説明す
る。第１図は本発明の一実施例の構成を示すブロック図
である。図において、本発明の一実施例によるキャッシ
ュメモリは４レベル構成であり、このキャッシュメモリ
に登録されたデータのアドレスは、キャッシュメモリの
レベル構成（４レベル）に夫々対応して分割されたアド
レスアレイ（ＡＡ）２１〜２４からなるアドレスアレイ
２に格納され、登録されたデータはキャッシュメモリの
レベル構成に夫々対応して分割されたデータアレイ（Ｄ
Ａ）１０〜１３に格納されている。また、データアレイ
１０〜１３には夫々対応して設けられたアドレスレジス
タ（ＡＲ）６〜９からアドレスが供給される。アドレス
線１００を介して入力されたリード要求元（図示せず）
からのリード要求アドレスはアドレスレジスタ（ＡＤＡ
Ｒ）１に格納され、このリード要求アドレスは信号線１
０１を介してアドレスアレイ２と、比較回路３と、アド
レスレジスタ（ＡＤＢＲ）５と、アドレスレジスタ６〜
９とに夫々送出される。アドレスアレイ２ではアドレス
レジスタ１から送られてきたリード要求アドレスにより
各アドレスアレイ２１〜２４の索引が行われ、その索引
結果が比較回路３に出力される。比較回路３では各アド
レスアレイ２１〜２４に対応して設けられた比較器３１
〜３４により各アドレスアレイ２１〜２４からの索引結
果とアドレスレジスタ１からのリード要求アドレスとの
比較が行われる。すなわち、各比較器３１〜３４ではリ
ード要求アドレスによって指定されるデータがキャッシ
ュメモリに登録済みか否かが判定される。比較器３１〜
３４のいずれかでキャッシュメモリに登録済みと判断さ
れた場合には、比較回路３は信号線１０２を介して制御
ブロック４及びヒットレベルレジスタ１４に夫々ヒット
レベルを出力する。次のタイミングで、アドレスレジス
タ５にはアドレスレジスタ１からのリード要求アドレス
が格納され、またリード要求アドレスの一部がデータア
レイ１０〜１３へのアドレスとしてアドレスレジスタ６
〜９に格納される。さらに、ヒットレベルレジスタ１４
には比較回路３からのヒットレベルが格納される。デー
タアレイ１０〜１３ではアドレスレジスタ６〜９からア
ドレスが供給されることによりデータが読出され、これ
らのデータはデータ線１０５〜１０８を介してリードデ
ータレジスタ（ＲＤＲ）１７に出力される。リードデー
タレジスタ１７ではデータアレイ１０〜１３からのデー
タのうち一つが、信号線１０９を介して入力されるヒッ
トレベルレジスタ１４からのヒットレベルに応じて選択
されて格納され、リードデータレジスタ１７に格納され
たデータはデータ線１１１を介してリード要求元に転送
される。リード要求されたデータがキャッシュメモリに
未登録であると比較器３１〜３４で判断された場合に
は、アドレスレジスタ５に格納されたリード要求アドレ
スがアドレス線１０３を介してアドレスレジスタ（ＡＤ
ＣＲ）１５に送出され、このリード要求アドレスがアド
レスレジスタ１５に格納される。このとき、主記憶装置
（図示せず）に対してブロック転送が起動されるととも
に、ブロック転送データをどのレベルのデータアレイ１
０〜１３に書込むかを示すブロック転送レベルが作成さ
れ、このブロック転送レベルがブロック転送レベルレジ
スタ１６に格納される。主記憶装置からブロック転送デ
ータが転送されてくると、このブロック転送データはデ
ータ線１１２を介してライトデータレジスタ（ＷＤＲ）
１８に入力されて格納される。また、アドレスレジスタ
１５に格納されたリード要求アドレスからデータアレイ
１０〜１３への書込みアドレスが生成され、この書込み
アドレスはアドレス線１０４を介してアドレスレジスタ
６〜９に送出される。さらに、書込みアドレスはブロッ
ク転送レベルレジスタ１６に格納されたブロック転送レ
ベルに対応するアドレスレジスタ６〜９に格納される。
よって、ブロック転送レベルに対応するデータアレイ１
０〜１３にはアドレスレジスタ６〜９から書込みアドレ
スが供給されることにより、データ線１１３を介してラ
イトデータレジスタ１８から送られてくるブロック転送
データが書込まれる。すなわち、キャッシュメモリのレ
ベル構成に対応して設けられたデータアレイ１０〜１３
のアドレスレジスタ６〜９には、ブロック転送データが
主記憶装置から転送されてきたときのみ、ブロック転送
レベルの示すレベルに対応してアドレスレジスタ１５か
らの書込みアドレスが格納され、それ以外の場合にはア
ドレスレジスタ１に格納されているリード要求アドレス
の一部、つまりデータアレイ１０〜１３への読出しアド
レスが格納される。したがって、主記憶装置に対してブ
ロック転送が起動されている場合でも、後続するリード
要求により要求されるデータがブロック転送レベルレジ
スタ１６に格納されたブロック転送レベルに対応するデ
ータアレイ１０〜１３に登録されていないかぎりハード
ウェアでのぶつかりはなく、ブロック転送とリード要求
とが競合することなく同時に処理可能となる。しかしな
がら、ブロック転送レベルレジスタ１６に格納されたブ
ロック転送レベルに対応するデータアレイ１０〜１３に
リード要求により要求されるデータが登録されている場
合には、それらによって使用されるハードウェア、すな
わちヒットレベルのアドレスレジスタ６〜９及びデータ
アレイ１０〜１３が重なるために後続のリード要求を抑
止する必要がある。そのため、制御ブロック４では比較
回路３からのヒットレベルとブロック転送レベルレジス
タ１６に格納されたブロック転送レベルとを比較し、そ
れらの一致が検出されたときには後続のリード要求を抑
止するために、アドレスレジスタ１からアドレスレジス
タ５へのリード要求アドレスの移送を抑止する制御が行
われる。第２図は第１図の制御ブロック４の構成を示す
ブロック図である。図において、ＡＤＡＲバリッドフラ
グ（ＡＶ）（以下、アドレスバリッドフラグとする）４
０、ＡＤＢＲバリッドフラグ（ＢＶ）（以下、アドレス
バリッドフラグとする）４１、ＡＤＣＲバリッドフラグ
（ＣＶ）（以下、アドレスバリッドフラグとする）４２
は夫々アドレスレジスタ１，５，１５に格納されている
アドレスが有効である場合に論理値“１”となり、無効
である場合に論理値“０”となるフラグである。アドレ
スバリッドフラグ４２が論理値“０”である場合（主記
憶装置に対してブロック転送が起動されていない場合）
に、リード要求元からアドレスレジスタ１にリード要求
アドレスが格納されるとアドレスバリッドフラグ４０が
論理値“１”となる。また、アドレスレジスタ１に格納
されたリード要求アドレスによりアドレスアレイ２が索
引され、比較回路３からのヒットレベルのうちいずれか
がヒット状態となると、オア回路４９からの出力が論理
値“１”となる。よって、次のタイミングでアドレスバ
リッドフラグ４１にアンド回路５３を介して論理値
“１”がセットされるとともに、ヒットフラグ（ＨＶ）
４４にアンド回路５１を介して論理値“１”がセットさ
れる。これにより、比較回路３からデータが読出され
る。さらに、その次のタイミングでデータリプライバリ
ッドフラグ（ＤＶ）（以下、データバリッドフラグとす
る）４３にアンド回路５５を介して論理値“１”がセッ
トされ、リード要求元へのデータ転送指示が出力され
る。このデータ転送指示により、ヒットレベルに対応す
るデータアレイ１０〜１３から読出されてリードデータ
レジスタ１７に格納されるデータがリード要求元に転送
される。尚、ヒットフラグ４４の負出力が論理値“０”
なのでアドレスバリッドフラグ４２には論理値“１”は
セットされない。アドレスバリッドフラグ４が論理値
“１”である場合（主記憶装置に対してブロック転送が
起動されている場合）に、リード要求元からアドレスレ
ジスタ１にリード要求アドレスが格納されるとアドレス
バリッドフラグ４０が論理値“１”となる。また、アド
レスレジスタ１に格納されたリード要求アドレスにより
アドレスアレイ２が索引され、比較回路３からのヒット
レベルのうちいずれかがヒット状態となると、オア回路
４９からの出力が論理値“１”となる。このとき、比較
器４５〜４８で比較回路３からのヒットレベルとブロッ
ク転送レベルレジスタ１６に格納されたブロック転送レ
ベルとが比較され、それら比較器４５〜４８のいずれか
で一致が検出されるとオア回路５０の出力が論理値
“１”となり、ナンド回路５２の出力が論理値“０”と
なってアンド回路５３の出力も論理値“０”となる。こ
れにより、アドレスバリッドフラグ４０に論理値“１”
がセットされていてもアドレスバリッドフラグ４１には
論理値“１”がセットされず、アンド回路５３の出力に
よりアドレスバリッドフラグ４０の状態は論理値“１”
にホールドされる。すなわち、アドレスレジスタ１５に
格納されているアドレスによるブロック転送データの書
込みの対象レベルと、後続のリード要求のキャッシュメ
モリ索引によるヒットレベルとが同一の場合には、アド
レスレジスタ１に格納されているリード要求アドレスは
アドレスレジスタ１にホールドされてアドレスレジスタ
５に移送されず、このリード要求アドレスによる後続の
リード要求が抑止されることとなる。これに対して、比
較器４５〜４８で一致が検出されず、オア回路５０の出
力が論理値“０”になるか、あるいはブロック転送の終
了によりアドレスバリッドフラグ４２がリセットされる
と、アドレスバリッドフラグ４１に論理値“１”がセッ
トされるので、アドレスレジスタ１に格納されたリード
要求アドレスによる後続のリード要求の処理が行われる
ことになる。尚、アドレスレジスタ１に格納されたリー
ド要求アドレスによるリード要求において、比較回路３
で一致が検出されないときには主記憶装置からのブロッ
ク転送が起動されることとなるが、このときにはアドレ
スバリッドフラグ４１からの出力とヒットフラグ４４の
負出力とによりアンド回路５４を介してアドレスバリッ
ドフラグ４２に論理値“１”がセットされる。これら図
１及び図２を用いて本発明の一実施例の動作について具
体的に説明する。主記憶装置からのブロック転送データ
はライトデータレジスタ１８に格納されており、アドレ
スレジスタ１５に格納されたリード要求アドレスの一
部、すなわち書込みアドレスがアドレスレジスタ８に移
送されることにより、このブロック転送データがレベル
２のデータアレイ１２に書込まれる。このとき、制御ブ
ロック４のアドレスバリッドフラグ４２には論理値
“１”がセットされている。このブロック転送データの
データアレイ１２への書込み動作とは独立に、後続のリ
ード要求のアドレスがアドレスレジスタ１に格納される
と、このアドレスによりアドレスアレイ２が索引され、
次のタイミングではアドレスレジスタ５〜９にアドレス
を移送しようとするが、ブロック転送中のためレベル２
のアドレスレジスタ８には書込みアドレスが格納されて
いる。したがって、後続のリード要求はレベル２のデー
タアレイ１２からデータを読出すことができなくなる。
このとき、制御ブロック４の比較器４７では後続のリー
ド要求のヒットレベルとブロック転送レベルレジスタ１
６に格納されたブロック転送レベル（レベル２）との一
致が検出され、アドレスバリッドフラグ４０の状態が論
理値“１”にホールドされるとともに、アドレスバリッ
ドフラグ４１には論理値“０”がセットされるので、ア
ドレスレジスタ１のリード要求アドレスがホールドされ
るとともに、アドレスレジスタ５に移送されたアドレス
が無効となって、後続のリード要求はブロック転送が終
了するまで抑止されることになる。ブロック転送が終了
するとアドレスバリッドフラグ４２がリセットされるの
で、アドレスバリットフラグ４１に論理値“１”がセッ
トされ、アドレスレジスタ１にホールドされていたリー
ド要求アドレスにより後続のリード要求が実行される。
このように、ブロック転送レベルレジスタ１６に格納さ
れたブロック転送レベルと、後続のリード要求に対する
比較回路３からのヒットレベルとを制御ブロック４で比
較し、一致が検出されたときに後続のリード要求を制御
ブロック４により抑止するとともに、アドレイレジスタ
１に格納された後続のリード要求のリード要求アドレス
をホールドすることによって、主記憶装置からキャッシ
ュメモリへのブロック転送とキャッシュメモリに対する
後続のリード要求とが競合することなく、同時に処理す
ることができる。よって、制御ブロック４などの追加と
いう少ないハードウェア量の増加で、これらの処理の同
時処理を実現することができる。発明の効果 以上説明したように本発明によれば、格納手段に設定さ
れた第１の読出し要求により主記憶装置からブロック転
送されてきた書込みデータの書込みレベルと、格納手段
に設定された後続する第２の読出し要求により読出され
る読出しデータの読出しレベルとが異なるときに書込み
データの書込みと読出しデータの読出しとが同時に処理
可能な複数レベルのキャッシュメモリにおいて、第１の
読出し要求による書込みレベルと第２の読出し要求によ
る読出しレベルとの一致が検出されたときに第２の読出
し要求による読出しを抑止するとともに、格納手段に格
納された第２の読出し要求をホールドすることによっ
て、少ないハードウェア量で実現され、キャッシュメモ
リ上でブロック転送と後続のリード要求とを競合させる
ことなく同時に処理することができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の制御ブロックの構成を示すブロック図で
ある。 主要部分の符号の説明 １，５〜９，１５ アドレスレジスタ
２ アドレスアレイ ３ 比較回路 ４ 制御ブロッ
ク １０〜１３ データアレイ １４ ヒットレベルレジスタ １６ ブロック転送レベルレジスタ ４０〜４２ アドレスレジスタバリッドフラグ ４３ データリプライバリッドフラグ ４４ ヒットフラグ ４５〜４８ 比較器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】キャッシュメモリへの読出し要求が複数の
   マシンサイクル毎に行われる情報処理装置であって、 読出し要求を格納する格納手段と、 前記格納手段に設定された第１の読出し要求により主記
   憶装置からブロック転送されてきた書込みデータの書込
   みレベルと前記格納手段に設定された後続する第２の読
   出し要求により読出される読出しデータの読出しレベル
   とが異なるときに前記書込みデータの書込みと前記読出
   しデータの読出しとが同時に処理可能な複数レベルのキ
   ャッシュメモリと、 前記第１の読出し要求による前記書込みレベルと前記第
   ２の読出し要求による前記読出しレベルとの一致を検出
   する検出手段と、 前記検出手段により一致が検出された前記第２の読出し
   要求により読出された前記読出しデータの転送を抑止す
   る抑止手段と、 前記第２の読出し要求を前記格納手段においてホールド
   する手段とを含むことを特徴とする情報処理装置。