JPH11161545A - 密結合マルチプロセッサシステムの制御方法、密結合マルチプロセッサシステム及びその記録媒体 - Google Patents
密結合マルチプロセッサシステムの制御方法、密結合マルチプロセッサシステム及びその記録媒体Info
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- JPH11161545A JPH11161545A JP9328831A JP32883197A JPH11161545A JP H11161545 A JPH11161545 A JP H11161545A JP 9328831 A JP9328831 A JP 9328831A JP 32883197 A JP32883197 A JP 32883197A JP H11161545 A JPH11161545 A JP H11161545A
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Abstract
(57)【要約】
【課題】 大幅な処理性能低下を回避した密結合マルチ
プロセッサシステムを提供する。 【解決手段】 キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、各プロセッサコントローラにキャッシュメモ
リのタグ情報が格納されたコピータグメモリを備えた密
結合マルチプロセッサシステムあって、各プロセッサコ
ントローラは、コピータグメモリから読み出したタグ情
報にパリティエラーを検出した場合に、そのタグ情報の
アドレスをレジスタに保持し、コピータグメモリから読
み出したタグ情報に再びパリティエラーを検出した場合
に、そのタグ情報のアドレスとレジスタに保持されたア
ドレスとを比較し、２つのアドレスが一致しない場合は
コピータグメモリの使用を禁止し、２つのアドレスが一
致した場合はそのアドレスの使用のみを禁止する。
プロセッサシステムを提供する。 【解決手段】 キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、各プロセッサコントローラにキャッシュメモ
リのタグ情報が格納されたコピータグメモリを備えた密
結合マルチプロセッサシステムあって、各プロセッサコ
ントローラは、コピータグメモリから読み出したタグ情
報にパリティエラーを検出した場合に、そのタグ情報の
アドレスをレジスタに保持し、コピータグメモリから読
み出したタグ情報に再びパリティエラーを検出した場合
に、そのタグ情報のアドレスとレジスタに保持されたア
ドレスとを比較し、２つのアドレスが一致しない場合は
コピータグメモリの使用を禁止し、２つのアドレスが一
致した場合はそのアドレスの使用のみを禁止する。
Description
【０００１】
【発明の属する技術分野】本発明は複数のプロセッサが
それぞれプロセッサコントローラを介してバスに接続さ
れ、各プロセッサで主記憶装置を共有する密結合マルチ
プロセッサシステムに関するものである。
それぞれプロセッサコントローラを介してバスに接続さ
れ、各プロセッサで主記憶装置を共有する密結合マルチ
プロセッサシステムに関するものである。
【０００２】
【従来の技術】複数のプロセッサがそれぞれプロセッサ
コントローラを介してバスに接続され、主記憶装置（主
メモリ）を共有するシステムを密結合マルチプロセッサ
システムと呼ぶ。この密結合マルチプロセッサシステム
では、各プロセッサにキャッシュメモリを備えている場
合、各プロセッサでそれぞれ保持しているキャッシュデ
ータに矛盾が生じないように処理する必要があり、これ
をキャッシュコヒーレンス処理と呼ぶ。
コントローラを介してバスに接続され、主記憶装置（主
メモリ）を共有するシステムを密結合マルチプロセッサ
システムと呼ぶ。この密結合マルチプロセッサシステム
では、各プロセッサにキャッシュメモリを備えている場
合、各プロセッサでそれぞれ保持しているキャッシュデ
ータに矛盾が生じないように処理する必要があり、これ
をキャッシュコヒーレンス処理と呼ぶ。
【０００３】キャッシュコヒーレンス処理は、その処理
が必要なトランザクション（コヒーレントトランザクシ
ョン）がバス上に送出されたときに、バスに接続された
全てのプロセッサでこのコヒーレントトランザクション
を監視することで実現される。このとき、バスに送出さ
れたコヒーレントトランザクションと同一アドレスのデ
ータをキャッシュメモリ内に保持しているプロセッサで
は、そのデータの主メモリへの書き込み、無効化、ある
いはキャッシュデータの状態値（キャッシュデータの状
態を示す値）の変更等の処理が行われる。
が必要なトランザクション（コヒーレントトランザクシ
ョン）がバス上に送出されたときに、バスに接続された
全てのプロセッサでこのコヒーレントトランザクション
を監視することで実現される。このとき、バスに送出さ
れたコヒーレントトランザクションと同一アドレスのデ
ータをキャッシュメモリ内に保持しているプロセッサで
は、そのデータの主メモリへの書き込み、無効化、ある
いはキャッシュデータの状態値（キャッシュデータの状
態を示す値）の変更等の処理が行われる。
【０００４】キャッシュデータの状態は、通常、 Inval
id、 Shared、 Clean Exclusive、Dirty Exclusiveの４
種類があり、それぞれ次の（１）〜（４）の状態を示し
ている。
id、 Shared、 Clean Exclusive、Dirty Exclusiveの４
種類があり、それぞれ次の（１）〜（４）の状態を示し
ている。
【０００５】（１） Invalid：キャッシュラインに有効
データを持たない。
データを持たない。
【０００６】（２） Shared：キャッシュラインに有効
なデータを持ち、他のプロセッサのキャッシュメモリに
も同じデータが存在する。
なデータを持ち、他のプロセッサのキャッシュメモリに
も同じデータが存在する。
【０００７】（３） Clean Exclusive：キャッシュライ
ンに有効なデータを持ち、他のプロセッサのキャッシュ
には同じデータが存在しない。また、主メモリには同じ
データが存在する。
ンに有効なデータを持ち、他のプロセッサのキャッシュ
には同じデータが存在しない。また、主メモリには同じ
データが存在する。
【０００８】（４） Dirty Exclusive：キャッシュライ
ンに有効なデータを持ち、他のプロセッサのキャッシュ
メモリには同一のデータが存在しない。また、主メモリ
には異なるデータが存在するが、キャッシュラインのデ
ータが最新である。
ンに有効なデータを持ち、他のプロセッサのキャッシュ
メモリには同一のデータが存在しない。また、主メモリ
には異なるデータが存在するが、キャッシュラインのデ
ータが最新である。
【０００９】他のプロセッサが有するキャッシュメモリ
内に Dirty Exclusiveの状態で格納されているデータに
対するトランザクションがバス上に送出された場合、発
行元のプロセッサは主メモリのデータではなく他のプロ
セッサのキャッシュメモリから出力される Dirty Exclu
siveの状態のデータを読み込まなければならない。
内に Dirty Exclusiveの状態で格納されているデータに
対するトランザクションがバス上に送出された場合、発
行元のプロセッサは主メモリのデータではなく他のプロ
セッサのキャッシュメモリから出力される Dirty Exclu
siveの状態のデータを読み込まなければならない。
【００１０】ところで、密結合マルチプロセッサシステ
ムでは、バスに送出されたコヒーレントトランザクショ
ンを監視するため、各プロセッサに、プロセッサコント
ローラを介してコヒーレントトランザクションを取り込
まなければならない。したがってコヒーレンス処理に多
くの時間が必要になる。
ムでは、バスに送出されたコヒーレントトランザクショ
ンを監視するため、各プロセッサに、プロセッサコント
ローラを介してコヒーレントトランザクションを取り込
まなければならない。したがってコヒーレンス処理に多
くの時間が必要になる。
【００１１】したがって、コヒーレンス処理に要する時
間を短縮するため、通常、プロセッサコントローラには
キャッシュメモリに保持されたデータのタグ情報や状態
値を格納する高速メモリを備えている。この高速メモリ
をコピータグメモリと呼ぶ。プロセッサコントローラ
は、バス上に送出されたコヒーレントトランザクション
を受信すると、コピータグメモリの内容を検索し、キャ
ッシュメモリ内に有効なデータが存在し、かつキャッシ
ュデータの状態を書き換える必要がある場合にプロセッ
サに対してトランザクションを送信する。しかしなが
ら、有効なデータが存在しないことを検出した場合、あ
るいは有効なデータが存在しても状態値を書き換える必
要が無い場合は、受信したコヒーレントトランザクショ
ンをプロセッサに送信しない。このような処理を行うこ
とでコヒーレンス処理の時間を短縮している。
間を短縮するため、通常、プロセッサコントローラには
キャッシュメモリに保持されたデータのタグ情報や状態
値を格納する高速メモリを備えている。この高速メモリ
をコピータグメモリと呼ぶ。プロセッサコントローラ
は、バス上に送出されたコヒーレントトランザクション
を受信すると、コピータグメモリの内容を検索し、キャ
ッシュメモリ内に有効なデータが存在し、かつキャッシ
ュデータの状態を書き換える必要がある場合にプロセッ
サに対してトランザクションを送信する。しかしなが
ら、有効なデータが存在しないことを検出した場合、あ
るいは有効なデータが存在しても状態値を書き換える必
要が無い場合は、受信したコヒーレントトランザクショ
ンをプロセッサに送信しない。このような処理を行うこ
とでコヒーレンス処理の時間を短縮している。
【００１２】
【発明が解決しようとする課題】しかしながら上記した
ような密結合マルチプロセッサシステムでは、コピータ
グメモリから読み出したタグ情報が間違っていた場合
に、プロセッサのキャッシュメモリ内に最新のデータが
格納されているにもかかわらず、そのデータがタグ情報
によって Invalidと判定され、プロセッサに送信される
べきコヒーレントトランザクションがプロセッサに送信
されない場合がある。このため、コピータグメモリには
通常パリティビットが設けられ、コピータグ情報が正し
いか否かを判定するパリティチェックを行っている。
ような密結合マルチプロセッサシステムでは、コピータ
グメモリから読み出したタグ情報が間違っていた場合
に、プロセッサのキャッシュメモリ内に最新のデータが
格納されているにもかかわらず、そのデータがタグ情報
によって Invalidと判定され、プロセッサに送信される
べきコヒーレントトランザクションがプロセッサに送信
されない場合がある。このため、コピータグメモリには
通常パリティビットが設けられ、コピータグ情報が正し
いか否かを判定するパリティチェックを行っている。
【００１３】そして、パリティエラーを検出した場合は
コピータグメモリの故障と判断してコピータグメモリを
オフにし（コピータグメモリを使用しない）、コピータ
グメモリを搭載しないシステムと同じように動作させる
ことでシステムを正常に動作させている。
コピータグメモリの故障と判断してコピータグメモリを
オフにし（コピータグメモリを使用しない）、コピータ
グメモリを搭載しないシステムと同じように動作させる
ことでシステムを正常に動作させている。
【００１４】しかしながら、コピータグメモリを使用し
ない場合は、バス上に送出された全てのコヒーレントト
ランザクションをプロセッサに取り込む必要があるた
め、システムの処理性能が大幅に低下してしまう。その
ため、コピータグメモリの障害発生時でも軽度の障害の
場合はコピータグメモリをオフにしない制御方法を実現
することが望ましい。
ない場合は、バス上に送出された全てのコヒーレントト
ランザクションをプロセッサに取り込む必要があるた
め、システムの処理性能が大幅に低下してしまう。その
ため、コピータグメモリの障害発生時でも軽度の障害の
場合はコピータグメモリをオフにしない制御方法を実現
することが望ましい。
【００１５】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、コピー
タグメモリの特定のエントリに故障が発生した場合に、
その故障エントリのみをオフすることにより、コピータ
グメモリ全体をオフにすることを防止し、システムの大
幅な処理性能低下を回避した密結合マルチプロセッサシ
ステム及びその制御方法を提供することを目的とする。
る問題点を解決するためになされたものであり、コピー
タグメモリの特定のエントリに故障が発生した場合に、
その故障エントリのみをオフすることにより、コピータ
グメモリ全体をオフにすることを防止し、システムの大
幅な処理性能低下を回避した密結合マルチプロセッサシ
ステム及びその制御方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明の密結合マルチプロセッサシステムの制御方法
は、キャッシュメモリを備えた複数のプロセッサがそれ
ぞれプロセッサコントローラを介してバスに接続され、
前記プロセッサコントローラにそれぞれ前記キャッシュ
メモリのタグ情報が格納されたコピータグメモリを備え
た密結合マルチプロセッサシステムの制御方法であっ
て、前記プロセッサコントローラは、それぞれ前記コピ
ータグメモリから読み出した前記タグ情報にパリティエ
ラーを検出した場合に、該タグ情報のアドレスをレジス
タに保持し、前記コピータグメモリから読み出した前記
タグ情報に再びパリティエラーを検出した場合に、該タ
グ情報のアドレスと前記レジスタに保持されたアドレス
とを比較し、２つのアドレスが一致しない場合は前記コ
ピータグメモリの使用を禁止し、前記２つのアドレスが
一致した場合は前記コピータグメモリの該アドレスの使
用のみを禁止する方法である。
本発明の密結合マルチプロセッサシステムの制御方法
は、キャッシュメモリを備えた複数のプロセッサがそれ
ぞれプロセッサコントローラを介してバスに接続され、
前記プロセッサコントローラにそれぞれ前記キャッシュ
メモリのタグ情報が格納されたコピータグメモリを備え
た密結合マルチプロセッサシステムの制御方法であっ
て、前記プロセッサコントローラは、それぞれ前記コピ
ータグメモリから読み出した前記タグ情報にパリティエ
ラーを検出した場合に、該タグ情報のアドレスをレジス
タに保持し、前記コピータグメモリから読み出した前記
タグ情報に再びパリティエラーを検出した場合に、該タ
グ情報のアドレスと前記レジスタに保持されたアドレス
とを比較し、２つのアドレスが一致しない場合は前記コ
ピータグメモリの使用を禁止し、前記２つのアドレスが
一致した場合は前記コピータグメモリの該アドレスの使
用のみを禁止する方法である。
【００１７】また、キャッシュメモリを備えた複数のプ
ロセッサがそれぞれプロセッサコントローラを介してバ
スに接続され、前記プロセッサコントローラにそれぞれ
前記キャッシュメモリのタグ情報が格納されたコピータ
グメモリを備えた密結合マルチプロセッサシステムの制
御方法であって、前記プロセッサコントローラは、それ
ぞれ前記コピータグメモリから読み出した前記タグ情報
にパリティエラーを検出した場合に、該タグ情報のアド
レスをレジスタに保持し、所定の複数個のレジスタに、
それぞれパリティエラーを検出したタグ情報のアドレス
が保持された時点で前記コピータグメモリの使用を禁止
する方法である。一方、本発明の密結合マルチプロセッ
サシステムは、キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、前記プロセッサコントローラにそれぞれ前記
キャッシュメモリのタグ情報が格納されたコピータグメ
モリを備えた密結合マルチプロセッサシステムであっ
て、前記プロセッサコントローラに、それぞれ前記コピ
ータグメモリから読み出した前記タグ情報にパリティエ
ラーを検出した場合に、該タグ情報のアドレスを保持す
るエラーアドレス格納レジスタと、前記コピータグメモ
リから読み出した前記タグ情報に再びパリティエラーを
検出した場合に、該タグ情報のアドレスを前記エラーア
ドレス格納レジスタに保持されたアドレスと比較するア
ドレス比較回路と、２つのアドレスが一致しない場合は
前記コピータグメモリの使用を禁止し、前記２つのアド
レスが一致した場合は前記コピータグメモリの該アドレ
スのデータの使用のみを禁止するコピータグ検索結果判
断部と、を有するものである。
ロセッサがそれぞれプロセッサコントローラを介してバ
スに接続され、前記プロセッサコントローラにそれぞれ
前記キャッシュメモリのタグ情報が格納されたコピータ
グメモリを備えた密結合マルチプロセッサシステムの制
御方法であって、前記プロセッサコントローラは、それ
ぞれ前記コピータグメモリから読み出した前記タグ情報
にパリティエラーを検出した場合に、該タグ情報のアド
レスをレジスタに保持し、所定の複数個のレジスタに、
それぞれパリティエラーを検出したタグ情報のアドレス
が保持された時点で前記コピータグメモリの使用を禁止
する方法である。一方、本発明の密結合マルチプロセッ
サシステムは、キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、前記プロセッサコントローラにそれぞれ前記
キャッシュメモリのタグ情報が格納されたコピータグメ
モリを備えた密結合マルチプロセッサシステムであっ
て、前記プロセッサコントローラに、それぞれ前記コピ
ータグメモリから読み出した前記タグ情報にパリティエ
ラーを検出した場合に、該タグ情報のアドレスを保持す
るエラーアドレス格納レジスタと、前記コピータグメモ
リから読み出した前記タグ情報に再びパリティエラーを
検出した場合に、該タグ情報のアドレスを前記エラーア
ドレス格納レジスタに保持されたアドレスと比較するア
ドレス比較回路と、２つのアドレスが一致しない場合は
前記コピータグメモリの使用を禁止し、前記２つのアド
レスが一致した場合は前記コピータグメモリの該アドレ
スのデータの使用のみを禁止するコピータグ検索結果判
断部と、を有するものである。
【００１８】また、キャッシュメモリを備えた複数のプ
ロセッサがそれぞれプロセッサコントローラを介してバ
スに接続され、前記プロセッサコントローラにそれぞれ
前記キャッシュメモリのタグ情報が格納されたコピータ
グメモリを備えた密結合マルチプロセッサシステムであ
って、前記プロセッサコントローラは、それぞれ前記コ
ピータグメモリから読み出した前記タグ情報にパリティ
エラーを検出した場合に、該タグ情報のアドレスを保持
する複数のエラーアドレス格納レジスタと、所定数の前
記エラーアドレス格納レジスタにそれぞれパリティエラ
ーを検出したタグ情報のアドレスが保持された時点で前
記コピータグメモリの使用を禁止するコピータグ検索結
果判断部と、を有するものである。
ロセッサがそれぞれプロセッサコントローラを介してバ
スに接続され、前記プロセッサコントローラにそれぞれ
前記キャッシュメモリのタグ情報が格納されたコピータ
グメモリを備えた密結合マルチプロセッサシステムであ
って、前記プロセッサコントローラは、それぞれ前記コ
ピータグメモリから読み出した前記タグ情報にパリティ
エラーを検出した場合に、該タグ情報のアドレスを保持
する複数のエラーアドレス格納レジスタと、所定数の前
記エラーアドレス格納レジスタにそれぞれパリティエラ
ーを検出したタグ情報のアドレスが保持された時点で前
記コピータグメモリの使用を禁止するコピータグ検索結
果判断部と、を有するものである。
【００１９】さらに、本発明の記録媒体は、キャッシュ
メモリを備えた複数のプロセッサがそれぞれプロセッサ
コントローラを介してバスに接続され、前記プロセッサ
コントローラにそれぞれ前記キャッシュメモリのタグ情
報が格納されたコピータグメモリを備えた密結合マルチ
プロセッサシステムの制御方法が記録された記録媒体で
あって、前記プロセッサコントローラに、それぞれ前記
コピータグメモリから読み出した前記タグ情報にパリテ
ィエラーを検出した場合に、該タグ情報のアドレスをレ
ジスタに保持させ、前記コピータグメモリから読み出し
た前記タグ情報に再びパリティエラーを検出した場合
に、該タグ情報のアドレスと前記レジスタに保持された
アドレスとを比較させ、２つのアドレスが一致しない場
合は前記コピータグメモリの使用を禁止させ、前記２つ
のアドレスが一致した場合は前記コピータグメモリの該
アドレスの使用のみを禁止させるプログラムを記録した
ものである。
メモリを備えた複数のプロセッサがそれぞれプロセッサ
コントローラを介してバスに接続され、前記プロセッサ
コントローラにそれぞれ前記キャッシュメモリのタグ情
報が格納されたコピータグメモリを備えた密結合マルチ
プロセッサシステムの制御方法が記録された記録媒体で
あって、前記プロセッサコントローラに、それぞれ前記
コピータグメモリから読み出した前記タグ情報にパリテ
ィエラーを検出した場合に、該タグ情報のアドレスをレ
ジスタに保持させ、前記コピータグメモリから読み出し
た前記タグ情報に再びパリティエラーを検出した場合
に、該タグ情報のアドレスと前記レジスタに保持された
アドレスとを比較させ、２つのアドレスが一致しない場
合は前記コピータグメモリの使用を禁止させ、前記２つ
のアドレスが一致した場合は前記コピータグメモリの該
アドレスの使用のみを禁止させるプログラムを記録した
ものである。
【００２０】また、キャッシュメモリを備えた複数のプ
ロセッサがそれぞれプロセッサコントローラを介してバ
スに接続され、前記プロセッサコントローラにそれぞれ
前記キャッシュメモリのタグ情報が格納されたコピータ
グメモリを備えた密結合マルチプロセッサシステムの制
御方法が記録された記録媒体であって、前記プロセッサ
コントローラに、それぞれ前記コピータグメモリから読
み出した前記タグ情報にパリティエラーを検出した場合
に、該タグ情報のアドレスをレジスタに保持させ、所定
の複数個のレジスタに、それぞれパリティラーを検出し
たタグ情報のアドレスが保持された時点で前記コピータ
グメモリの使用を禁止させるプログラムを記録したもの
である。
ロセッサがそれぞれプロセッサコントローラを介してバ
スに接続され、前記プロセッサコントローラにそれぞれ
前記キャッシュメモリのタグ情報が格納されたコピータ
グメモリを備えた密結合マルチプロセッサシステムの制
御方法が記録された記録媒体であって、前記プロセッサ
コントローラに、それぞれ前記コピータグメモリから読
み出した前記タグ情報にパリティエラーを検出した場合
に、該タグ情報のアドレスをレジスタに保持させ、所定
の複数個のレジスタに、それぞれパリティラーを検出し
たタグ情報のアドレスが保持された時点で前記コピータ
グメモリの使用を禁止させるプログラムを記録したもの
である。
【００２１】上記のように構成された密結合マルチプロ
セッサシステムは、各プロセッサコントローラで、コピ
ータグメモリから読み出したタグ情報にパリティエラー
を検出した場合に、そのタグ情報のアドレスをレジスタ
に保持し、コピータグメモリから読み出したタグ情報に
再びパリティエラーを検出した場合に、そのタグ情報の
アドレスとレジスタに保持されたアドレスとを比較し、
２つのアドレスが一致しない場合はコピータグメモリの
使用を禁止し、２つのアドレスが一致した場合はコピー
タグメモリの該アドレスの使用のみを禁止することで、
固定エントリの単一故障のように発生した故障が軽度な
場合はコピータグメモリを使用することができる。
セッサシステムは、各プロセッサコントローラで、コピ
ータグメモリから読み出したタグ情報にパリティエラー
を検出した場合に、そのタグ情報のアドレスをレジスタ
に保持し、コピータグメモリから読み出したタグ情報に
再びパリティエラーを検出した場合に、そのタグ情報の
アドレスとレジスタに保持されたアドレスとを比較し、
２つのアドレスが一致しない場合はコピータグメモリの
使用を禁止し、２つのアドレスが一致した場合はコピー
タグメモリの該アドレスの使用のみを禁止することで、
固定エントリの単一故障のように発生した故障が軽度な
場合はコピータグメモリを使用することができる。
【００２２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２３】図１は密結合マルチプロセッサシステムの
一実施例の構成を示すブロック図である。なお、図１は
プロセッサを有する２つのノードからなる密結合マルチ
プロセッサシステムの構成を示している。密結合マルチ
プロセッサシステムのノード数は２つに限る必要はな
く、より多くのノードを有していてもよい。
一実施例の構成を示すブロック図である。なお、図１は
プロセッサを有する２つのノードからなる密結合マルチ
プロセッサシステムの構成を示している。密結合マルチ
プロセッサシステムのノード数は２つに限る必要はな
く、より多くのノードを有していてもよい。
【００２４】図１において、第１のノード１００は、第
１のキャッシュメモリ１０１を備えた第１のプロセッサ
１０２と、第１のコピータグメモリ１０４及び第１の記
録媒体１０５を備えた第１のプロセッサコントローラ１
０３とを有している。
１のキャッシュメモリ１０１を備えた第１のプロセッサ
１０２と、第１のコピータグメモリ１０４及び第１の記
録媒体１０５を備えた第１のプロセッサコントローラ１
０３とを有している。
【００２５】また、第２のノード１１０は、第２のキャ
ッシュメモリ１０６を備えた第２のプロセッサ１０７
と、第２のコピータグメモリ１０９及び第２の記録媒体
１１２を備えた第２のプロセッサコントローラ１０８と
を有している。
ッシュメモリ１０６を備えた第２のプロセッサ１０７
と、第２のコピータグメモリ１０９及び第２の記録媒体
１１２を備えた第２のプロセッサコントローラ１０８と
を有している。
【００２６】第１のプロセッサ１０２は第１のプロセッ
サコントローラ１０３を介してシステムバス１１１に接
続され、第２のプロセッサ１０７は第２のプロセッサコ
ントローラ１０８を介してシステムバス１１１に接続さ
れている。
サコントローラ１０３を介してシステムバス１１１に接
続され、第２のプロセッサ１０７は第２のプロセッサコ
ントローラ１０８を介してシステムバス１１１に接続さ
れている。
【００２７】第１のコピータグメモリ１０４には第１の
キャッシュメモリ１０１のタグ情報及びキャッシュデー
タの状態値が格納され、第２のコピータグメモリ１０９
には第２のキャッシュメモリ１０６のタグ情報及びキャ
ッシュデータの状態値が格納される。
キャッシュメモリ１０１のタグ情報及びキャッシュデー
タの状態値が格納され、第２のコピータグメモリ１０９
には第２のキャッシュメモリ１０６のタグ情報及びキャ
ッシュデータの状態値が格納される。
【００２８】第１のプロセッサコントローラ１０３は第
１の記録媒体１０５に記録されたプログラムを不図示の
処理装置によって読み込み、第１のプロセッサコントロ
ーラ１０３が備えた処理装置は第１の記録媒体１０５に
記録されたプログラムにしたがって後述する処理を実行
する。同様に第２のプロセッサコントローラ１０８は第
２の記録媒体１１２に記録されたプログラムを不図示の
処理装置によって読み込み、第２のプロセッサコントロ
ーラ１０８が備えた処理装置は第２の記録媒体１１２に
記録されたプログラムにしたがって後述する処理を実行
する。
１の記録媒体１０５に記録されたプログラムを不図示の
処理装置によって読み込み、第１のプロセッサコントロ
ーラ１０３が備えた処理装置は第１の記録媒体１０５に
記録されたプログラムにしたがって後述する処理を実行
する。同様に第２のプロセッサコントローラ１０８は第
２の記録媒体１１２に記録されたプログラムを不図示の
処理装置によって読み込み、第２のプロセッサコントロ
ーラ１０８が備えた処理装置は第２の記録媒体１１２に
記録されたプログラムにしたがって後述する処理を実行
する。
【００２９】なお、第１の記録媒体１０５及び第２の記
録媒体１１２は磁気ディスク、半導体メモリ、あるいは
その他の記録媒体であってもよい。
録媒体１１２は磁気ディスク、半導体メモリ、あるいは
その他の記録媒体であってもよい。
【００３０】このような構成において、例えば、第１の
ノード１００からコヒーレントトランザクションがシス
テムバス１１１に送出されると、第２のノード１１０は
システムバス１１１に送出されたコヒーレントトランザ
クションを第２のプロセッサコントローラ１０８で受信
する。第２のプロセッサコントローラ１０８は、第２の
コピータグメモリ１０９の内容を検索し、受信したコヒ
ーレントトランザクションが Exclusive Hitした場合に
のみ、そのコヒーレントトランザクションを第２のプロ
セッサ１０７に送信する。
ノード１００からコヒーレントトランザクションがシス
テムバス１１１に送出されると、第２のノード１１０は
システムバス１１１に送出されたコヒーレントトランザ
クションを第２のプロセッサコントローラ１０８で受信
する。第２のプロセッサコントローラ１０８は、第２の
コピータグメモリ１０９の内容を検索し、受信したコヒ
ーレントトランザクションが Exclusive Hitした場合に
のみ、そのコヒーレントトランザクションを第２のプロ
セッサ１０７に送信する。
【００３１】次に、第１のプロセッサコントローラ及び
第２のプロセッサコントローラの動作のついて図２を用
いて詳細に説明する。なお、以下では第２のプロセッサ
コントローラ１０８の動作を例にして説明するが、第１
のプロセッサコントローラ１０３も同様に動作する。ま
た、より多くのノードからなる密結合マルチプロセッサ
システムの場合も、各ノードのプロセッサコントローラ
はそれぞれ同様に動作する。また、以下に説明する第２
のプロセッサコントローラ１０８の各構成要素の動作は
不図示の処理装置によって制御される。
第２のプロセッサコントローラの動作のついて図２を用
いて詳細に説明する。なお、以下では第２のプロセッサ
コントローラ１０８の動作を例にして説明するが、第１
のプロセッサコントローラ１０３も同様に動作する。ま
た、より多くのノードからなる密結合マルチプロセッサ
システムの場合も、各ノードのプロセッサコントローラ
はそれぞれ同様に動作する。また、以下に説明する第２
のプロセッサコントローラ１０８の各構成要素の動作は
不図示の処理装置によって制御される。
【００３２】図２は本発明の密結合マルチプロセッサシ
ステムの構成を示す図であり、プロセッサコントローラ
の一実施例を示すブロック図である。
ステムの構成を示す図であり、プロセッサコントローラ
の一実施例を示すブロック図である。
【００３３】図２において、システムバス１１１上にコ
ヒーレントトランザクションが送出されると、処理装置
はシステムバス１１１上のコヒーレントトランザクショ
ンを受信し、そのアドレスを第１のアドレス格納レジス
タ２０３に格納する。
ヒーレントトランザクションが送出されると、処理装置
はシステムバス１１１上のコヒーレントトランザクショ
ンを受信し、そのアドレスを第１のアドレス格納レジス
タ２０３に格納する。
【００３４】次に、第１のアドレス格納レジスタ２０３
に格納されたアドレスを第２のアドレス格納レジスタ２
０４にコピーする。そして、第２のアドレス格納レジス
タ２０４内に格納されたアドレスによって第２のコピー
タグメモリ１０９からタグ情報を読み出し、読み出した
タグ情報をデータ格納レジスタ２０５に格納し、パリテ
ィチェック回路２０６によってパリティチェックを行
う。ここで、パリティエラーを検出した場合はパリティ
チェック回路２０６によってパリティエラーフラグ２０
７をセットする。
に格納されたアドレスを第２のアドレス格納レジスタ２
０４にコピーする。そして、第２のアドレス格納レジス
タ２０４内に格納されたアドレスによって第２のコピー
タグメモリ１０９からタグ情報を読み出し、読み出した
タグ情報をデータ格納レジスタ２０５に格納し、パリテ
ィチェック回路２０６によってパリティチェックを行
う。ここで、パリティエラーを検出した場合はパリティ
チェック回路２０６によってパリティエラーフラグ２０
７をセットする。
【００３５】また、処理装置は第２のコピータグメモリ
１０９から読み出したタグ情報のアドレスを第１のアド
レス格納レジスタ２０３からエラーアドレス格納レジス
タ２０９にもコピーしておく。このとき、エラーアドレ
ス格納レジスタ２０９には第２のコピータグメモリ１０
９からタグ情報が読み出される度に第１のアドレス格納
レジスタ２０３の値を書き込み、パリティチェック回路
２０６によってパリティエラーフラグ２０７がセットさ
れたときに書き込まれたアドレスを保持する。また、保
持したアドレスには有効なデータであることを示す有効
ビット２１０をセットする。
１０９から読み出したタグ情報のアドレスを第１のアド
レス格納レジスタ２０３からエラーアドレス格納レジス
タ２０９にもコピーしておく。このとき、エラーアドレ
ス格納レジスタ２０９には第２のコピータグメモリ１０
９からタグ情報が読み出される度に第１のアドレス格納
レジスタ２０３の値を書き込み、パリティチェック回路
２０６によってパリティエラーフラグ２０７がセットさ
れたときに書き込まれたアドレスを保持する。また、保
持したアドレスには有効なデータであることを示す有効
ビット２１０をセットする。
【００３６】このような状態で、第２のコピータグメモ
リ１０９から読み出されたタグ情報に再びパリティエラ
ーが発生した場合、処理装置はアドレス比較回路２１１
によって第１のアドレス格納レジスタ２０３内のアドレ
スとエラーアドレス格納レジスタ２０９内のアドレスを
比較する。
リ１０９から読み出されたタグ情報に再びパリティエラ
ーが発生した場合、処理装置はアドレス比較回路２１１
によって第１のアドレス格納レジスタ２０３内のアドレ
スとエラーアドレス格納レジスタ２０９内のアドレスを
比較する。
【００３７】ここで、第１のアドレス格納レジスタ２０
３内のアドレスとエラーアドレス格納レジスタ２０９内
のアドレスとが一致しなかった場合は、アドレス比較回
路２１１によって第２のコピータグメモリ１０９をオフ
するためのコピータグオフビット２１２をセットする。
また、コピータグ検索結果判断部２０８は、それ以降に
第２のコピータグメモリ１０９から読み出したタグ情報
にかかわらず、受信したコヒーレントトランザクション
を Exclusive Hitとみなし、第２のプロセッサ１０７に
送信する。一方、第１のアドレス格納レジスタ２０３内
のアドレスとエラーアドレス格納レジスタ２０９内のア
ドレスとが一致した場合は、第２のコピータグメモリ１
０９のうち、その一致したアドレス（固定エントリ）に
障害があると判断し、そのときに受信しているコヒーレ
ントトランザクションだけを Exclusive Hitとして取り
扱い、第２のコピータグメモリ１０９の使用を継続す
る。したがって、固定エントリの単一故障のように軽度
の故障の場合はコピータグメモリが継続して使用される
ため、コピータグメモリがオフすることによる処理性能
の大幅な低下を回避することができる。
３内のアドレスとエラーアドレス格納レジスタ２０９内
のアドレスとが一致しなかった場合は、アドレス比較回
路２１１によって第２のコピータグメモリ１０９をオフ
するためのコピータグオフビット２１２をセットする。
また、コピータグ検索結果判断部２０８は、それ以降に
第２のコピータグメモリ１０９から読み出したタグ情報
にかかわらず、受信したコヒーレントトランザクション
を Exclusive Hitとみなし、第２のプロセッサ１０７に
送信する。一方、第１のアドレス格納レジスタ２０３内
のアドレスとエラーアドレス格納レジスタ２０９内のア
ドレスとが一致した場合は、第２のコピータグメモリ１
０９のうち、その一致したアドレス（固定エントリ）に
障害があると判断し、そのときに受信しているコヒーレ
ントトランザクションだけを Exclusive Hitとして取り
扱い、第２のコピータグメモリ１０９の使用を継続す
る。したがって、固定エントリの単一故障のように軽度
の故障の場合はコピータグメモリが継続して使用される
ため、コピータグメモリがオフすることによる処理性能
の大幅な低下を回避することができる。
【００３８】なお、上記説明ではプロセッサコントロー
ラにエラーアドレス格納レジスタ２０９を１つ有し、障
害が発生した１つのエントリに対するコヒーレントトラ
ンザクションだけを Exclusive Hitとして取り扱い、第
２のコピータグメモリ１０９の使用を継続する場合で説
明しているが、エラーアドレス格納レジスタ２０９を複
数個設け、パリティエラーが発生したタグ情報のアドレ
スを複数個保持してもよい。そして、コピータグ検索結
果判断部２０８はパリティエラーが所定の複数個発生し
た時点でコピータグメモリをオフにする。このような構
成にしても、固定エントリの単一故障が所定の複数個発
生するまでコピータグメモリを使用することができるた
め、コピータグメモリが使用できないことによる処理性
能の大幅な低下を回避できる。なお、このような構成で
は、コピータグメモリをオフにするために設定する故障
エントリの数を容易に増やすことができる。
ラにエラーアドレス格納レジスタ２０９を１つ有し、障
害が発生した１つのエントリに対するコヒーレントトラ
ンザクションだけを Exclusive Hitとして取り扱い、第
２のコピータグメモリ１０９の使用を継続する場合で説
明しているが、エラーアドレス格納レジスタ２０９を複
数個設け、パリティエラーが発生したタグ情報のアドレ
スを複数個保持してもよい。そして、コピータグ検索結
果判断部２０８はパリティエラーが所定の複数個発生し
た時点でコピータグメモリをオフにする。このような構
成にしても、固定エントリの単一故障が所定の複数個発
生するまでコピータグメモリを使用することができるた
め、コピータグメモリが使用できないことによる処理性
能の大幅な低下を回避できる。なお、このような構成で
は、コピータグメモリをオフにするために設定する故障
エントリの数を容易に増やすことができる。
【００３９】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４０】プロセッサコントローラが、それぞれコピ
ータグメモリから読み出したタグ情報にパリティエラー
を検出した場合に、そのタグ情報のアドレスをレジスタ
に保持し、コピータグメモリから読み出したタグ情報に
再びパリティエラーを検出した場合に、そのタグ情報の
アドレスとレジスタに保持されたアドレスとを比較し、
２つのアドレスが一致しない場合はコピータグメモリの
使用を禁止し、２つのアドレスが一致した場合はコピー
タグメモリのそのアドレスの使用のみを禁止すること
で、固定エントリの単一故障のように軽度の故障のとき
にはコピータグメモリを使用することができるため、コ
ピータグメモリが使用できないことによる処理性能の大
幅な低下を回避できる。
ータグメモリから読み出したタグ情報にパリティエラー
を検出した場合に、そのタグ情報のアドレスをレジスタ
に保持し、コピータグメモリから読み出したタグ情報に
再びパリティエラーを検出した場合に、そのタグ情報の
アドレスとレジスタに保持されたアドレスとを比較し、
２つのアドレスが一致しない場合はコピータグメモリの
使用を禁止し、２つのアドレスが一致した場合はコピー
タグメモリのそのアドレスの使用のみを禁止すること
で、固定エントリの単一故障のように軽度の故障のとき
にはコピータグメモリを使用することができるため、コ
ピータグメモリが使用できないことによる処理性能の大
幅な低下を回避できる。
【００４１】また、プロセッサコントローラが、それぞ
れコピータグメモリから読み出したタグ情報にパリティ
エラーを検出した場合に、そのタグ情報のアドレスをレ
ジスタに保持し、所定の複数個のレジスタに、それぞれ
パリティエラーを検出したタグ情報のアドレスが保持さ
れた時点でコピータグメモリの使用を禁止することで、
固定エントリの単一故障が所定の複数個発生するまでコ
ピータグメモリを使用することができるため、コピータ
グメモリが使用できないことによる処理性能の大幅な低
下を回避できる。なお、このような構成では、コピータ
グメモリをオフにするために設定する故障エントリの数
を容易に増やすことができる。
れコピータグメモリから読み出したタグ情報にパリティ
エラーを検出した場合に、そのタグ情報のアドレスをレ
ジスタに保持し、所定の複数個のレジスタに、それぞれ
パリティエラーを検出したタグ情報のアドレスが保持さ
れた時点でコピータグメモリの使用を禁止することで、
固定エントリの単一故障が所定の複数個発生するまでコ
ピータグメモリを使用することができるため、コピータ
グメモリが使用できないことによる処理性能の大幅な低
下を回避できる。なお、このような構成では、コピータ
グメモリをオフにするために設定する故障エントリの数
を容易に増やすことができる。
【図１】密結合マルチプロセッサシステムの一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の密結合マルチプロセッサシステムの構
成を示す図であり、プロセッサコントローラの一実施例
を示すブロック図である。
成を示す図であり、プロセッサコントローラの一実施例
を示すブロック図である。
１００ 第１のノード １０１ 第１のキャッシュメモリ １０２ 第１のプロセッサ １０３ 第１のプロセッサコントローラ １０４ 第１のコピータグメモリ １０５ 第１の記録媒体 １０６ 第２のキャッシュメモリ １０７ 第２のプロセッサ １０８ 第２のプロセッサコントローラ １０９ 第２のコピータグメモリ １１０ 第２のノード １１１ システムバス １１２ 第２の記録媒体 ２０３ 第１のアドレス格納レジスタ ２０４ 第２のアドレス格納レジスタ ２０５ データ格納レジスタ ２０６ パリティチェック回路 ２０７ パリティエラーフラグ ２０８ コピータグ検索結果判断部 ２０９ エラーアドレス格納レジスタ ２１０ 有効ビット ２１１ アドレス比較回路 ２１２ コピータグオフビット
Claims (6)
- 【請求項１】 キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、前記プロセッサコントローラにそれぞれ前記
キャッシュメモリのタグ情報が格納されたコピータグメ
モリを備えた密結合マルチプロセッサシステムの制御方
法であって、 前記プロセッサコントローラは、それぞれ前記コピータ
グメモリから読み出した前記タグ情報にパリティエラー
を検出した場合に、該タグ情報のアドレスをレジスタに
保持し、 前記コピータグメモリから読み出した前記タグ情報に再
びパリティエラーを検出した場合に、該タグ情報のアド
レスと前記レジスタに保持されたアドレスとを比較し、 ２つのアドレスが一致しない場合は前記コピータグメモ
リの使用を禁止し、前記２つのアドレスが一致した場合
は前記コピータグメモリの該アドレスの使用のみを禁止
する密結合マルチプロセッサシステムの制御方法。 - 【請求項２】 キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、前記プロセッサコントローラにそれぞれ前記
キャッシュメモリのタグ情報が格納されたコピータグメ
モリを備えた密結合マルチプロセッサシステムの制御方
法であって、 前記プロセッサコントローラは、それぞれ前記コピータ
グメモリから読み出した前記タグ情報にパリティエラー
を検出した場合に、該タグ情報のアドレスをレジスタに
保持し、 所定の複数個のレジスタに、それぞれパリティエラーを
検出したタグ情報のアドレスが保持された時点で前記コ
ピータグメモリの使用を禁止する密結合マルチプロセッ
サシステムの制御方法。 - 【請求項３】 キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、前記プロセッサコントローラにそれぞれ前記
キャッシュメモリのタグ情報が格納されたコピータグメ
モリを備えた密結合マルチプロセッサシステムであっ
て、 前記プロセッサコントローラに、それぞれ前記コピータ
グメモリから読み出した前記タグ情報にパリティエラー
を検出した場合に、該タグ情報のアドレスを保持するエ
ラーアドレス格納レジスタと、 前記コピータグメモリから読み出した前記タグ情報に再
びパリティエラーを検出した場合に、該タグ情報のアド
レスを前記エラーアドレス格納レジスタに保持されたア
ドレスと比較するアドレス比較回路と、 ２つのアドレスが一致しない場合は前記コピータグメモ
リの使用を禁止し、前記２つのアドレスが一致した場合
は前記コピータグメモリの該アドレスのデータの使用の
みを禁止するコピータグ検索結果判断部と、を有する密
結合マルチプロセッサシステム。 - 【請求項４】 キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、前記プロセッサコントローラにそれぞれ前記
キャッシュメモリのタグ情報が格納されたコピータグメ
モリを備えた密結合マルチプロセッサシステムであっ
て、 前記プロセッサコントローラは、それぞれ前記コピータ
グメモリから読み出した前記タグ情報にパリティエラー
を検出した場合に、該タグ情報のアドレスを保持する複
数のエラーアドレス格納レジスタと、 所定数の前記エラーアドレス格納レジスタにそれぞれパ
リティエラーを検出したタグ情報のアドレスが保持され
た時点で前記コピータグメモリの使用を禁止するコピー
タグ検索結果判断部と、を有する密結合マルチプロセッ
サシステム。 - 【請求項５】 キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、前記プロセッサコントローラにそれぞれ前記
キャッシュメモリのタグ情報が格納されたコピータグメ
モリを備えた密結合マルチプロセッサシステムの制御方
法が記録された記録媒体であって、 前記プロセッサコントローラに、それぞれ前記コピータ
グメモリから読み出した前記タグ情報にパリティエラー
を検出した場合に、該タグ情報のアドレスをレジスタに
保持させ、 前記コピータグメモリから読み出した前記タグ情報に再
びパリティエラーを検出した場合に、該タグ情報のアド
レスと前記レジスタに保持されたアドレスとを比較さ
せ、 ２つのアドレスが一致しない場合は前記コピータグメモ
リの使用を禁止させ、前記２つのアドレスが一致した場
合は前記コピータグメモリの該アドレスの使用のみを禁
止させるプログラムを記録した記憶媒体。 - 【請求項６】 キャッシュメモリを備えた複数のプロセ
ッサがそれぞれプロセッサコントローラを介してバスに
接続され、前記プロセッサコントローラにそれぞれ前記
キャッシュメモリのタグ情報が格納されたコピータグメ
モリを備えた密結合マルチプロセッサシステムの制御方
法が記録された記録媒体であって、 前記プロセッサコントローラに、それぞれ前記コピータ
グメモリから読み出した前記タグ情報にパリティエラー
を検出した場合に、該タグ情報のアドレスをレジスタに
保持させ、 所定の複数個のレジスタに、それぞれパリティラーを検
出したタグ情報のアドレスが保持された時点で前記コピ
ータグメモリの使用を禁止させるプログラムを記録した
記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32883197A JP3239935B2 (ja) | 1997-11-28 | 1997-11-28 | 密結合マルチプロセッサシステムの制御方法、密結合マルチプロセッサシステム及びその記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32883197A JP3239935B2 (ja) | 1997-11-28 | 1997-11-28 | 密結合マルチプロセッサシステムの制御方法、密結合マルチプロセッサシステム及びその記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11161545A true JPH11161545A (ja) | 1999-06-18 |
| JP3239935B2 JP3239935B2 (ja) | 2001-12-17 |
Family
ID=18214583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32883197A Expired - Fee Related JP3239935B2 (ja) | 1997-11-28 | 1997-11-28 | 密結合マルチプロセッサシステムの制御方法、密結合マルチプロセッサシステム及びその記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239935B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101066519B1 (ko) | 2009-06-11 | 2011-09-21 | 수원대학교산학협력단 | 캐시 메모리 장치 및 이를 이용한 에러 검출 방법 |
| JP2020534589A (ja) * | 2017-09-18 | 2020-11-26 | マイクロソフト テクノロジー ライセンシング，エルエルシー | キャッシュコヒーレンスプロトコルデータを用いたキャッシュベーストレース記録 |
| US11907091B2 (en) | 2018-02-16 | 2024-02-20 | Microsoft Technology Licensing, Llc | Trace recording by logging influxes to an upper-layer shared cache, plus cache coherence protocol transitions among lower-layer caches |
| US12007873B2 (en) | 2021-09-13 | 2024-06-11 | Microsoft Technology Licensing, Llc | Cache-based tracing for time travel debugging and analysis |
-
1997
- 1997-11-28 JP JP32883197A patent/JP3239935B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101066519B1 (ko) | 2009-06-11 | 2011-09-21 | 수원대학교산학협력단 | 캐시 메모리 장치 및 이를 이용한 에러 검출 방법 |
| JP2020534589A (ja) * | 2017-09-18 | 2020-11-26 | マイクロソフト テクノロジー ライセンシング，エルエルシー | キャッシュコヒーレンスプロトコルデータを用いたキャッシュベーストレース記録 |
| US11907091B2 (en) | 2018-02-16 | 2024-02-20 | Microsoft Technology Licensing, Llc | Trace recording by logging influxes to an upper-layer shared cache, plus cache coherence protocol transitions among lower-layer caches |
| US12007873B2 (en) | 2021-09-13 | 2024-06-11 | Microsoft Technology Licensing, Llc | Cache-based tracing for time travel debugging and analysis |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3239935B2 (ja) | 2001-12-17 |
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