JP3068491B2 - キャッシュ索引障害処理方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャッシュ索引障害
処理方式に関し、特にアドレスアレイから読出したデー
タに障害を検出したときのキャッシュ索引障害処理方式
に関する。

【０００２】

【従来の技術】共有メモリモデルにおいて、あるプロセ
ッサが自キャッシュ内にある共有データのコピーに書込
みを行なうと、共有メモリ内および他プロセッサのキャ
ッシュ内に存在する当該共有データの別のコピーとの間
で値が一致しなくなる可能性があり、このとき、ほかの
プロセッサがこの値に一貫性のない共有データを読み出
すと、プログラムが誤った実行結果を生ずる危険があ
る。

【０００３】そこで、この共有データの一貫性を維持す
るための手順であるキャッシュコヒーレンスプロトコル
が幾つか用意されている。

【０００４】ここではその中のイリノイプロトコルを例
にとり、図４におけるシステム構成図および図３に示す
各キャッシュメモリにおけるキャッシュ索引障害処理回
路を参照してキャッシュ索引を説明し、その後、この場
合における従来の障害処理方式を説明する。

【０００５】イリノイプロトコルでは、キャッシュステ
ータスとして、下記のＩ、ＣＥ、ＣＳおよびＤＥの４種
の状態を有している。

【０００６】Ｉ（Ｉｎｖａｌｉｄ）はキャッシュメモリ
内に主記憶１０４のコピーが存在しない状態を示す。

【０００７】ＣＥ（Ｃｌｅａｎ Ｅｘｃｌｕｓｉｖｅ）
は唯一つのキャッシュメモリ内に主記憶１０４と同じ内
容のコピーが存在する状態を示す。

【０００８】ＣＳ（Ｃｌｅａｎ Ｓｈａｒｅｄ）は複数
のキャッシュメモリ内に主記憶１０４と同じ内容のコピ
ーが存在する状態を示す。

【０００９】ＤＥ（Ｄｉｒｔｙ Ｅｘｃｌｕｓｉｖｅ）
は唯一つのキャッシュメモリ内に主記憶１０４と異なる
内容のコピーが存在する状態を示す。

【００１０】図４において、キャッシュメモリ１０１を
有するプロセッサ１００と、キャッシュメモリ１０３を
有するプロセッサ１０２とはバス１０５に接続されて主
記憶１０４を共有している。

【００１１】図３に示す従来のキャッシュ索引障害処理
回路は、図４のそれぞれのキャッシュメモリに設けられ
ており、プロセッサ、バス１０５または後述のレジスタ
３７からのリクエストおよびアドレスがセレクタ４０の
選択に応じてアドレスレジスタ３１に格納され、アドレ
スアレイ３３からキーアドレス、キャッシュステータス
ビットおよび誤り検出訂正のための冗長ビット（この冗
長ビットについては以下の説明では省略する場合があ
る）が読み出されて障害検出訂正回路３５によりこの読
み出されたデータの誤り検出がおこなわれ、誤りが検出
されたときにはその訂正を行ない出力する。ステータス
判定回路３４でそのデータのキャッシュステータスビッ
トによりステータスが判定され、それに基ずいてキャッ
シュデータの一貫性維持のための動作が行なわれる。制
御回路３６はリクエスト情報と自および他のキャッシュ
メモリデータのステータス情報によりその一貫性維持の
ための制御動作を行なう回路である。レジスタ３９はバ
ス１０５へ供給するアドレスやリクエスト情報を一時格
納する回路、レジスタ３７はアドレスアレイ３３のデー
タを更新するためのデータを一時格納する回路である。
図３および図４を参照してプロセッサ１００からのリク
エストの種類に応じてのキャッシュ索引の基本動作を説
明する。

【００１２】(1) プロセッサ１００からのライトリクエ
ストの場合 (1.1) キャッシュメモリ１０１のキャッシュステータス
がＩの場合 ステータス判定回路３４において、キャッシュステータ
スがＩと判定された場合、制御回路３６において排他ブ
ロックリードリクエスト（以下ＥＢＲという）を生成
し、アドレスレジスタ３１からのアドレスと共にレジス
タ３９を介してバス１０５に送出する。そして、ＥＢＲ
を受け取ったキャッシュメモリ１０３ではアドレスレジ
スタ３１に格納されたリクエストおよびアドレスにより
アドレスアレイ３３からキーアドレスおよびキャッシュ
ステータスビットが読み出され障害検出訂正回路３５を
経てステータス判定回路３４に入力され、その判定結果
をバス１０５に送出する。そのキャッシュステータスに
応じて以下のようになる。

【００１３】(1.1.1) キャッシュメモリ１０３のキャッ
シュステータスがＩの場合 バス１０５にはキャッシュステータスＩの情報が送出さ
れ、いずれのキャッシュメモリにもコピーが存在しない
ため、主記憶１０４のリプライ実行が行なわれ、キャッ
シュメモリ１０１は主記憶１０４からデータを受けと
り、これにライトする。このとき、キャッシュメモリ１
０１では、制御回路３６においてキャッシュステータス
の更新情報ＤＥを生成して、アドレスレジスタ３１のア
ドレスおよび障害検出訂正回路３５からのキーアドレス
とともにレジスタ３７に格納し、さらにその出力がアド
レスレジスタ３１およびライトデータレジスタ３２に格
納されアドレスアレイ３３の更新、すなわち、キーアド
レスを新規に登録、キャッシュステータスビットは、Ｉ
からＤＥへの更新を行なう。一方、キャッシュメモリ１
０３では、制御回路３６ではキャッシュステータスビッ
トはＩのままで更新を必要としないとみなし、レジスタ
３７に対する制御は行なわない。

【００１４】(1.1.2) キャッシュメモリ１０３のキャッ
シュステータスがＣＥの場合 バス１０５にはキャッシュステータスＣＥの情報が送出
され、キャッシュメモリ１０３のリプライ実行が行なわ
れ、キャッシュメモリ１０１はキャッシュメモリ１０３
からデータを受け取り、これにライトする。このとき、
キャッシュメモリ１０１では、制御回路３６においてキ
ャッシュステータスの更新情報ＤＥを生成し、（1.1.1
) と同様にアドレスアレイ３３の更新を行なう。一
方、キャッシュメモリ１０３では、制御回路３６におい
てキャッシュステータスの更新情報Ｉを生成してアドレ
スレジスタ３１のアドレスおよび障害検出訂正回路３５
からのキーアドレスとともにレジスタ３７に格納し、さ
らにその出力がアドレスレジスタ３１およびライトデー
タレジスタ３２に格納されアドレスアレイ３３の更新を
行なう。

【００１５】(1.1.3) キャッシュメモリ１０３のキャッ
シュステータスがＣＳの場合 本例では、キャッシュメモリを２つしか持たないため、
キャッシュメモリ１０１のキャッシュステータスがＩ
で、キャッシュメモリ１０３のキャッシュステータスが
ＣＳという状態は起こりえない。

【００１６】(1.1.4) キャッシュメモリ１０３のキャッ
シュステータスがＤＥの場合 バス１０５にはキャッシュステータスＤＥの情報が送出
され、キャッシュメモリ１０３のリプライ実行が行なわ
れ、キャッシュメモリ１０１はキャッシュメモリ１０３
からデータを受けとり、これにライトする。このとき、
キャッシュメモリ１０１では、制御回路３６においてキ
ャッシュステータスの更新情報ＤＥを生成し、（1.1.1
) と同様にアドレスアレイ３３の更新を行なう。一
方、キャッシュメモリ１０３では、制御回路３６におい
てキャッシュステータスの更新情報Ｉを生成して（1.1.
2 ）と同様にアドレスアレイ３３の更新を行なう。

【００１７】(1.2) キャッシュメモリ１０１のキャッシ
ュステータスがＣＥの場合 キャッシュメモリ１０１のみが主記憶１０４のコピーを
持つのでこれにライトする。このとき、キャッシュメモ
リ１０１では、制御回路３６においてキャッシュステー
タスの更新情報ＤＥを生成し、（1.1.1 ) と同様にアド
レスアレイ３３の更新を行なう。この場合、バス１０５
に対するリクエストを送出する必要がないので、レジス
タ３９に対する制御は行なわない。

【００１８】(1.3) キャッシュメモリ１０１のキャッシ
ュステータスがＣＳの場合 キャッシュメモリ１０１に主記憶１０４のコピーを持っ
ているのでこれにライトする。このとき、キャッシュメ
モリ１０１の制御回路３６においてメモリブロック無効
化リクエスト（以下ＩＮＶという）を生成し、アドレス
レジスタ３１からのアドレスとともにレジスタ３９を介
してバス１０５に送出する。また、このとき、制御回路
３６においてキャッシュステータスの更新情報ＤＥを生
成し、（1.1.1 ）と同様にアドレスアレイ３３の更新を
行なう。一方、キャッシュメモリ１０３においてＩＮＶ
リクエストはアドレスレジスタ３１に格納され、アドレ
スアレイ３３からキーアドレスおよびキャッシュステー
タスビットが読み出され、障害検出訂正回路３５を経て
ステータス判定回路３４に入力され、キャッシュステー
タスがＣＳと判定され制御回路３６においてキャッシュ
ステータスの更新情報Ｉを生成し、（1.1.2 ）と同様に
アドレスアレイ３３の更新を行なう。

【００１９】(1.4) キャッシュメモリ１０１のキャッシ
ュステータスがＤＥの場合 キャッシュメモリ１０１のコピーにライトする。この場
合、制御回路３６において、キャッシュステータスの更
新の必要性およびバス１０５に対するリクエストの送出
の必要性はないとみなし、レジスタ３７およびレジスタ
３９に対する制御は行なわない。

【００２０】(2) プロセッサ１００からのリードリクエ
ストの場合 (2.1) キャッシュメモリ１０１のキャッシュステータス
がＩの場合 ステータス判定回路３４において、キャッシュステータ
スがＩと判定された場合、制御回路３６において共有ブ
ロックリードリクエスト（以下ＳＢＲという）を生成
し、アドレスレジスタ３１からのアドレスと共にレジス
タ３９を介してバス１０５に送出する。そして、ＳＢＲ
を受け取ったキャッシュメモリ１０３ではアドレスレジ
スタ３１に格納されたリクエストおよびアドレスにより
アドレスアレイ３３からキーアドレスおよびキャッシュ
ステータスビットが読み出され障害検出訂正回路３５を
経てステータス判定回路３４に入力され、その判定結果
をバス１０５に送出する。そのキャッシュステータスに
応じて以下のようになる。

【００２１】(2.1.1) キャッシュメモリ１０３のキャッ
シュステータスがＩの場合 バス１０５にはキャッシュステータスＩの情報が送出さ
れる。いずれのキャッシュメモリにもコピーが存在しな
いため、主記憶１０４のリプライ実行が行なわれ、キャ
ッシュメモリ１０１は主記憶１０４からデータを受けと
り、プロセッサ１００へ返す。このとき、キャッシュメ
モリ１０１では、制御回路３６においてバス１０５から
のキャッシュステータス情報を受け、キャッシュステー
タスの更新情報ＣＥを生成し、（1.1.1 ）と同様にアド
レスアレイ３３の更新を行なう。一方、キャッシュメモ
リ１０３では、制御回路３６ではキャッシュステータス
ビットはＩのままで更新を必要としないとみなし、レジ
スタ３７に対する制御は行なわない。

【００２２】(2.1.2) キャッシュメモリ１０３のキャッ
シュステータスがＣＥの場合 バス１０５にはキャッシュステータスＣＥの情報が送出
され、キャッシュメモリ１０３のリプライ実行が行なわ
れ、キャッシュメモリ１０１はキャッシュメモリ１０３
からデータを受け取り、これをプロセッサ１００へ返
す。このとき、キャッシュメモリ１０１では、制御回路
３６においてバス１０５からのキャッシュステータス情
報を受け、キャッシュステータスの更新情報ＣＳを生成
し、（1.1.1 ）と同様にアドレスアレイ３３の更新を行
なう。一方、キャッシュメモリ１０３では、制御回路３
６においてキャッシュステータスの更新情報ＣＳを生成
して（1.1.2 ）と同様にアドレスアレイ３３の更新を行
なう。

【００２３】(2.1.3) キャッシュメモリ１０３のキャッ
シュステータスがＣＳの場合 本例では、キャッシュメモリを２つしか持たないため、
キャッシュメモリ１０１のキャッシュステータスがＩ
で、キャッシュメモリ１０３のキャッシュステータスが
ＣＳという状態は起こり得ない。

【００２４】(2.1.4) キャッシュメモリ１０３のキャッ
シュステータスがＤＥの場合 バス１０５にはキャッシュステータスＤＥの情報が送出
され、キャッシュメモリ１０３のリプライ実行が行なわ
れる。すなわち、キャッシュメモリ１０１へのデータの
供給と主記憶１０４への当該データの書き戻し処理が行
なわれる。キャッシュメモリ１０１はキャッシュメモリ
１０３からデータを受けとり、これをプロセッサ１００
へ返す。このとき、キャッシュメモリ１０１では、制御
回路３６においてバス１０５からのキャッシュステータ
ス情報を受け、キャッシュステータスの更新情報ＣＳを
生成し、（1.1.1 ）と同様にアドレスアレイ３３の更新
を行なう。一方、キャッシュメモリ１０３では、制御回
路３６においてキャッシュステータスの更新情報ＣＳを
生成して（1.1.2 ）と同様にアドレスアレイ３３の更新
を行なう。

【００２５】(2.2) キャッシュメモリ１０１のキャッシ
ュステータスがＣＥの場合 キャッシュメモリ１０１の持つコピーをプロセッサ１０
０へ返す。この場合、キャッシュメモリ１０１の制御回
路３６において、キャッシュステータスの更新の必要お
よびバス１０５に対するリクエストの送出の必要はない
とみなし、レジスタ３７およびレジスタ３９に対する制
御は行なわない。

【００２６】(2.3) キャッシュメモリ１０１のキャッシ
ュステータスがＣＳの場合 キャッシュメモリ１０１の持つコピーをプロセッサ１０
０へ返す。この場合、キャッシュメモリ１０１の制御回
路３６において、キャッシュステータスの更新の必要お
よびバス１０５に対するリクエストの送出の必要はない
とみなし、レジスタ３７およびレジスタ３９に対する制
御は行なわない。

【００２７】(2.4) キャッシュメモリ１０１のキャッシ
ュステータスがＤＥの場合 キャッシュメモリ１０１の持つコピーをプロセッサ１０
０へ返す。この場合、キャッシュメモリ１０１の制御回
路３６において、キャッシュステータスの更新の必要お
よびバス１０５に対するリクエストの送出の必要はない
とみなし、レジスタ３７およびレジスタ３９に対する制
御は行なわない。

【００２８】上述において、（1.1.3 ）および（2.1.3
）のような場合は、プロセッサが３以上の場合につい
ては生じ、勿論、適切な制御動作が行なわれるが、本発
明の本質には関係がないので説明を省略する。

【００２９】以上説明したように、プロセッサ１００か
らのリクエスト、または、バス１０５からのリクエスト
によりキャッシュを索引した結果に応じて、共有データ
の一貫性を維持するため、キーアドレスやキャッシュス
テータスビットの更新の必要がある場合と、更新の必要
のない場合とに分けられる。

【００３０】更新の必要のない場合についていえば、
（1.1.1 ）のキャッシュメモリ１０３と、（1.4 ）のキ
ャッシュメモリ１０１と、（2.1.1 ）のキャッシュメモ
リ１０３と、（2.2 ），（2.3 ）および（2.4 ）のキャ
ッシュメモリ１０１の場合である。

【００３１】キャッシュメモリのデータアレイに格納さ
れているデータに訂正不可能な障害が検出された場合に
は、アドレスアレイに格納されている情報により、主記
憶からデータ書き戻すという従来のキャッシュ障害訂正
処理等によりデータの訂正処理を行ない、システムチェ
ック等による処理を中止することなくキャッシュとして
の機能を持続することができる。

【００３２】一方、アドレスアレイに格納されているデ
ータは、キャッシュに登録されているアドレスとそのキ
ャッシュデータのステータスを示す情報であり、例え
ば、アドレスに訂正不可能な障害が検出された場合、キ
ャッシュに登録されたデータがいずれのアドレスに対応
するデータなのか識別が不能となり、キャッシュとして
の機能が果たせなくなり、システムチェック等により処
理を中止しなければならなくなる。また、ステータスに
訂正不可能な障害が検出された場合には、キャッシュに
登録されているデータの有効性が識別できなくなり、同
様にシステムチェック等により処理を中止しなければな
らなくなる。

【００３３】そこで、データアレイよりも、アドレスア
レイに対する障害処理がより重要度が大といえる。

【００３４】しかしながら、従来のキャッシュ索引障害
処理方式では、プロセッサからのリクエスト、または、
バスからのリクエストにより、アドレスアレイからの読
み出しデータ（キーアドレスとキャッシュステータスビ
ットと誤り検出訂正用の冗長ビットを含む）の障害を検
出した場合、その読み出しデータは訂正可能であるとき
には訂正して出力されるが、一方、アドレスアレイに記
憶されているデータは、そのリクエスト、または、後続
の他のリクエストにより、キーアドレス、または、キャ
ッシュステータスビットが、上述のように、キャッシュ
コヒーレンスプロトコルによりいずれ更新されることを
期待して、そのままの状態で放置していた。

【００３５】しかし、障害のある状態のまま放置され訂
正不可能な障害が惹起するのを避けるために、アドレス
アレイからの読み出しデータに障害を検出したリクエス
トを中断し、障害を検出したキャッシュメモリアドレス
を無効化（例えば特開平５−２４１９９５５号公報記載
の技術）した後、中断したリクエスト処理を再開し、再
度、キャッシュメモリアドレスを登録し障害訂正を行な
っている場合もあった。

【００３６】

【発明が解決しようとする課題】上述した従来のキャッ
シュ索引障害処理方式の中の上述の放置する方式は、更
新されるまでの間に、更なる障害が発生して訂正不能と
なり、システムチェック等により、システム全体の処理
を停止しなければならないという危険性があるという欠
点がある。

【００３７】またリクエストを中断して障害処理を行な
う方式は、リクエストを再開するまでの処理性能の低下
を回避できないという欠点がある。

【００３８】本発明の目的は、障害が検出され訂正され
たデータについてはアドレスアレイに再書き込みを行な
うことにより信頼性の一段と向上したキャッシュ索引障
害処理方式を提供することにある。

【００３９】

【課題を解決するための手段】第１の発明のキャッシュ
索引障害処理方式は、キャッシュ索引要求に応じてアド
レスアレイから読み出されたデータの障害を検出したと
きには訂正してデータを出力する障害検出訂正手段と、
前記キャッシュ索引要求とその要求に対応するデータの
ステータス情報とから前記アドレスアレイから読み出さ
れたデータの更新の必要性を決定し必要のときは前記読
み出されたデータの格納されていた前記アドレスアレイ
のアドレスにあるデータの更新を行なう更新制御手段
と、前記障害検出訂正手段の訂正出力と前記更新制御手
段における更新の不必要の決定とに応じて訂正前のデー
タの格納されていた前記アドレスアレイのアドレスに訂
正されたデータを書き込む訂正データ再書込み手段とを
含んで構成されている。

【００４０】

【００４１】第２の発明のキャッシュ索引障害処理方式
は、第１の発明のキャッシュ索引障害処理方式におい
て、更新制御手段によりアドレスアレイを更新するため
の更新情報と訂正データ再書込み手段によりアドレスア
レイに再書込みするための再書込み情報との使用する一
時格納のためのレジスタは共用されることを特徴として
いる。

【００４２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００４３】図１は本発明のキャッシュ索引障害処理方
式の第１の実施の形態を示すブロック図である。

【００４４】第１の実施の形態のキャッシュ索引障害処
理方式は、図１に示すように、プロセッサまたはバス等
から供給されるリクエストおよびアドレスを一時格納す
るアドレスレジスタ１と、キャッシュメモリアドレスの
キーアドレスとキャッシュステータス情報と障害検出訂
正用の冗長ビットとを格納するアドレスアレイ３と、ア
ドレスアレイ３に書き込むデータを一時格納するライト
データレジスタ２と、アドレスアレイ３からの読み出し
データの障害を障害検出訂正用の冗長ビットを使用して
検出し訂正する障害検出訂正回路５と、キャッシュステ
ータス情報によりキャッシュデータの状態を判定するス
テータス判定回路４と、アドレスアレイ３から読み出さ
れてステータス判定回路４により障害検出訂正されたデ
ータのアドレスアレイ３への再書込みを制御する再書込
み制御回路８と、リクエスト情報と自および他のキャッ
シュステータス情報とによりキャッシュデータの一貫性
維持のための動作を行なう制御回路６と、アドレスアレ
イ３への再書込みデータや更新データを一時格納するレ
ジスタ７と、バスに供給するアドレスおよびリクエスト
情報を一時格納するレジスタ９と、アドレスレジスタ１
への入力を切り換えるセレクタ１０とを含んで構成され
ている。

【００４５】アドレスアレイ３から読み出されたデータ
によるキャッシュ索引動作は図３に示す従来のキャッシ
ュ索引障害処理回路の動作と同じであるので説明を省略
する。

【００４６】アドレスアレイ３から読み出されたデータ
に障害があり、障害検出訂正回路５により検出訂正され
たときには、障害検出訂正回路５から再書込み制御回路
８に対して障害検出訂正報知信号が供給される。

【００４７】再書込み制御回路８はこの障害検出訂正報
知信号の供給に応答して起動し、レジスタ７にアドレス
レジスタ１からのアドレスと障害検出訂正回路５からの
訂正されたキーアドレスとキャッシュステータス情報と
冗長ビットとを格納し、次いで、ライトデータレジスタ
２にキーアドレスとキャッシュステータス情報と冗長ビ
ットを格納し、アドレスレジスタ１にセレクタ１０を介
してアドレスを格納し、その後アドレスレジスタ１の示
すアドレスアレイ３のアドレスにライトデータレジスタ
２のデータを再書込みを行なう。

【００４８】かくすることにより、第１の実施の形態の
キャッシュ索引障害処理方式は、当初アドレスアレイ３
に格納されていた障害のあったデータは障害のまま放置
されることなく、訂正された正しいデータとして同じア
ドレスに書き込まれるので、これ以降は当該アドレスの
データは正常なデータとなり、訂正不可能な障害を惹起
することは極めて少なくなる。

【００４９】また、再書込みは既存のレジスタを共用す
ることにより少ないハードウエアの増加により上記効果
を実現できるという効果を有している。

【００５０】第１の実施の形態のキャッシュ索引障害処
理方式は、障害検出訂正のあった場合には、レジスタ７
を経由して必ず訂正のあったデータの再書込みが行なわ
れる。一方、キャッシュデータの一貫性を維持するため
の制御回路６の動作により、アドレスアレイ３のデータ
の更新を行なう場合も、レジスタ７を経由して行なわれ
ることは、〔従来の技術〕の項で既に記述した通りであ
り、レジスタ７、セレクタ１０、アドレスレジスタ１、
ライトデータレジスタ２によるアドレスアレイ３の書き
込みが輻輳するという懸念が生ずる。

【００５１】そこで、この問題を解決すべく本発明のキ
ャッシュ索引障害処理方式の第２の実施の形態がある。
図２は本発明のキャッシュ索引障害処理方式の第２の実
施の形態の構成を示すブロック図である。

【００５２】第２の実施の形態のキャッシュ索引障害処
理方式の第１の実施の形態のキャッシュ索引障害処理方
式との相違点は、再書込み制御回路８に代えて再書込み
制御回路２８と、制御回路６に代えて制御回路２６とを
有している。

【００５３】制御回路２６は制御回路６の機能に加え
て、キャッシュデータの一貫性を維持する上でアドレス
アレイ３のキャッシュ索引されたデータの更新を必要と
しないときに更新不要を報知する更新不要報知信号を再
書込み制御回路２８に供給する。

【００５４】再書込み制御回路２８は障害検出訂正回路
５からの障害検出訂正報知信号の供給を受け、かつ、制
御回路２６からの更新不要報知信号の供給を受けた場合
のみ、これに応動してレジスタ７にアドレスレジスタ１
からのアドレスと障害検出訂正回路５からの訂正された
キーアドレスとキャッシュステータス情報と冗長ビット
とを格納し、次いで、ライトデータレジスタ２にキーア
ドレスとキャッシュステータス情報と冗長ビットを格納
し、アドレスレジスタ１にセレクタ１０を介してアドレ
スを格納し、その後アドレスレジスタ１の示すアドレス
アレイ３のアドレスにライトデータレジスタ２のデータ
の再書込みを行なう。

【００５５】かくすることにより、第２の実施の形態の
キャッシュ索引障害処理方式は、アドレスアレイ３の更
新動作のない場合のみ、訂正された正しいデータが同じ
アドレスに再び書き込まれるので、これ以降は当該アド
レスのデータは正常なデータとなり、訂正不可能な障害
を惹起することは極めて少なくなるとともに、第１の実
施の形態のキャッシュ索引障害処理方式の欠点であるレ
ジスタ７、セレクタ１０、アドレスレジスタ１、ライト
データレジスタ２によるアドレスアレイ３の書き込みの
輻輳が大幅に改善される。

【００５６】

【発明の効果】以上説明したように、本発明のキャッシ
ュ索引障害処理方式は、当初アドレスアレイに格納され
ていた障害のあったデータは障害のまま放置されること
なく、訂正された正しいデータとして同じアドレスに書
き込まれるので、これ以降は当該アドレスのデータは正
常なデータとなり、訂正不可能な障害を惹起することは
極めて少なくなりキャッシュメモリの信頼度は著しく向
上できるという効果を有している。

【００５７】また、また、再書込みは既存のレジスタを
共用することにより少ないハードウエアの増加により上
記効果を実現できるという効果を有している。

【００５８】さらに、第２の実施の形態ではアドレスア
レイの更新要のときは、訂正データの再書込みを行なわ
ないようにすることにより障害処理動作の輻輳を大幅に
軽減できるという効果を有している。

【図面の簡単な説明】

【図１】本発明のキャッシュ索引障害処理方式の第１の
実施の形態の構成を示すブロック図である。

【図２】本発明のキャッシュ索引障害処理方式の第２の
実施の形態の構成を示すブロック図である。

【図３】従来のキャッシュ索引障害処理回路の一例の構
成を示すブロック図である。

【図４】共有メモリモデルにおけるシステム構成を示す
ブロック図である。

【符号の説明】

１、３１ アドレスレジスタ ２、３２ ライトデータレジスタ ３、３３ アドレスアレイ ４、３４ ステータス判定回路 ５、３５ 障害検出訂正回路 ６、２６、３６ 制御回路 ７、９、３７、３９ レジスタ ８、２８ 再書込み制御回路 １０、４０ セレクタ １００、１０２ プロセッサ １０１、１０３ キャッシュメモリ １０４ 主記憶 １０５ バス

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 キャッシュ索引要求に応じてアドレスア
   レイから読み出されたデータの障害を検出したときには
   訂正してデータを出力する障害検出訂正手段と、前記キ
   ャッシュ索引要求とその要求に対応するデータのステー
   タス情報とから前記アドレスアレイから読み出されたデ
   ータの更新の必要性を決定し必要のときは前記読み出さ
   れたデータの格納されていた前記アドレスアレイのアド
   レスにあるデータの更新を行なう更新制御手段と、前記
   障害検出訂正手段の訂正出力と前記更新制御手段におけ
   る更新の不必要の決定とに応じて訂正前のデータの格納
   されていた前記アドレスアレイのアドレスに訂正された
   データを書き込む訂正データ再書込み手段とを含むこと
   を特徴とするキャッシュ索引障害処理方式。
2. 【請求項２】 更新制御手段によりアドレスアレイを更
   新するための更新情報と訂正データ再書込み手段により
   アドレスアレイに再書込みするための再書込み情報との
   使用する一時格納のためのレジスタは共用されることを
   特徴とする請求項１記載のキャッシュ索引障害処理方
   式。