JPH0667989A - 記憶装置のパトロール回路 - Google Patents

Abstract

(57)【要約】 【目的】 通常のメモリアクセスにおいて、訂正可能エ
ラーが検出されたとき、直ちにそのエラーアドレスに対
してパトロール動作を実行して記憶内容を回復させ、か
つパトロール動作を効率良く行う。 【構成】 パトロール制御回路１及びパトロールアドレ
スカウンタ９によりメモリ４のパトロールアドレスを順
次更新しつつメモリパトロールを行う。通常のリードア
クセス時に、メモリ４の読出しデータに訂正可能エラー
が検出されると、データ回路５による訂正後のデータと
そのアドレスとをエラーレジスタ６に格納する。続くパ
トロールサイクルでは、パトロールアドレスセレクタ７
によりパトロールアドレス７１としてエラーレジスタ６
内のアドレスを用いてメモリ４にパトロールを実行す
る。このときの書込みデータは訂正後のデータ５１であ
るので、直ちにそのアドレスのメモリ内容は回復する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は記憶装置のパトロール回路に関
し、特に記憶装置からのリードデータに訂正可能エラー
が検出された際のパトロール回路のアドレス制御方式に
関するものである。

【０００２】

【従来技術】近年のメモリＬＳＩの集積度の飛躍的な向
上に伴って情報を記憶するメモリセルの微細化は著しく
なっており、よってα線により記憶内容が一時的に破壊
されるソフトエラーが無視できなくなっている。このソ
フトエラーはメモリセルの固定故障ではないので、情報
を再書込みすることにより記憶内容を回復することがで
きる。

【０００３】このソフトエラー対策の１つとしてメモリ
パトロール方式がある。このメモリパトロール方式は通
常のメモリアクセスに対して割込みをかけることによっ
て１アドレスずつ記憶内容を読出し、この読出しデータ
に訂正可能エラーが検出されたときに、訂正後のデータ
をそのアドレスに再書込みすることで、ソフトエラーの
蓄積を防止する方式である。この様なパトロール動作を
全てのメモリアドレスについて順次実行することによ
り、記憶装置の高信頼度化が図られているのである。

【０００４】この様な従来のメモリパトロール方式で
は、通常のメモリアクセスでの訂正可能エラーの有無に
関係なく、パトロールサイクル実行毎にパトロールアド
レスを更新してパトロール動作が行われるようになって
いる。従って、例えばあるアドレスであるｉ番地に対す
る通常メモリアクセスにおいて訂正可能エラーが検出さ
れても、直ちにそのｉ番地に対してパトロール動作が実
行される保証はなく、最悪の場合はパトロールアドレス
が一巡するまでそのｉ番地のソフトエラーを回復させる
ことはできないことになる。

【０００５】パトロール動作の目的は、ソフトエラーを
できるだ早く回復させて訂正不能エラーへ波及すること
を防止することであるが、上述の如く、従来のメモリパ
トロール方式では、通常のアクセスアドレスとパトロー
ルアドレスとがまったく無関係に動作しているので、素
早くソフトエラーを回復させることができないという欠
点がある。

【０００６】

【発明の目的】そこで、本発明はこの様な従来技術の欠
点を除去すべくなされたものであって、その目的とする
ところは、通常のメモリアクセス時に訂正可能エラーが
検出されたとき直ちにそのエラー発生アドレスに対して
パトロールを実行し記憶内容の回復を行い得るようにし
た記憶装置のパトロール回路を提供することにある。

【０００７】

【発明の構成】本発明による記憶装置のパトロール回路
は、メモリのパトロールをなすためのパトロールサイク
ルの起動及び周期を制御する手段と、パトロールアドレ
スを順次更新しつつ生成する手段と、前記メモリからの
読出しデータの訂正可能エラーを検出訂正する手段と、
前記メモリに対する通常のリードアクセス動作時におけ
る前記訂正可能エラーの検出に応答してそのときの訂正
データ及びアドレスを記憶する記憶手段と、前記訂正可
能エラーの検出に応答して前記パトロールアドレスの更
新を抑止すると共に続くパトロールサイクルにおいて、
前記記憶手段に記憶されているアドレス及び訂正データ
により前記メモリへのライトアクセスをなす手段とを含
むことを特徴とする。

【０００８】本発明による他の記憶装置のパトロール回
路は、上記構成の他に更に、前記記憶手段に記憶されて
いるアドレスと前記メモリに対する通常のライトアクセ
ス動作時におけるライトアドレスとを比較する手段と、
この比較結果が一致を示したとき前記記憶手段の内容を
リセットする手段とを含むことを特徴とする。

【０００９】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１０】図１は本発明のメモリパトロール方式の一
実施例を示すブロック図、図２及び図３は本発明の実施
例のパトロール動作のタイムチャートを示す。図におい
て、パトロール制御回路１はパトロール周期を管理しパ
トロールサイクルの起動，終了を制御する回路である。
ＲＡＭアドレスセレクタ２はパトロール制御回路１から
のパトロールサイクル１３により通常のメモリアクセス
時はそのアクセスアドレス１００を、パトロール動作時
はパトロールアドレス７１をＲＡＭアドレス２１として
メモリ（ＲＡＭ）４に供給する回路である。

【００１１】タイミング回路３は通常のメモリアクセス
時はタイミングスタート（図示省略）により、パトロー
ル動作時はパトロール制御回路１からのパトロールスタ
ート１２によってＲＡＭタイミング３１をメモリ４に供
給する回路である。メモリ４はメモリＬＳＩにより構成
するＲＡＭ（ランダムアクセスメモリ）アレイであり、
データ回路５は誤り訂正回路を備えメモリ４にストアデ
ータ５１を供給し、またメモリ４からのリードデータ４
１に対し誤り検出・訂正を行う回路である。エラーレジ
スタ６は、データ回路５が訂正可能エラーを検出したと
き、ＲＡＭアドレス２１及び訂正可能エラー５２を記憶
保持する回路である。

【００１２】ＡＮＤゲート８はパトロール制御回路１か
らのパトロールサイクル終了１１及びエラーレジスタ６
からのエラーフラグ６１により、パトロールアドレスカ
ウンタ９のカウントイネーブル８１を出力する回路であ
る。パトロールアドレスカウンタ９はパトロール動作用
のアドレスカウンタである。パトロールアドレスセレク
タ７はエラーフラグ６１によりパトロールアドレス７１
を決定する回路であり、比較回路２００は書込みサイク
ルにおいてエラーレジスタ６の示すエラーアドレス６２
と書込みアドレス１００とを比較し、アドレス一致２０
１を出力する回路である。ＯＲゲート３００はパトロー
ル制御回路１からのパトロールサイクル終了１１及び比
較回路２００からのアドレス一致２０１により、エラー
レジスタ６のリセット３０１を出力する回路である。

【００１３】図２のタイムチャートは、１回目と２回目
のパトロールサイクルの間のｉ番地への通常のリードサ
イクルで訂正可能エラーがあり、その後２回目のパトロ
ールサイクルまでにｉ番地への書込みサイクルが実行さ
れなかったケースを示している。

【００１４】１回目のパトロールサイクルでは、エラー
フラグ６１がリセット状態であるためパトロールアドレ
ス７１はカウンタアドレス９１が示すＡ番地であり、こ
れがＲＡＭアドレス２１となってパトロール動作が行わ
れる。パトロールサイクル終了１１が出力されると、カ
ウンタイネーブル８１が有効となりカウンタアドレス９
１がＡ＋１番地に更新される次に、ｉ番地への通常のリ
ードサイクルで訂正可能エラー５２が検出されると、エ
ラーフラグ６１がセットされるとともに訂正可能エラー
が存在するＲＡＭアドレス２１（ｉ番地）がエラーアド
レス６２としてエラーレジスタ６に記憶される。この結
果、カウントイネーブル８１はエラーフラグ６１がリセ
ットされるまで無効状態となり、またパトロールアドレ
ス７１はカウンタアドレス９１が示すＡ＋１番地からエ
ラーアドレス６２が示すｉ番地に変化する。以後２回目
のパトロールサイクルまでｉ番地への書込みサイクルが
ないのでエラーレジスタ６はこの状態を保持する。

【００１５】従って、２回目のパトロールサイクルでは
ｉ番地に対してパトロールが実行され、訂正後の正しい
データ５１がメモリ４内のエラー発生アドレスへ書込ま
れる。よってｉ番地がソフトエラーである場合には、こ
の時点で記憶内容が回復する。２回目のパトロールサイ
クル終了１１が出力されると、エラーフラグ６１及びエ
ラーアドレス６２がリセットされるが、カウントイネー
ブル８１は出力されないので、カウンタアドレス９１は
Ａ＋１番地のままである。３回目のパトロールサイクル
までに訂正可能エラーが検出されないと、次のパトロー
ルサイクルはＡ＋１番地に実行され、１回目のパトロー
ルアドレスＡ番地に対し継続性を保っている。

【００１６】図３のタイムチャートを参照すると、図３
のタイムチャートと図２のタイムチャートの相違点は、
訂正可能エラーを検出してから２回目のパトロールサイ
クルまでにｉ番地に対して通常のライトサイクルが実行
されていることである。

【００１７】図２の例と同様にｉ番地への通常のリード
サイクルで訂正可能エラーが検出されると、エラーフラ
グ６１がセットされるとともにＲＡＭアドレスがエラー
アドレス６２としてエラーレジスタ６に保持される。そ
の後のｉ番地へのライトサイクルが実行されると、比較
回路２００からアドレス一致２０１が出力され、ＯＲゲ
ート３００を通してリセット３０１によってエラーフラ
グ６１及びエラーアドレス６２がリセットされる。これ
によりパトロールアドレス７１はカウンタアドレス９１
が示すＡ＋１番地に変化し、２回目のパトロールサイク
ルはＡ＋１番地に実行される。またエラーフラグ６１が
リセット状態であるためパトロールサイクル終了１１の
出力によってカウンタアドレス９１はＡ＋２番地に更新
される。

【００１８】

【発明の効果】以上説明したように本発明によれば、ｉ
番地への通常メモリアクセスにおいて訂正可能エラーを
検出したとき、訂正可能エラーフラグをセットすると共
にエラーアドレスｉ番地を保持し、訂正可能エラーフラ
グによって次のパトロールサイクルのパトロールアドレ
スをｉ番地に切替えて実行することで、ｉ番地の記憶内
容を素早く回復させるという効果がある。

【００１９】また、訂正可能エラーを検出してから次の
パトロールサイクルまでにｉ番地に対して通常のライト
サイクルが実行された場合、エラーフラグをリセットす
ることにより、次のパトロールサイクルをパトロールア
ドレスカウンタが示しているアドレスに対して実行する
ので、効率良くパトロール動作を行うという効果もあ
る。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】本発明の実施例の動作の一例を示すタイムチャ
ートである。

【図３】本発明の実施例の動作の他の例を示すタイムチ
ャートである。

【符号の説明】

１ パトロール制御回路 ２ ＲＡＭアドレスセレクタ ３ タイミング回路 ４ メモリ（ＲＡＭ） ５ データ回路 ６ エラーレジスタ ７ パトロールアドレスセレクタ ８ ＡＮＤゲート ９ パトロールアドレスカウンタ ２００ 比較回路 ３００ ＯＲゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリのパトロールをなすためのパトロ
   ールサイクルの起動及び周期を制御する手段と、パトロ
   ールアドレスを順次更新しつつ生成する手段と、前記メ
   モリからの読出しデータの訂正可能エラーを検出訂正す
   る手段と、前記メモリに対する通常のリードアクセス動
   作時における前記訂正可能エラーの検出に応答してその
   ときの訂正データ及びアドレスを記憶する記憶手段と、
   前記訂正可能エラーの検出に応答して前記パトロールア
   ドレスの更新を抑止すると共に続くパトロールサイクル
   において、前記記憶手段に記憶されているアドレス及び
   訂正データにより前記メモリへのライトアクセスをなす
   手段とを含むことを特徴とする記憶装置のパトロール回
   路。
2. 【請求項２】 前記記憶手段に記憶されているアドレス
   と前記メモリに対する通常のライトアクセス動作時にお
   けるライトアドレスとを比較する手段と、この比較結果
   が一致を示したとき前記記憶手段の内容をリセットする
   手段とを含むことを特徴とする請求項１記載の記憶装置
   のパトロール回路。