JPH05233472A - 記憶装置のパトロール回路 - Google Patents
記憶装置のパトロール回路Info
- Publication number
- JPH05233472A JPH05233472A JP4070236A JP7023692A JPH05233472A JP H05233472 A JPH05233472 A JP H05233472A JP 4070236 A JP4070236 A JP 4070236A JP 7023692 A JP7023692 A JP 7023692A JP H05233472 A JPH05233472 A JP H05233472A
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- JP
- Japan
- Prior art keywords
- patrol
- address
- error
- memory
- cycle
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 通常メモリアクセス時、訂正可能エラー検出
に応答して素早くそのエラーアドレスに対してパトロー
ルを実行し、メモリ内容を回復可能とする。 【構成】 通常メモリアクセスで、データ回路５によっ
てメモリ４から訂正可能エラーを検出したとき、エラー
レジスタ６にそのときのアドレス２１とエラーフラグ６
１を格納する。このエラーフラグ６１によりパトロール
アドレスカウンタ９のパトロールアドレス更新を抑止
し、このパトロールアドレス９１に代えてレジスタ６の
記憶アドレス６２を用い、メモリパトロールを行う。こ
のときのストアデータ５１は訂正後のデータを用いる。
に応答して素早くそのエラーアドレスに対してパトロー
ルを実行し、メモリ内容を回復可能とする。 【構成】 通常メモリアクセスで、データ回路５によっ
てメモリ４から訂正可能エラーを検出したとき、エラー
レジスタ６にそのときのアドレス２１とエラーフラグ６
１を格納する。このエラーフラグ６１によりパトロール
アドレスカウンタ９のパトロールアドレス更新を抑止
し、このパトロールアドレス９１に代えてレジスタ６の
記憶アドレス６２を用い、メモリパトロールを行う。こ
のときのストアデータ５１は訂正後のデータを用いる。
Description
【０００１】
【技術分野】本発明は記憶装置のパトロール回路に関
し、特に通常読出し動作により訂正可能エラーが検出さ
れたときのメモリパトロールの制御に関するものであ
る。
し、特に通常読出し動作により訂正可能エラーが検出さ
れたときのメモリパトロールの制御に関するものであ
る。
【０００２】
【従来技術】近年、メモリのＬＳＩ集積度の飛躍的向上
に伴い、情報を記憶するメモリセルの微細化が著しく、
α線により記憶内容が一時的に破壊されるいわゆるソフ
トエラーが無視できなくなっている。ソフトエラーはメ
モリセルの固定故障ではないので、情報を再書き込みす
ることで記憶内容を回復することができる。
に伴い、情報を記憶するメモリセルの微細化が著しく、
α線により記憶内容が一時的に破壊されるいわゆるソフ
トエラーが無視できなくなっている。ソフトエラーはメ
モリセルの固定故障ではないので、情報を再書き込みす
ることで記憶内容を回復することができる。
【０００３】このソフトエラー対策の１つとして、メモ
リパトロール方式がある。このメモリパトロール方式は
通常メモリアクセスに割込むことによって、１アドレス
ずつ記憶内容を読出し訂正可能なエラーが検出される
と、誤り訂正後のデータを再書き込みすることでソフト
エラーの蓄積を防止する方式である。このようなパトロ
ール動作を全アドレスについて順次実行することによっ
て、記憶装置の高信頼度化を図っている。
リパトロール方式がある。このメモリパトロール方式は
通常メモリアクセスに割込むことによって、１アドレス
ずつ記憶内容を読出し訂正可能なエラーが検出される
と、誤り訂正後のデータを再書き込みすることでソフト
エラーの蓄積を防止する方式である。このようなパトロ
ール動作を全アドレスについて順次実行することによっ
て、記憶装置の高信頼度化を図っている。
【０００４】この従来のメモリパトロール方式では、通
常メモリアクセスでの訂正可能エラーの有無に関係な
く、パトロールサイクル実行毎にパトロールアドレスを
更新して動作する。従って、ｉ番地に対する通常メモリ
アクセスにおい訂正可能エラーが検出されても、直ちに
ｉ番地にパトロール動作が実行される保証はなく、最悪
の場合パトロールアドレスが一巡しするまでｉ番地のソ
フトエラーを回復させることができない。
常メモリアクセスでの訂正可能エラーの有無に関係な
く、パトロールサイクル実行毎にパトロールアドレスを
更新して動作する。従って、ｉ番地に対する通常メモリ
アクセスにおい訂正可能エラーが検出されても、直ちに
ｉ番地にパトロール動作が実行される保証はなく、最悪
の場合パトロールアドレスが一巡しするまでｉ番地のソ
フトエラーを回復させることができない。
【０００５】パトロール動作の目的は、ソフトエラーを
できるだけ早く回復させ訂正可能エラーに波及すること
を防止することであるが、上述のような従来のメモリパ
トロール方式では、通常アクセスのアドレスとパトロー
ルアドレスとが無関係に動作しているため、素早くソフ
トエラーを回復できない欠点がある。
できるだけ早く回復させ訂正可能エラーに波及すること
を防止することであるが、上述のような従来のメモリパ
トロール方式では、通常アクセスのアドレスとパトロー
ルアドレスとが無関係に動作しているため、素早くソフ
トエラーを回復できない欠点がある。
【０００６】
【発明の目的】そこで、本発明は上記従来技術の欠点を
解決すべくなされたものであって、その目的とするとこ
ろは、通常メモリアクセス時における訂正可能エラーの
検出に応答して素早くそのエラーアドレスに対するメモ
リパトロールを実行して、その記憶内容を回復可能とし
た記憶装置のパトロール回路を提供することにある。
解決すべくなされたものであって、その目的とするとこ
ろは、通常メモリアクセス時における訂正可能エラーの
検出に応答して素早くそのエラーアドレスに対するメモ
リパトロールを実行して、その記憶内容を回復可能とし
た記憶装置のパトロール回路を提供することにある。
【０００７】
【発明の構成】本発明による記憶装置のパトロール回路
は、メモリのパトロールをなすためのパトロールサイク
ルの起動及び周期の制御をなす手段と、前記パトロール
サイクルに同期してパトロールアドレスを順次更新しつ
つ生成する手段と、メモリアクセスにより読出されたリ
ードデータの訂正可能エラーを検出訂正する手段と、前
記訂正可能エラーが検出されたとき、次のパトロールサ
イクルで前記パトロールアドレスの更新を抑止すると共
にそのときのアクセスアドレスを前記パトロールアドレ
スに代えてパトロールを実行して訂正後のデータをメモ
リストアデータとする手段とを含むことを特徴とする。
は、メモリのパトロールをなすためのパトロールサイク
ルの起動及び周期の制御をなす手段と、前記パトロール
サイクルに同期してパトロールアドレスを順次更新しつ
つ生成する手段と、メモリアクセスにより読出されたリ
ードデータの訂正可能エラーを検出訂正する手段と、前
記訂正可能エラーが検出されたとき、次のパトロールサ
イクルで前記パトロールアドレスの更新を抑止すると共
にそのときのアクセスアドレスを前記パトロールアドレ
スに代えてパトロールを実行して訂正後のデータをメモ
リストアデータとする手段とを含むことを特徴とする。
【０００８】
【実施例】以下に本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【０００９】図１は本発明の実施例のブロック図であ
る。図において、パトロール制御回路１はパトロールを
なすためのパトロールサイクルの起動、終了及び周期の
制御管理を行うものであり、ＲＡＭアドレスセレクタ２
はパトロール制御回路１からのパトロールサイクル１３
に同期して、通常メモリアクセス時は通常のアクセスア
ドレス100 を、パトロール動作時はパトロールアドレス
７１を夫々ＲＡＭアドレス２１としてメモリ４へ供給す
る。
る。図において、パトロール制御回路１はパトロールを
なすためのパトロールサイクルの起動、終了及び周期の
制御管理を行うものであり、ＲＡＭアドレスセレクタ２
はパトロール制御回路１からのパトロールサイクル１３
に同期して、通常メモリアクセス時は通常のアクセスア
ドレス100 を、パトロール動作時はパトロールアドレス
７１を夫々ＲＡＭアドレス２１としてメモリ４へ供給す
る。
【００１０】タイミング回路３は通常アクセス時にはタ
イミングスタート信号（図示せず）により、またパトロ
ール動作時にはパトロール制御回路１からのパトロール
スタート１２によってＲＡＭタイング３１をメモリ４に
供給する回路である。
イミングスタート信号（図示せず）により、またパトロ
ール動作時にはパトロール制御回路１からのパトロール
スタート１２によってＲＡＭタイング３１をメモリ４に
供給する回路である。
【００１１】メモリ４はメモリＬＳＩを用いて構成する
メモリアレイであり、ＲＡＭ構成である。データ回路５
は誤り訂正機能を備えメモリ４にストアデータ５１を供
給し、またメモリ４からのリードデータ４１に対し誤り
検出・訂正を行う回路である。エラーレジスタ６はデー
タ回路５が訂正可能エラーを検出したとき、ＲＡＭアド
レス２１及び訂正可能エラー５２を記憶保持すると共に
エラーフラグ６１を生成する。
メモリアレイであり、ＲＡＭ構成である。データ回路５
は誤り訂正機能を備えメモリ４にストアデータ５１を供
給し、またメモリ４からのリードデータ４１に対し誤り
検出・訂正を行う回路である。エラーレジスタ６はデー
タ回路５が訂正可能エラーを検出したとき、ＲＡＭアド
レス２１及び訂正可能エラー５２を記憶保持すると共に
エラーフラグ６１を生成する。
【００１２】アンドゲート８はパトロール制御回路１か
らのパトロールサイクル終了１１及びエラーレジスタ６
からのエラーフラグ６１により、パトロールアドレスカ
ウンタ９のカウントイネーブル８１を出力する回路であ
る。パトロールアドレスカウンタ９はパトロール動作用
のアドレスカウンタであり、カウントイネーブル８１に
より順次パトロールアドレスを更新しつつ生成する。
らのパトロールサイクル終了１１及びエラーレジスタ６
からのエラーフラグ６１により、パトロールアドレスカ
ウンタ９のカウントイネーブル８１を出力する回路であ
る。パトロールアドレスカウンタ９はパトロール動作用
のアドレスカウンタであり、カウントイネーブル８１に
より順次パトロールアドレスを更新しつつ生成する。
【００１３】パトロールアドレスセレクタ７はエラーレ
ジスタ６からのエラーフラグ６１によりパトロールアド
レス７１を決定するセレクタであり、エラーフラグ６１
がリセットされているときはパトロールアドレスカウン
タ９からのカウンタアドレス９１を、またセットされて
いるときはエラーレジスタ６からのエラーアドレス６２
を夫々選択する。
ジスタ６からのエラーフラグ６１によりパトロールアド
レス７１を決定するセレクタであり、エラーフラグ６１
がリセットされているときはパトロールアドレスカウン
タ９からのカウンタアドレス９１を、またセットされて
いるときはエラーレジスタ６からのエラーアドレス６２
を夫々選択する。
【００１４】この図１の回路の動作について図２のタイ
ムチャートを参照して説明する。図２のタイムチャート
は、１回目と２回目のパトロールサイクルの間の通常リ
ードサイクルで訂正可能エラーがあり、２回目と３回目
のパトロールサイクルの間ではエラーがなかった例を示
している。
ムチャートを参照して説明する。図２のタイムチャート
は、１回目と２回目のパトロールサイクルの間の通常リ
ードサイクルで訂正可能エラーがあり、２回目と３回目
のパトロールサイクルの間ではエラーがなかった例を示
している。
【００１５】１回目のパトロールサイクルでは、エラー
フラグ６１がリセット状態であるため、パトロールアド
レス７１はカウンタアドレス９１が示すＡ番地であり、
これがＲＡＭアドレス２１となってパトロール動作か行
われる。パトロールサイクル終了１１が出力されると、
カウンタイネーブル８１が有効となりカウンタアドレス
９１がＡ＋１番地に更新される。
フラグ６１がリセット状態であるため、パトロールアド
レス７１はカウンタアドレス９１が示すＡ番地であり、
これがＲＡＭアドレス２１となってパトロール動作か行
われる。パトロールサイクル終了１１が出力されると、
カウンタイネーブル８１が有効となりカウンタアドレス
９１がＡ＋１番地に更新される。
【００１６】次にｉ番地への通常リードサイクで、デー
タ回路５により訂正可能エラー５２が検出されると、エ
ラーレジスタ６にてエラーフラグ６１がセットされると
共に訂正可能エラーが存在するＲＡＭアドレス２１が示
すｉ番地がエラーアドレス６２として記憶される。この
結果、アンド回路８によりカウントイネーブル８１は無
効状態に変化し、またパトロールアドレス７１はパトロ
ールアドレスセレクタ７により、カウントアドレス９１
が示すＡ＋１番地からエラーアドレス６２が示すｉ番地
に変化し、この状態が保持される。
タ回路５により訂正可能エラー５２が検出されると、エ
ラーレジスタ６にてエラーフラグ６１がセットされると
共に訂正可能エラーが存在するＲＡＭアドレス２１が示
すｉ番地がエラーアドレス６２として記憶される。この
結果、アンド回路８によりカウントイネーブル８１は無
効状態に変化し、またパトロールアドレス７１はパトロ
ールアドレスセレクタ７により、カウントアドレス９１
が示すＡ＋１番地からエラーアドレス６２が示すｉ番地
に変化し、この状態が保持される。
【００１７】従って、ＲＡＭアドレス２１をｉ番地とし
て２回目のパトロールサイクルが実行されるため、ｉ番
地の訂正可能エラーがソフトエラーである場合、この時
点で記憶内容が回復する。２回目のパトロールサイクル
終了１１が出力されると、エラーレジスタ６のエラーフ
ラグ６１及びエラーアドレス６２がリセットされるが、
カウンタアドレス９１は更新されずＡ＋１番地が保持さ
れる。
て２回目のパトロールサイクルが実行されるため、ｉ番
地の訂正可能エラーがソフトエラーである場合、この時
点で記憶内容が回復する。２回目のパトロールサイクル
終了１１が出力されると、エラーレジスタ６のエラーフ
ラグ６１及びエラーアドレス６２がリセットされるが、
カウンタアドレス９１は更新されずＡ＋１番地が保持さ
れる。
【００１８】その後のｊ番地への通常リードサイクルを
含む２回目と３回目パトロールサイクルとの間の通常メ
モリアクセスにおいては、訂正可能エラーは検出されな
いので、３回目のパトロールサイクルのＲＡＭアドレス
２１がＡ＋１番地となり、パトロール動作が実行され、
パトロールサイクル終了１１によってカウントイネーブ
ル８１が有効となりカウントアドレス９１がＡ＋２番地
に更新される。
含む２回目と３回目パトロールサイクルとの間の通常メ
モリアクセスにおいては、訂正可能エラーは検出されな
いので、３回目のパトロールサイクルのＲＡＭアドレス
２１がＡ＋１番地となり、パトロール動作が実行され、
パトロールサイクル終了１１によってカウントイネーブ
ル８１が有効となりカウントアドレス９１がＡ＋２番地
に更新される。
【００１９】
【発明の効果】以上説明したように本発明のよれば、ｉ
番地への通常メモリアクセスにおいて訂正可能エラーが
検出されたとき、訂正可能エラーフラグをセットすると
共にエラーアドレスｉ番地を記憶し、次のパトロールサ
イクルでのパトロールアドレスを、訂正可能エラーフラ
グでｉ番地に切替えてパトロール動作を行うことによ
り、ソフトエラーを素早く回復させるという効果があ
る。
番地への通常メモリアクセスにおいて訂正可能エラーが
検出されたとき、訂正可能エラーフラグをセットすると
共にエラーアドレスｉ番地を記憶し、次のパトロールサ
イクルでのパトロールアドレスを、訂正可能エラーフラ
グでｉ番地に切替えてパトロール動作を行うことによ
り、ソフトエラーを素早く回復させるという効果があ
る。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の実施例回路の動作を示すタイムチャート
である。
である。
１ パトロール制御回路 ２ ＲＡＭアドレスセレクタ ３ タイミング回路 ４ メモリ ５ データ回路 ６ エラーレジスタ ７ パトロールアドレスセレクタ ８ アンド回路 ９ パトロールアドレスカウンタ
Claims (1)
- 【請求項１】 メモリのパトロールをなすためのパトロ
ールサイクルの起動及び周期の制御をなす手段と、前記
パトロールサイクルに同期してパトロールアドレスを順
次更新しつつ生成する手段と、メモリアクセスにより読
出されたリードデータの訂正可能エラーを検出訂正する
手段と、前記訂正可能エラーが検出されたとき、次のパ
トロールサイクルで前記パトロールアドレスの更新を抑
止すると共にそのときのアクセスアドレスを前記パトロ
ールアドレスに代えてパトロールを実行して訂正後のデ
ータをメモリストアデータとする手段とを含むことを特
徴とする記憶装置のパトロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070236A JPH05233472A (ja) | 1992-02-20 | 1992-02-20 | 記憶装置のパトロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070236A JPH05233472A (ja) | 1992-02-20 | 1992-02-20 | 記憶装置のパトロール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233472A true JPH05233472A (ja) | 1993-09-10 |
Family
ID=13425734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070236A Pending JPH05233472A (ja) | 1992-02-20 | 1992-02-20 | 記憶装置のパトロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233472A (ja) |
-
1992
- 1992-02-20 JP JP4070236A patent/JPH05233472A/ja active Pending
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