JPH1083357A - データ記憶制御方法及び装置 - Google Patents
データ記憶制御方法及び装置Info
- Publication number
- JPH1083357A JPH1083357A JP8236707A JP23670796A JPH1083357A JP H1083357 A JPH1083357 A JP H1083357A JP 8236707 A JP8236707 A JP 8236707A JP 23670796 A JP23670796 A JP 23670796A JP H1083357 A JPH1083357 A JP H1083357A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- main storage
- interrupt
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】ＣＰＵのバースト転送用Ｉ／Ｆを使用してキャ
ッシュメモリの内容の更新を高速に行うと共にＥＣＣ機
構により１ビットエラーが検出された場合に、主記憶装
置の内容を訂正可能なデータ記憶制御装置を実現する。 【解決手段】ＣＰＵ１から主記憶装置６へリードアクセ
スがあると主記憶装置６からデータが読み出され、ＥＣ
Ｃ実行部３でエラーの検出が行われる。主記憶装置６か
らの読み出しデータに１ビットエラーがないとＣＰＵ１
に読み出しデータが送られ、主記憶装置６への読み出し
アクセスサイクルが終了する。主記憶装置６からの読み
出しデータに１ビットエラーがあればアドレス保持部４
にエラーが検出されたデータのアドレスを格納する。割
込み情報保持部５ａをセットし制御部５から制御線７を
介してＣＰＵ１に割込みを要求する。ＣＰＵ１にエラー
訂正後のデータが送られ主記憶装置６への読み出しアク
セスサイクルが終了する。
ッシュメモリの内容の更新を高速に行うと共にＥＣＣ機
構により１ビットエラーが検出された場合に、主記憶装
置の内容を訂正可能なデータ記憶制御装置を実現する。 【解決手段】ＣＰＵ１から主記憶装置６へリードアクセ
スがあると主記憶装置６からデータが読み出され、ＥＣ
Ｃ実行部３でエラーの検出が行われる。主記憶装置６か
らの読み出しデータに１ビットエラーがないとＣＰＵ１
に読み出しデータが送られ、主記憶装置６への読み出し
アクセスサイクルが終了する。主記憶装置６からの読み
出しデータに１ビットエラーがあればアドレス保持部４
にエラーが検出されたデータのアドレスを格納する。割
込み情報保持部５ａをセットし制御部５から制御線７を
介してＣＰＵ１に割込みを要求する。ＣＰＵ１にエラー
訂正後のデータが送られ主記憶装置６への読み出しアク
セスサイクルが終了する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムにおける主記憶装置をＥＣＣ実行により高信頼性を
維持しつつ、高速アクセス可能なデータ記憶制御方法及
び装置に関する。
テムにおける主記憶装置をＥＣＣ実行により高信頼性を
維持しつつ、高速アクセス可能なデータ記憶制御方法及
び装置に関する。
【０００２】
【従来の技術】ＣＰＵの中には主記憶装置への高速アク
セスを狙いとして、内部に主記憶装置の内容の一部を格
納するキャッシュメモリを有するものがある。このよう
なＣＰＵにおいては、キャッシュメモリにミスヒットし
た場合、アクセスデータのアドレスと下位の固定長ビッ
トのみアドレスが異なるデータを連続して主記憶装置か
ら読み出し、キャッシュメモリに格納して、キャッシュ
メモリの内容を更新する。
セスを狙いとして、内部に主記憶装置の内容の一部を格
納するキャッシュメモリを有するものがある。このよう
なＣＰＵにおいては、キャッシュメモリにミスヒットし
た場合、アクセスデータのアドレスと下位の固定長ビッ
トのみアドレスが異なるデータを連続して主記憶装置か
ら読み出し、キャッシュメモリに格納して、キャッシュ
メモリの内容を更新する。
【０００３】この際、ライトバックキャッシュメモリの
場合は、キャッシュメモリの更新される部分に格納され
ていたデータを、キャッシュメモリの更新前に主記憶装
置に書き戻す。この際の主記憶装置へのアクセスも、主
記憶装置へのアクセスデータと下位の固定ビットのみ異
なるデータの連続した書き込みである。
場合は、キャッシュメモリの更新される部分に格納され
ていたデータを、キャッシュメモリの更新前に主記憶装
置に書き戻す。この際の主記憶装置へのアクセスも、主
記憶装置へのアクセスデータと下位の固定ビットのみ異
なるデータの連続した書き込みである。
【０００４】このような、アクセスデータのアドレスと
下位の固定長ビットのみアドレスが異なるデータを連続
してアクセスすることをバーストアクセスという。リー
ドはバーストリード、ライトはバーストライトという。
下位の固定長ビットのみアドレスが異なるデータを連続
してアクセスすることをバーストアクセスという。リー
ドはバーストリード、ライトはバーストライトという。
【０００５】メモリ素子の中には、連続したアドレスへ
のアクセスの高速化を目的として、バーストアクセス可
能なものがある。最近のＣＰＵでは、キャッシュメモリ
の内容の更新の高速化を目的として、上記メモリ素子に
対応した、バースト転送用の外部バスＩ／Ｆ（インター
フェース）を備えるものがある。
のアクセスの高速化を目的として、バーストアクセス可
能なものがある。最近のＣＰＵでは、キャッシュメモリ
の内容の更新の高速化を目的として、上記メモリ素子に
対応した、バースト転送用の外部バスＩ／Ｆ（インター
フェース）を備えるものがある。
【０００６】通常の外部バスＩ／Ｆでは、ウェイト信号
により、外部で１つのバスサイクルの長さを制御できる
が、メモリ素子のバーストアクセスには対応しておら
ず、キャッシュメモリの内容の更新の際は、１つのバス
サイクルを繰り返し行うことによって対応する。
により、外部で１つのバスサイクルの長さを制御できる
が、メモリ素子のバーストアクセスには対応しておら
ず、キャッシュメモリの内容の更新の際は、１つのバス
サイクルを繰り返し行うことによって対応する。
【０００７】バースト転送用の外部バスＩ／Ｆは、１つ
のバスサイクルでバーストアクセスを完了することがで
き、通常のバスＩ／Ｆよりも高速に、キャッシュメモリ
の内容を更新できる。一般的にＣＰＵのバースト転送用
の外部バスＩ／Ｆは、バスサイクルの長さが固定であ
り、ウェイト信号により、外部から１つのバスサイクル
の長さを制御することはできない。
のバスサイクルでバーストアクセスを完了することがで
き、通常のバスＩ／Ｆよりも高速に、キャッシュメモリ
の内容を更新できる。一般的にＣＰＵのバースト転送用
の外部バスＩ／Ｆは、バスサイクルの長さが固定であ
り、ウェイト信号により、外部から１つのバスサイクル
の長さを制御することはできない。
【０００８】また、半導体の分野では、微細化技術が著
しく進展している。各種メモリ素子では、この微細化技
術の進展によりメモリ素子１個あたりの記憶容量が増大
する反面、記憶セル１個の占める体積の縮小による蓄積
電荷量の減少や、微小欠陥の発生確率の高まり、動作の
高速化に伴う電気的なノイズの印加等の外部要因によ
り、データ中のエラービットの発生確率が高くなる。
しく進展している。各種メモリ素子では、この微細化技
術の進展によりメモリ素子１個あたりの記憶容量が増大
する反面、記憶セル１個の占める体積の縮小による蓄積
電荷量の減少や、微小欠陥の発生確率の高まり、動作の
高速化に伴う電気的なノイズの印加等の外部要因によ
り、データ中のエラービットの発生確率が高くなる。
【０００９】メモリ装置におけるデータの信頼性向上の
方法としては、ＥＣＣ機構が知られている。ＥＣＣ機構
では、拡張ハミングコードを用いてデータビットよりチ
ェックビットを生成し、データビットとチェックビット
とをメモリ装置に書き込む。そして、読み出し時にはメ
モリ装置から読み出したデータビットとチェックビット
とによりシンドロームを生成し、このシンドロームによ
り１ビットの誤り訂正及び２ビットの誤り検出を行う。
方法としては、ＥＣＣ機構が知られている。ＥＣＣ機構
では、拡張ハミングコードを用いてデータビットよりチ
ェックビットを生成し、データビットとチェックビット
とをメモリ装置に書き込む。そして、読み出し時にはメ
モリ装置から読み出したデータビットとチェックビット
とによりシンドロームを生成し、このシンドロームによ
り１ビットの誤り訂正及び２ビットの誤り検出を行う。
【００１０】
【発明が解決しようとする課題】ところで、従来、主記
憶に対してＥＣＣ機構によりエラー検出訂正を実行する
場合、通常の外部バスＩ／Ｆを使用していた。主記憶装
置の読みだしアクセス時にＥＣＣ機構により１ビットエ
ラーが検出された場合、ＣＰＵには、ＥＣＣ機構により
訂正されたデータが送られると共に、主記憶装置には訂
正後のデータが書き込まれ、主記憶装置の内容が訂正さ
れる。この際、エラーが検出されない場合の読み出しア
クセスよりも、主記憶装置の書き込みの時間だけバスサ
イクルが長くなるが、ウェイト信号によってバスサイク
ルの長さが制御される。
憶に対してＥＣＣ機構によりエラー検出訂正を実行する
場合、通常の外部バスＩ／Ｆを使用していた。主記憶装
置の読みだしアクセス時にＥＣＣ機構により１ビットエ
ラーが検出された場合、ＣＰＵには、ＥＣＣ機構により
訂正されたデータが送られると共に、主記憶装置には訂
正後のデータが書き込まれ、主記憶装置の内容が訂正さ
れる。この際、エラーが検出されない場合の読み出しア
クセスよりも、主記憶装置の書き込みの時間だけバスサ
イクルが長くなるが、ウェイト信号によってバスサイク
ルの長さが制御される。
【００１１】上述した通常の外部バスＩ／Ｆではなく、
バースト転送用Ｉ／Ｆを使用してＥＣＣ機構によるエラ
ー検出訂正を実施した場合、通常の外部バスＩ／Ｆを使
用した場合よりも高速にキャッシュメモリの内容の更新
を行うことができる。
バースト転送用Ｉ／Ｆを使用してＥＣＣ機構によるエラ
ー検出訂正を実施した場合、通常の外部バスＩ／Ｆを使
用した場合よりも高速にキャッシュメモリの内容の更新
を行うことができる。
【００１２】しかし、主記憶装置の読み出しアクセス時
に、ＥＣＣ機構により１ビットエラーが検出された場
合、ＣＰＵには、ＥＣＣ機構により訂正されたデータが
送られるが、バースト転送用Ｉ／Ｆはバスサイクルの長
さが固定であるため、ウェイトさせることができず、主
記憶装置に訂正データを書き込んで主記憶装置の内容を
訂正することができない。この場合、主記憶装置のデー
タを、１ビットの誤りを含んだままにしておくと、訂正
不可能な２ビットエラーが発生する確率が高くなり、主
記憶装置の信頼性が低くなる。
に、ＥＣＣ機構により１ビットエラーが検出された場
合、ＣＰＵには、ＥＣＣ機構により訂正されたデータが
送られるが、バースト転送用Ｉ／Ｆはバスサイクルの長
さが固定であるため、ウェイトさせることができず、主
記憶装置に訂正データを書き込んで主記憶装置の内容を
訂正することができない。この場合、主記憶装置のデー
タを、１ビットの誤りを含んだままにしておくと、訂正
不可能な２ビットエラーが発生する確率が高くなり、主
記憶装置の信頼性が低くなる。
【００１３】本発明の目的は、ＣＰＵのバースト転送用
Ｉ／Ｆを使用して、キャッシュメモリの内容の更新を高
速に行うと共に、ＥＣＣ機構により１ビットエラーが検
出された場合に、主記憶装置の内容を訂正可能なデータ
記憶制御方法及び装置を実現することである。
Ｉ／Ｆを使用して、キャッシュメモリの内容の更新を高
速に行うと共に、ＥＣＣ機構により１ビットエラーが検
出された場合に、主記憶装置の内容を訂正可能なデータ
記憶制御方法及び装置を実現することである。
【００１４】
（１）上記目的を達成するため、本発明は次のように構
成される。すなわち、連続したアドレスのデータを転送
するバースト転送用の外部バスインタフェースを有する
ＣＰＵと、主記憶手段と、データの誤り検出訂正を行う
ＥＣＣ実行部とを有するコンピュータシステムのデータ
記憶制御方法において、ＣＰＵから上記主記憶手段への
データの読み出しが要求され、読み出されたデータに誤
りがあることが上記ＥＣＣ実行部に検出されたときに、
誤りのあるデータのアドレスを保持し、上記ＥＣＣ実行
部によりデータの誤りが検出された際に、割込み情報を
保持し、上記ＣＰＵに割込み要求を行い、ＣＰＵの割込
み処理ルーチンにて、ＣＰＵを割込み禁止にし、主記憶
手段から上記保持されたアドレスと下位の固定長ビット
のみアドレスの異なる複数のデータを読み出し、上記読
み出した複数のデータを上記ＥＣＣ実行部により誤り訂
正を実行し、誤りを訂正した複数のデータを主記憶手段
に書き戻し、上記割込み情報をクリアし、ＣＰＵを割込
み許可状態とする。
成される。すなわち、連続したアドレスのデータを転送
するバースト転送用の外部バスインタフェースを有する
ＣＰＵと、主記憶手段と、データの誤り検出訂正を行う
ＥＣＣ実行部とを有するコンピュータシステムのデータ
記憶制御方法において、ＣＰＵから上記主記憶手段への
データの読み出しが要求され、読み出されたデータに誤
りがあることが上記ＥＣＣ実行部に検出されたときに、
誤りのあるデータのアドレスを保持し、上記ＥＣＣ実行
部によりデータの誤りが検出された際に、割込み情報を
保持し、上記ＣＰＵに割込み要求を行い、ＣＰＵの割込
み処理ルーチンにて、ＣＰＵを割込み禁止にし、主記憶
手段から上記保持されたアドレスと下位の固定長ビット
のみアドレスの異なる複数のデータを読み出し、上記読
み出した複数のデータを上記ＥＣＣ実行部により誤り訂
正を実行し、誤りを訂正した複数のデータを主記憶手段
に書き戻し、上記割込み情報をクリアし、ＣＰＵを割込
み許可状態とする。
【００１５】ＣＰＵのバースト転送用Ｉ／Ｆを使用し
て、主記憶手段からＣＰＵ内のキャッシュメモリへ、又
はキャッシュメモリから主記憶手段へ、ＥＣＣ実行部を
介してデータ転送を実行する場合に、１ビットエラーが
検出されたデータのアドレスを保持しておく。そして、
ＣＰＵの割り込みを禁止し、保持したアドレスのデータ
のエラー訂正を実行した後に、これらのデータを主記憶
手段に書き込み、ＣＰＵの割り込み禁止を解除する。し
たがって、ＣＰＵのバースト転送用Ｉ／Ｆを使用して、
キャッシュメモリの内容の更新を高速に行うと共に、Ｅ
ＣＣ実行部により１ビットエラーが検出された場合に、
主記憶手段の内容を訂正可能なデータ記憶制御方法を実
現することができる。
て、主記憶手段からＣＰＵ内のキャッシュメモリへ、又
はキャッシュメモリから主記憶手段へ、ＥＣＣ実行部を
介してデータ転送を実行する場合に、１ビットエラーが
検出されたデータのアドレスを保持しておく。そして、
ＣＰＵの割り込みを禁止し、保持したアドレスのデータ
のエラー訂正を実行した後に、これらのデータを主記憶
手段に書き込み、ＣＰＵの割り込み禁止を解除する。し
たがって、ＣＰＵのバースト転送用Ｉ／Ｆを使用して、
キャッシュメモリの内容の更新を高速に行うと共に、Ｅ
ＣＣ実行部により１ビットエラーが検出された場合に、
主記憶手段の内容を訂正可能なデータ記憶制御方法を実
現することができる。
【００１６】（２）また、連続したアドレスのデータを
転送するバースト転送用の外部バスインタフェースを有
するＣＰＵと、ダイレクトメモリアクセス可能なＤＭＡ
デバイスと、主記憶手段と、データの誤り検出訂正を行
うＥＣＣ実行部とを有するコンピュータシステムのデー
タ記憶制御方法において、ＣＰＵ又はＤＭＡデバイスか
ら上記主記憶手段へのデータの読み出しが要求され、読
み出されたデータに誤りがあることが上記ＥＣＣ実行部
に検出されたときに、誤りのあるデータのアドレスを保
持し、上記ＥＣＣ実行部によりデータの誤りが検出され
た際に、割込み情報を保持し、上記ＣＰＵに割込み要求
を行い、ＣＰＵの割込み処理ルーチンにて、上記ＤＭＡ
デバイスによるダイレクトメモリアクセスを禁止すると
共に、ＣＰＵを割込み禁止にし、主記憶装置から上記保
持されたアドレスと下位の固定長ビットのみアドレスの
異なる複数のデータを読み出し、上記読み出した複数の
データを上記ＥＣＣ実行部により誤り訂正を実行し、誤
りを訂正した複数のデータを主記憶装置に書き戻し、上
記割込み情報をクリアし、上記ＤＭＡデバイスによるダ
イレクトメモリアクセスを許可状態とすると共に、ＣＰ
Ｕを割込み許可状態とする。
転送するバースト転送用の外部バスインタフェースを有
するＣＰＵと、ダイレクトメモリアクセス可能なＤＭＡ
デバイスと、主記憶手段と、データの誤り検出訂正を行
うＥＣＣ実行部とを有するコンピュータシステムのデー
タ記憶制御方法において、ＣＰＵ又はＤＭＡデバイスか
ら上記主記憶手段へのデータの読み出しが要求され、読
み出されたデータに誤りがあることが上記ＥＣＣ実行部
に検出されたときに、誤りのあるデータのアドレスを保
持し、上記ＥＣＣ実行部によりデータの誤りが検出され
た際に、割込み情報を保持し、上記ＣＰＵに割込み要求
を行い、ＣＰＵの割込み処理ルーチンにて、上記ＤＭＡ
デバイスによるダイレクトメモリアクセスを禁止すると
共に、ＣＰＵを割込み禁止にし、主記憶装置から上記保
持されたアドレスと下位の固定長ビットのみアドレスの
異なる複数のデータを読み出し、上記読み出した複数の
データを上記ＥＣＣ実行部により誤り訂正を実行し、誤
りを訂正した複数のデータを主記憶装置に書き戻し、上
記割込み情報をクリアし、上記ＤＭＡデバイスによるダ
イレクトメモリアクセスを許可状態とすると共に、ＣＰ
Ｕを割込み許可状態とする。
【００１７】（３）また、連続したアドレスのデータを
転送するバースト転送用の外部バスインタフェースを有
するＣＰＵと、主記憶手段と、データの誤り検出訂正を
行うＥＣＣ実行部とを有するコンピュータシステムのデ
ータ記憶制御装置において、ＣＰＵから上記主記憶手段
へのデータの読み出しが要求され、読み出されたデータ
に誤りがあることが上記ＥＣＣ実行部に検出されたとき
に、誤りのあるデータのアドレスを保持するアドレス保
持部と、ＣＰＵの割り込み情報を保持する割り込み情報
保持部と、上記ＥＣＣ実行部によりデータの誤りが検出
された際に、上記割込み情報保持部に割り込み情報を設
定し、上記ＣＰＵに割込み要求を行い、ＣＰＵの割込み
処理ルーチンにて、ＣＰＵを割込み禁止にし、主記憶手
段から上記アドレス保持部に保持されたアドレスと下位
の固定長ビットのみアドレスの異なる複数のデータを読
み出し、読み出した複数のデータを上記ＥＣＣ実行部に
より誤り訂正を実行し、誤りを訂正した複数のデータを
主記憶装置に書き戻し、上記割込み情報保持部の割り込
み情報をクリアし、ＣＰＵを割込み許可状態とする制御
部とを備える。
転送するバースト転送用の外部バスインタフェースを有
するＣＰＵと、主記憶手段と、データの誤り検出訂正を
行うＥＣＣ実行部とを有するコンピュータシステムのデ
ータ記憶制御装置において、ＣＰＵから上記主記憶手段
へのデータの読み出しが要求され、読み出されたデータ
に誤りがあることが上記ＥＣＣ実行部に検出されたとき
に、誤りのあるデータのアドレスを保持するアドレス保
持部と、ＣＰＵの割り込み情報を保持する割り込み情報
保持部と、上記ＥＣＣ実行部によりデータの誤りが検出
された際に、上記割込み情報保持部に割り込み情報を設
定し、上記ＣＰＵに割込み要求を行い、ＣＰＵの割込み
処理ルーチンにて、ＣＰＵを割込み禁止にし、主記憶手
段から上記アドレス保持部に保持されたアドレスと下位
の固定長ビットのみアドレスの異なる複数のデータを読
み出し、読み出した複数のデータを上記ＥＣＣ実行部に
より誤り訂正を実行し、誤りを訂正した複数のデータを
主記憶装置に書き戻し、上記割込み情報保持部の割り込
み情報をクリアし、ＣＰＵを割込み許可状態とする制御
部とを備える。
【００１８】ＣＰＵのバースト転送用Ｉ／Ｆを使用し
て、主記憶手段からＣＰＵ内のキャッシュメモリへ、又
はキャッシュメモリから主記憶手段へ、ＥＣＣ実行部を
介してデータ転送を実行する場合に、１ビットエラーが
検出されたデータのアドレスをアドレス保持部に保持し
ておく。そして、制御部により、ＣＰＵの割り込みが禁
止され、アドレス保持部に保持されたアドレスのデータ
を、ＥＣＣ実行部によりエラー訂正を実行させた後に、
これらのデータを主記憶手段に書き込み、ＣＰＵの割り
込み禁止を解除する。したがって、ＣＰＵのバースト転
送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新
を高速に行うと共に、ＥＣＣ実行部により１ビットエラ
ーが検出された場合に、主記憶手段の内容を訂正可能な
データ記憶制御装置を実現することができる。
て、主記憶手段からＣＰＵ内のキャッシュメモリへ、又
はキャッシュメモリから主記憶手段へ、ＥＣＣ実行部を
介してデータ転送を実行する場合に、１ビットエラーが
検出されたデータのアドレスをアドレス保持部に保持し
ておく。そして、制御部により、ＣＰＵの割り込みが禁
止され、アドレス保持部に保持されたアドレスのデータ
を、ＥＣＣ実行部によりエラー訂正を実行させた後に、
これらのデータを主記憶手段に書き込み、ＣＰＵの割り
込み禁止を解除する。したがって、ＣＰＵのバースト転
送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新
を高速に行うと共に、ＥＣＣ実行部により１ビットエラ
ーが検出された場合に、主記憶手段の内容を訂正可能な
データ記憶制御装置を実現することができる。
【００１９】（４）また、連続したアドレスのデータを
転送するバースト転送用の外部バスインタフェースを有
するＣＰＵと、ダイレクトメモリアクセス可能なＤＭＡ
デバイスと、主記憶手段と、データの誤り検出訂正を行
うＥＣＣ実行部とを有するコンピュータシステムのデー
タ記憶制御装置において、ＣＰＵ又はＤＭＡデバイスか
ら上記主記憶手段へのデータの読み出しが要求され、読
み出されたデータに誤りがあることが上記ＥＣＣ実行部
に検出されたときに、誤りのあるデータのアドレスを保
持するアドレス保持部と、ＣＰＵの割り込み情報を保持
する割り込み情報保持部と、上記ＤＭＡデバイスの制御
情報を保持するＤＭＡ制御情報保持部と、上記ＥＣＣ実
行部によりデータの誤りが検出された際に、上記割込み
情報保持部に割り込み情報を設定し、上記ＣＰＵに割込
み要求を行い、ＣＰＵの割込み処理ルーチンにて、ＤＭ
Ａ制御情報保持部にＤＭＡ制御情報を設定し、上記ＤＭ
Ａデバイスによるダイレクトメモリアクセスを禁止する
と共に、ＣＰＵを割込み禁止にし、主記憶手段から上記
アドレス保持部に保持されたアドレスと下位の固定長ビ
ットのみアドレスの異なる複数のデータを読み出し、読
み出した複数のデータを上記ＥＣＣ実行部により誤り訂
正を実行し、誤りを訂正した複数のデータを主記憶装置
に書き戻し、上記割込み情報保持部の割り込み情報をク
リアし、ＣＰＵを割込み許可状態とし、上記ＤＭＡ制御
情報保持部の制御情報をクリアし、上記ＤＭＡデバイス
によるダイレクトメモリアクセスを許可状態とする制御
部とを備える。
転送するバースト転送用の外部バスインタフェースを有
するＣＰＵと、ダイレクトメモリアクセス可能なＤＭＡ
デバイスと、主記憶手段と、データの誤り検出訂正を行
うＥＣＣ実行部とを有するコンピュータシステムのデー
タ記憶制御装置において、ＣＰＵ又はＤＭＡデバイスか
ら上記主記憶手段へのデータの読み出しが要求され、読
み出されたデータに誤りがあることが上記ＥＣＣ実行部
に検出されたときに、誤りのあるデータのアドレスを保
持するアドレス保持部と、ＣＰＵの割り込み情報を保持
する割り込み情報保持部と、上記ＤＭＡデバイスの制御
情報を保持するＤＭＡ制御情報保持部と、上記ＥＣＣ実
行部によりデータの誤りが検出された際に、上記割込み
情報保持部に割り込み情報を設定し、上記ＣＰＵに割込
み要求を行い、ＣＰＵの割込み処理ルーチンにて、ＤＭ
Ａ制御情報保持部にＤＭＡ制御情報を設定し、上記ＤＭ
Ａデバイスによるダイレクトメモリアクセスを禁止する
と共に、ＣＰＵを割込み禁止にし、主記憶手段から上記
アドレス保持部に保持されたアドレスと下位の固定長ビ
ットのみアドレスの異なる複数のデータを読み出し、読
み出した複数のデータを上記ＥＣＣ実行部により誤り訂
正を実行し、誤りを訂正した複数のデータを主記憶装置
に書き戻し、上記割込み情報保持部の割り込み情報をク
リアし、ＣＰＵを割込み許可状態とし、上記ＤＭＡ制御
情報保持部の制御情報をクリアし、上記ＤＭＡデバイス
によるダイレクトメモリアクセスを許可状態とする制御
部とを備える。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を用いて説明する。図１は本発明の一実施形態であ
るデータ記憶制御装置の全体概略構成図である。図１に
おいて、１は連続したアドレスのデータを転送するバー
スト転送用の外部バスインタフェース及びキャッシュメ
モリ１Ｃを有するＣＰＵであり、２はＤＭＡ（ダイレク
トメモリアクセス）実行可能なデバイスである。
図面を用いて説明する。図１は本発明の一実施形態であ
るデータ記憶制御装置の全体概略構成図である。図１に
おいて、１は連続したアドレスのデータを転送するバー
スト転送用の外部バスインタフェース及びキャッシュメ
モリ１Ｃを有するＣＰＵであり、２はＤＭＡ（ダイレク
トメモリアクセス）実行可能なデバイスである。
【００２１】３は、主記憶装置６からのデータの誤り検
出訂正を行うＥＣＣ実行部であり、４はアドレス保持部
である。このアドレス保持部４は、ＥＣＣ実行部３によ
る主記憶装置６からのデータ読み出し時に１ビットエラ
ーが検出された際に、１ビットエラーを含むデータのア
ドレスを保持する。
出訂正を行うＥＣＣ実行部であり、４はアドレス保持部
である。このアドレス保持部４は、ＥＣＣ実行部３によ
る主記憶装置６からのデータ読み出し時に１ビットエラ
ーが検出された際に、１ビットエラーを含むデータのア
ドレスを保持する。
【００２２】５ａは割込み情報保持部であり、この割り
込み情報保持部５ａは、ＥＣＣ実行部３により主記憶装
置６からのデータ読み出し時に１ビットエラーが検出さ
れた際にセットされる。
込み情報保持部５ａは、ＥＣＣ実行部３により主記憶装
置６からのデータ読み出し時に１ビットエラーが検出さ
れた際にセットされる。
【００２３】５ｂはＤＭＡ制御情報保持部であり、この
ＤＭＡ制御情報保持部５ｂがセットされると、主記憶装
置６へのＤＭＡデバイス２のアクセスが禁止される。５
は制御部であり、割込み情報保持部５ａと、ＤＭＡ制御
情報保持部５ｂとを有する。そして、この制御部５は、
主記憶装置６へのアクセス及びＥＣＣ実行部３及びアド
レス保持部４を制御し、割込み保持部５ａがセットされ
た際に、制御線７に含まれる割込み要求線を介してＣＰ
Ｕ１に割込み要求をする。
ＤＭＡ制御情報保持部５ｂがセットされると、主記憶装
置６へのＤＭＡデバイス２のアクセスが禁止される。５
は制御部であり、割込み情報保持部５ａと、ＤＭＡ制御
情報保持部５ｂとを有する。そして、この制御部５は、
主記憶装置６へのアクセス及びＥＣＣ実行部３及びアド
レス保持部４を制御し、割込み保持部５ａがセットされ
た際に、制御線７に含まれる割込み要求線を介してＣＰ
Ｕ１に割込み要求をする。
【００２４】８はアドレスバス、９はデータバス、１０
はメモリ制御線、１１はメモリアドレスバス、１２はメ
モリデータバスである。また、１３はシステム制御線で
あり、制御部５はシステム制御線１３を介してＥＣＣ実
行部３及びアドレス保持部４を制御する。１４は１ビッ
トエラー報告線で、ＥＣＣ実行部３は１ビットエラー検
出時に１ビットエラー報告線１４を介して制御部５に、
その報告を行う。
はメモリ制御線、１１はメモリアドレスバス、１２はメ
モリデータバスである。また、１３はシステム制御線で
あり、制御部５はシステム制御線１３を介してＥＣＣ実
行部３及びアドレス保持部４を制御する。１４は１ビッ
トエラー報告線で、ＥＣＣ実行部３は１ビットエラー検
出時に１ビットエラー報告線１４を介して制御部５に、
その報告を行う。
【００２５】図２及び図３は、ＣＰＵ１の通常の外部バ
スＩ／Ｆを用いた場合のリードサイクル及びライトサイ
クルを示すタイミングチャートであり、バスサイクル最
小の場合の例である。そして、図２及び図３の例では、
バスサイクルの長さは３バスクロックサイクルである。
スＩ／Ｆを用いた場合のリードサイクル及びライトサイ
クルを示すタイミングチャートであり、バスサイクル最
小の場合の例である。そして、図２及び図３の例では、
バスサイクルの長さは３バスクロックサイクルである。
【００２６】ＣＰＵ１の外部バスＩ／Ｆは、各バスクロ
ックの立ち上がりで外部からのウェイト信号をサンプリ
ングし、ウェイト信号の値が“Ｈ”レベルであれば、そ
のバスクロックでバスサイクルを終了させる。
ックの立ち上がりで外部からのウェイト信号をサンプリ
ングし、ウェイト信号の値が“Ｈ”レベルであれば、そ
のバスクロックでバスサイクルを終了させる。
【００２７】図４及び図５は、ＣＰＵ１の通常の外部バ
スＩ／Ｆを用いた場合であって、外部から３バスクロッ
クサイクルだけウェイトサイクルを挿入した場合のタイ
ミングチャートである。そして、図４がリードサイクル
で、図５がライトサイクルである。図４及び図５に示し
た例は、図２及び図３に示した例に比べて、ウェイト信
号が“Ｌ”レベルである期間が３バスクロックサイクル
だけ長い。
スＩ／Ｆを用いた場合であって、外部から３バスクロッ
クサイクルだけウェイトサイクルを挿入した場合のタイ
ミングチャートである。そして、図４がリードサイクル
で、図５がライトサイクルである。図４及び図５に示し
た例は、図２及び図３に示した例に比べて、ウェイト信
号が“Ｌ”レベルである期間が３バスクロックサイクル
だけ長い。
【００２８】図６及び図７は、ＣＰＵ１のバースト転送
用外部バスＩ／Ｆを用いた場合であって、転送長が４の
場合のタイミングチャートである。バースト転送である
ので、アドレスＡ１、Ａ２、Ａ３、Ａ４は、互いに下位
のビットのみが異なる。また、データＤ１、Ｄ２、Ｄ
３、Ｄ４は、それぞれアドレスＡ１、Ａ２、Ａ３、Ａ４
に格納されたデータである。 ＣＰＵ１のバースト転送
用外部バスＩ／Ｆは、バスサイクルの長さが固定長であ
り、外部からウェイト信号によりバスサイクルの長さを
制御することはできない。
用外部バスＩ／Ｆを用いた場合であって、転送長が４の
場合のタイミングチャートである。バースト転送である
ので、アドレスＡ１、Ａ２、Ａ３、Ａ４は、互いに下位
のビットのみが異なる。また、データＤ１、Ｄ２、Ｄ
３、Ｄ４は、それぞれアドレスＡ１、Ａ２、Ａ３、Ａ４
に格納されたデータである。 ＣＰＵ１のバースト転送
用外部バスＩ／Ｆは、バスサイクルの長さが固定長であ
り、外部からウェイト信号によりバスサイクルの長さを
制御することはできない。
【００２９】従来においては、主記憶装置６に対してＥ
ＣＣ機構によるエラー検出訂正を実行する場合、ＣＰＵ
１の通常の外部バスＩ／Ｆを使用していた。つまり、主
記憶装置６の読み出しアクセス時に、ＥＣＣ実行部３に
より１ビットエラーが検出された場合、ＣＰＵ１には、
ＥＣＣ実行部３より訂正されたデータが送られると共
に、主記憶装置６には訂正後のデータが書き込まれ、主
記憶装置６の内容が訂正される。
ＣＣ機構によるエラー検出訂正を実行する場合、ＣＰＵ
１の通常の外部バスＩ／Ｆを使用していた。つまり、主
記憶装置６の読み出しアクセス時に、ＥＣＣ実行部３に
より１ビットエラーが検出された場合、ＣＰＵ１には、
ＥＣＣ実行部３より訂正されたデータが送られると共
に、主記憶装置６には訂正後のデータが書き込まれ、主
記憶装置６の内容が訂正される。
【００３０】このエラーが検出された場合には、エラー
が検出されない場合の読み出しアクセスよりも、主記憶
装置６の書き込みの時間だけバスサイクルが長くなる
が、ウェイト信号によってバスサイクルの長さが制御さ
れる。
が検出されない場合の読み出しアクセスよりも、主記憶
装置６の書き込みの時間だけバスサイクルが長くなる
が、ウェイト信号によってバスサイクルの長さが制御さ
れる。
【００３１】図８は、通常の外部バスＩ／Ｆを使用し、
主記憶装置６の読み出しアクセス時にＥＣＣ実行部３に
より１ビットエラーが検出された場合のバスサイクルを
示すタイミングチャートである。図８において、メモリ
素子リードアクセスサイクルがエラーが検出されない場
合の読み出しアクセスである。そして、エラーが検出さ
れた場合は、メモリリードアクセスサイクルに、メモリ
素子ライトアクセスサイクルが追加される。このメモリ
素子ライトアクセスサイクルが、主記憶装置６の内容の
訂正によりバスサイクルが延長される部分である。
主記憶装置６の読み出しアクセス時にＥＣＣ実行部３に
より１ビットエラーが検出された場合のバスサイクルを
示すタイミングチャートである。図８において、メモリ
素子リードアクセスサイクルがエラーが検出されない場
合の読み出しアクセスである。そして、エラーが検出さ
れた場合は、メモリリードアクセスサイクルに、メモリ
素子ライトアクセスサイクルが追加される。このメモリ
素子ライトアクセスサイクルが、主記憶装置６の内容の
訂正によりバスサイクルが延長される部分である。
【００３２】なお、メモリ素子リードアクセスサイクル
においては、メモリ素子アクセス時間が６０ｎｓ、ＥＣ
Ｃ時間が１５ｎｓである。また、メモリ素子ライトアク
セスサイクルにおいては、メモリ素子アクセス時間が４
５ｎｓとなっている。
においては、メモリ素子アクセス時間が６０ｎｓ、ＥＣ
Ｃ時間が１５ｎｓである。また、メモリ素子ライトアク
セスサイクルにおいては、メモリ素子アクセス時間が４
５ｎｓとなっている。
【００３３】図９は、本発明の一実施形態におけるＣＰ
Ｕ１の主記憶装置６への書き込みアクセス動作を表して
いる。図９において、ＣＰＵ１の書き込みデータは、デ
ータバス９を介してＥＣＣ実行部３に送られる。そし
て、ＥＣＣ実行部３に送られた書き込みデータは、この
ＥＣＣ実行部３にて、チェックビットが生成され、ＣＰ
Ｕ１の書き込みデータとチェックビットが、メモリデー
タバス１２を介して主記憶装置６に書き込まれる。
Ｕ１の主記憶装置６への書き込みアクセス動作を表して
いる。図９において、ＣＰＵ１の書き込みデータは、デ
ータバス９を介してＥＣＣ実行部３に送られる。そし
て、ＥＣＣ実行部３に送られた書き込みデータは、この
ＥＣＣ実行部３にて、チェックビットが生成され、ＣＰ
Ｕ１の書き込みデータとチェックビットが、メモリデー
タバス１２を介して主記憶装置６に書き込まれる。
【００３４】図１０は、本発明の一実施形態における主
記憶装置６への読み出しアクセスの動作フローチャート
である。図１０のステップ１００において、ＣＰＵ１又
はＤＭＡデバイス２により主記憶装置６へリードアクセ
スがあると、ステップ１０１に進み、主記憶装置６から
データが読み出される。次に、ステップ１０２におい
て、主記憶装置６からの読み出しデータは、ＥＣＣ実行
部３によりエラーの検出が行われる。そして、ステップ
１０３において、主記憶装置６からの読み出しデータに
１ビットエラーがない場合は、ステップ１０４に進み、
ＣＰＵ１又はＤＭＡデバイス２に読み出しデータが送ら
れ、主記憶装置６への読み出しアクセスサイクルが終了
する。
記憶装置６への読み出しアクセスの動作フローチャート
である。図１０のステップ１００において、ＣＰＵ１又
はＤＭＡデバイス２により主記憶装置６へリードアクセ
スがあると、ステップ１０１に進み、主記憶装置６から
データが読み出される。次に、ステップ１０２におい
て、主記憶装置６からの読み出しデータは、ＥＣＣ実行
部３によりエラーの検出が行われる。そして、ステップ
１０３において、主記憶装置６からの読み出しデータに
１ビットエラーがない場合は、ステップ１０４に進み、
ＣＰＵ１又はＤＭＡデバイス２に読み出しデータが送ら
れ、主記憶装置６への読み出しアクセスサイクルが終了
する。
【００３５】ステップ１０３において、主記憶装置６か
らの読み出しデータから１ビットエラーが検出された場
合、ステップ１０５に進み、アドレス保持部４に１ビッ
トエラーが検出されたデータのアドレスを格納する。次
に、ステップ１０６において、割込み情報保持部５ａを
セットし、ステップ１０７において、制御部５から制御
線７を介してＣＰＵ１に割込みを要求する。そして、ス
テップ１０８において、ＣＰＵ１又はＤＭＡデバイス２
に１ビットエラー訂正後のデータが送られ、主記憶装置
６への読み出しアクセスサイクルが終了する。
らの読み出しデータから１ビットエラーが検出された場
合、ステップ１０５に進み、アドレス保持部４に１ビッ
トエラーが検出されたデータのアドレスを格納する。次
に、ステップ１０６において、割込み情報保持部５ａを
セットし、ステップ１０７において、制御部５から制御
線７を介してＣＰＵ１に割込みを要求する。そして、ス
テップ１０８において、ＣＰＵ１又はＤＭＡデバイス２
に１ビットエラー訂正後のデータが送られ、主記憶装置
６への読み出しアクセスサイクルが終了する。
【００３６】図１１は、ＣＰＵ１の主記憶６装置への読
み出しアクセスにおいて、主記憶装置６からの読み出し
データに１ビットエラーがない場合の動作を表してい
る。また、図１２は、ＣＰＵ１の主記憶装置６への読み
出しアクセスにおいて、主記憶装置６からの読み出しデ
ータに１ビットエラーがある場合の動作を表している。
み出しアクセスにおいて、主記憶装置６からの読み出し
データに１ビットエラーがない場合の動作を表してい
る。また、図１２は、ＣＰＵ１の主記憶装置６への読み
出しアクセスにおいて、主記憶装置６からの読み出しデ
ータに１ビットエラーがある場合の動作を表している。
【００３７】図１２に示した動作は、図１１に示した動
作に加え、ＥＣＣ実行部３から制御部５に１ビットエラ
ー報告線１４を介しての１ビットエラーの報告、割込み
情報保持部５ａのセット及び制御部５からの制御線７の
中の割込み要求線を介してのＣＰＵ１への割込み要求の
動作が加わっている。また、ＣＰＵ１には、ＥＣＣ実行
部３によりエラー訂正後のデータが送られる。
作に加え、ＥＣＣ実行部３から制御部５に１ビットエラ
ー報告線１４を介しての１ビットエラーの報告、割込み
情報保持部５ａのセット及び制御部５からの制御線７の
中の割込み要求線を介してのＣＰＵ１への割込み要求の
動作が加わっている。また、ＣＰＵ１には、ＥＣＣ実行
部３によりエラー訂正後のデータが送られる。
【００３８】本発明の一実施形態においては、ＥＣＣ実
行部３により、１ビットエラーが検出された場合、主記
憶装置６の内容の訂正は、制御部５により要求された割
込みの処理ルーチンで行う。
行部３により、１ビットエラーが検出された場合、主記
憶装置６の内容の訂正は、制御部５により要求された割
込みの処理ルーチンで行う。
【００３９】図１３は、上記割込み処理ルーチンにおけ
る主記憶装置６の内容訂正の動作フローチャートであ
る。主記憶装置６の内容は、ＥＣＣ実行部３により訂正
されたデータを主記憶６に書き戻せば訂正される。具体
的には、主記憶装置６の１ビットエラーが発生したアド
レスからＣＰＵ１が読み出しを行い、読み出したデータ
を主記憶装置６に書き戻せばよい。
る主記憶装置６の内容訂正の動作フローチャートであ
る。主記憶装置６の内容は、ＥＣＣ実行部３により訂正
されたデータを主記憶６に書き戻せば訂正される。具体
的には、主記憶装置６の１ビットエラーが発生したアド
レスからＣＰＵ１が読み出しを行い、読み出したデータ
を主記憶装置６に書き戻せばよい。
【００４０】この読み出しと書き戻しの間に、主記憶装
置６の１ビットエラーの発生したアドレスに新たにデー
タが書き込まれた場合、主記憶装置６への訂正データ書
き戻しにより主記憶装置６の内容が古いデータに戻され
る恐れがある。１ビットエラーの発生したアドレスへの
新たなデータの書き込みはＤＭＡデバイス２によるか、
ＣＰＵ１の１ビットエラー割込みよりもレベルの高い割
込み処理ルーチンにより行われる。
置６の１ビットエラーの発生したアドレスに新たにデー
タが書き込まれた場合、主記憶装置６への訂正データ書
き戻しにより主記憶装置６の内容が古いデータに戻され
る恐れがある。１ビットエラーの発生したアドレスへの
新たなデータの書き込みはＤＭＡデバイス２によるか、
ＣＰＵ１の１ビットエラー割込みよりもレベルの高い割
込み処理ルーチンにより行われる。
【００４１】そこで、本発明の一実施形態においては、
図１３のステップ２００及び２０１に示すように、１ビ
ットエラー発生アドレスからの読み出しと書き戻しの前
にＤＭＡ制御情報保持部５ｂをセットし、ＤＭＡを禁止
し、ＣＰＵ１を割込み禁止状態にする。これにより、１
ビットエラー発生アドレスへの新たなデータの書き込み
を禁止している。
図１３のステップ２００及び２０１に示すように、１ビ
ットエラー発生アドレスからの読み出しと書き戻しの前
にＤＭＡ制御情報保持部５ｂをセットし、ＤＭＡを禁止
し、ＣＰＵ１を割込み禁止状態にする。これにより、１
ビットエラー発生アドレスへの新たなデータの書き込み
を禁止している。
【００４２】そして、ステップ２０２において、制御部
５はアドレス保持部４に格納されたエラー発生アドレス
を読み出す。次に、ステップ２０３において、読み出し
たエラー発生アドレスからバーストで、つまり連続して
主記億装置６からデータを読み出す。そして、ステップ
２０４において、エラー訂正されたデータを、主記憶装
置６のエラーが発生したアドレスにバーストで書き込
む。
５はアドレス保持部４に格納されたエラー発生アドレス
を読み出す。次に、ステップ２０３において、読み出し
たエラー発生アドレスからバーストで、つまり連続して
主記億装置６からデータを読み出す。そして、ステップ
２０４において、エラー訂正されたデータを、主記憶装
置６のエラーが発生したアドレスにバーストで書き込
む。
【００４３】次に、ステップ２０５において、制御部５
は、割り込み情報保持部５ａの内容をクリアし、割り込
み要求を解除する。続いて、ステップ２０６において、
制御部５は、ＣＰＵ１を割り込み許可状態とする。そし
て、ステップ２０７において、ＤＭＡ制御情報保持部５
ｂの内容をクリアし、ＤＭＡを許可する。なお、アドレ
ス保持部４には、１ビットエラーの発生した最新のアド
レスが格納されているため、バースト転送にて１ビット
エラーが複数回発生した場合は、最後の１ビットエラー
発生アドレスのみがアドレス保持部４に格納される。本
発明の一実施形態においては、１ビットエラー発生アド
レスからの読み出しと訂正データの書き戻しとをバース
トで行うことにより、バースト転送において複数回１ビ
ットエラーが発生した場合にも対応している。図１４
は、アドレス保持部４からの１ビットエラー発生アドレ
スの読み出し動作を示している。
は、割り込み情報保持部５ａの内容をクリアし、割り込
み要求を解除する。続いて、ステップ２０６において、
制御部５は、ＣＰＵ１を割り込み許可状態とする。そし
て、ステップ２０７において、ＤＭＡ制御情報保持部５
ｂの内容をクリアし、ＤＭＡを許可する。なお、アドレ
ス保持部４には、１ビットエラーの発生した最新のアド
レスが格納されているため、バースト転送にて１ビット
エラーが複数回発生した場合は、最後の１ビットエラー
発生アドレスのみがアドレス保持部４に格納される。本
発明の一実施形態においては、１ビットエラー発生アド
レスからの読み出しと訂正データの書き戻しとをバース
トで行うことにより、バースト転送において複数回１ビ
ットエラーが発生した場合にも対応している。図１４
は、アドレス保持部４からの１ビットエラー発生アドレ
スの読み出し動作を示している。
【００４４】図１５は、ＣＰＵ１の通常の外部バスＩ／
Ｆを使用した例であって、主記憶装置６にバーストモー
ドを備えるＤＲＡＭを使用した場合の、主記憶装置６か
らＣＰＵ１のキャッシュメモリ１Ｃへのデータの転送例
におけるタイミングチャートである。この図１５に示す
ように、ＣＰＵ１の通常の外部バスＩ／Ｆを使用した場
合、４つのデータを転送するためには、１回のリードア
クセスを４回実行しなければならないことになる。
Ｆを使用した例であって、主記憶装置６にバーストモー
ドを備えるＤＲＡＭを使用した場合の、主記憶装置６か
らＣＰＵ１のキャッシュメモリ１Ｃへのデータの転送例
におけるタイミングチャートである。この図１５に示す
ように、ＣＰＵ１の通常の外部バスＩ／Ｆを使用した場
合、４つのデータを転送するためには、１回のリードア
クセスを４回実行しなければならないことになる。
【００４５】図１６は、ＣＰＵ１のバースト転送用の外
部バスＩ／Ｆを使用した例であって、主記憶装置６にバ
ーストモードを備えるＤＲＡＭを使用した場合の、主記
憶装置６からＣＰＵ１のキャッシュメモリ１Ｃへのデー
タの転送例におけるタイミングチャートである。
部バスＩ／Ｆを使用した例であって、主記憶装置６にバ
ーストモードを備えるＤＲＡＭを使用した場合の、主記
憶装置６からＣＰＵ１のキャッシュメモリ１Ｃへのデー
タの転送例におけるタイミングチャートである。
【００４６】この図１６に示すように、ＤＲＡＭの連続
アクセスを高速に実行できるバーストモードを使用する
ため、主記憶装置６からＣＰＵ１のキャッシュメモリ１
Ｃへのデータ転送を高速に行うことができる。図１６で
は、バーストモード使用により一定間隔で連続してデー
タが読み出されている。
アクセスを高速に実行できるバーストモードを使用する
ため、主記憶装置６からＣＰＵ１のキャッシュメモリ１
Ｃへのデータ転送を高速に行うことができる。図１６で
は、バーストモード使用により一定間隔で連続してデー
タが読み出されている。
【００４７】ここで、主記憶装置６のリードアクセス時
間を６０ｎｓ、バーストモードによるデータ読み出し間
隔を１０ｎｓ、ＥＣＣ実行時間を１５ｎｓとして、図１
５に示した例と、図１６に示した例とを比較する。この
比較結果から、ＣＰＵ１のバースト転送用の外部Ｉ／Ｆ
を使用することにより、通常の外部バスＩ／Ｆを使用す
るよりも主記憶装置６からＣＰＵ１のキャッシュメモリ
へデータの転送を１９５ｎｓ（３００ｎｓ−１０５ｎ
ｓ）短縮できる。
間を６０ｎｓ、バーストモードによるデータ読み出し間
隔を１０ｎｓ、ＥＣＣ実行時間を１５ｎｓとして、図１
５に示した例と、図１６に示した例とを比較する。この
比較結果から、ＣＰＵ１のバースト転送用の外部Ｉ／Ｆ
を使用することにより、通常の外部バスＩ／Ｆを使用す
るよりも主記憶装置６からＣＰＵ１のキャッシュメモリ
へデータの転送を１９５ｎｓ（３００ｎｓ−１０５ｎ
ｓ）短縮できる。
【００４８】図１７は、ＣＰＵ１の通常の外部バスＩ／
Ｆを使用した例であって、主記憶装置６にバーストモー
ドを備えるＤＲＡＭを使用した場合の、ＣＰＵ１のキャ
ッシュメモリ１Ｃから主記憶装置６へのデータの転送例
におけるタイミングチャートである。この図１７に示す
ように、ＣＰＵ１の通常の外部バスＩ／Ｆを使用した場
合、４つのデータを転送するためには、１回のライトア
クセスを４回実行しなければならないことになる。
Ｆを使用した例であって、主記憶装置６にバーストモー
ドを備えるＤＲＡＭを使用した場合の、ＣＰＵ１のキャ
ッシュメモリ１Ｃから主記憶装置６へのデータの転送例
におけるタイミングチャートである。この図１７に示す
ように、ＣＰＵ１の通常の外部バスＩ／Ｆを使用した場
合、４つのデータを転送するためには、１回のライトア
クセスを４回実行しなければならないことになる。
【００４９】図１８は、ＣＰＵ１のバースト転送用の外
部バスＩ／Ｆを使用した例であって、主記憶装置６にバ
ーストモードを備えるＤＲＡＭを使用した場合の、ＣＰ
Ｕ１のキャッシュメモリ１Ｃから主記憶装置６へのデー
タの転送例におけるタイミングチャートである。
部バスＩ／Ｆを使用した例であって、主記憶装置６にバ
ーストモードを備えるＤＲＡＭを使用した場合の、ＣＰ
Ｕ１のキャッシュメモリ１Ｃから主記憶装置６へのデー
タの転送例におけるタイミングチャートである。
【００５０】この図１８に示すように、ＤＲＡＭの連続
アクセスを高速に実行できるバーストモードを使用する
ため、 ＣＰＵ１のキャッシュメモリ１Ｃから主記憶装
置６へのデータの転送を高速に行うことができる。図１
８では、バーストモード使用により一定間隔で連続して
データが書き込まれている。そして、１ビットエラーが
検出された場合には、エラーが検出されたデータのアド
レスを保持しておく。そして、ＣＰＵ１の割り込みを禁
止し、保持したアドレスのデータのエラー訂正を実行し
た後に、これらのデータを主記億装置６に書き込み、Ｃ
ＰＵ１の割り込み禁止を解除する。
アクセスを高速に実行できるバーストモードを使用する
ため、 ＣＰＵ１のキャッシュメモリ１Ｃから主記憶装
置６へのデータの転送を高速に行うことができる。図１
８では、バーストモード使用により一定間隔で連続して
データが書き込まれている。そして、１ビットエラーが
検出された場合には、エラーが検出されたデータのアド
レスを保持しておく。そして、ＣＰＵ１の割り込みを禁
止し、保持したアドレスのデータのエラー訂正を実行し
た後に、これらのデータを主記億装置６に書き込み、Ｃ
ＰＵ１の割り込み禁止を解除する。
【００５１】ここで、主記憶装置６のライトアクセス時
間とＥＣＣ実行時間の和を４５ｎｓ、バーストモードに
よるデータ書き込み間隔を１０ｎｓとして、図１７に示
した例と、図１８に示した例とを比較する。この比較結
果から、ＣＰＵ１のバースト転送用の外部Ｉ／Ｆを使用
することにより、通常の外部バスＩ／Ｆを使用するより
もＣＰＵ１のキャッシュメモリ１Ｃから主記憶装置６へ
データの転送を１０５ｎｓ（１８０ｎｓ−７５ｎｓ）短
縮できる。
間とＥＣＣ実行時間の和を４５ｎｓ、バーストモードに
よるデータ書き込み間隔を１０ｎｓとして、図１７に示
した例と、図１８に示した例とを比較する。この比較結
果から、ＣＰＵ１のバースト転送用の外部Ｉ／Ｆを使用
することにより、通常の外部バスＩ／Ｆを使用するより
もＣＰＵ１のキャッシュメモリ１Ｃから主記憶装置６へ
データの転送を１０５ｎｓ（１８０ｎｓ−７５ｎｓ）短
縮できる。
【００５２】以上のように、本発明の一実施形態によれ
ば、ＣＰＵ１のバースト転送用Ｉ／Ｆを使用して、主記
億装置６からキャッシュメモリ１Ｃへ、又はキャッシュ
メモリ１Ｃから主記億装置６へ、ＥＣＣ実行部３を介し
てデータ転送を実行する場合に、１ビットエラーが検出
されたデータのアドレスを保持しておく。そして、ＣＰ
Ｕ１の割り込みを禁止し、保持したアドレスのデータの
エラー訂正を実行した後に、これらのデータを主記億装
置６に書き込み、ＣＰＵ１の割り込み禁止を解除するよ
うに構成したので、ＣＰＵのバースト転送用Ｉ／Ｆを使
用して、キャッシュメモリの内容の更新を高速に行うと
共に、ＥＣＣ機構により１ビットエラーが検出された場
合に、主記憶装置の内容を訂正可能なデータ記憶制御方
法及び装置を実現することができる。
ば、ＣＰＵ１のバースト転送用Ｉ／Ｆを使用して、主記
億装置６からキャッシュメモリ１Ｃへ、又はキャッシュ
メモリ１Ｃから主記億装置６へ、ＥＣＣ実行部３を介し
てデータ転送を実行する場合に、１ビットエラーが検出
されたデータのアドレスを保持しておく。そして、ＣＰ
Ｕ１の割り込みを禁止し、保持したアドレスのデータの
エラー訂正を実行した後に、これらのデータを主記億装
置６に書き込み、ＣＰＵ１の割り込み禁止を解除するよ
うに構成したので、ＣＰＵのバースト転送用Ｉ／Ｆを使
用して、キャッシュメモリの内容の更新を高速に行うと
共に、ＥＣＣ機構により１ビットエラーが検出された場
合に、主記憶装置の内容を訂正可能なデータ記憶制御方
法及び装置を実現することができる。
【００５３】なお、上述した例においては、ＤＭＡデバ
イス２を有するシステムに適用した例であるが、このＤ
ＭＡデバイス２を有していないシステムに対しても、本
発明は適用可能である。
イス２を有するシステムに適用した例であるが、このＤ
ＭＡデバイス２を有していないシステムに対しても、本
発明は適用可能である。
【００５４】
【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。ＣＰＵのバースト
転送用Ｉ／Ｆを使用して、主記億手段からＣＰＵ内のキ
ャッシュメモリへ、又はキャッシュメモリから主記億手
段へ、ＥＣＣ実行部を介してデータ転送を実行する場合
に、１ビットエラーが検出されたデータのアドレスを保
持しておく。そして、ＣＰＵの割り込みを禁止し、保持
したアドレスのデータのエラー訂正を実行した後に、こ
れらのデータを主記億手段に書き込み、ＣＰＵ１の割り
込み禁止を解除する。したがって、ＣＰＵのバースト転
送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新
を高速に行うと共に、ＥＣＣ実行部により１ビットエラ
ーが検出された場合に、主記憶手段の内容を訂正可能な
データ記憶制御方法及び装置を実現することができる。
ているため、次のような効果がある。ＣＰＵのバースト
転送用Ｉ／Ｆを使用して、主記億手段からＣＰＵ内のキ
ャッシュメモリへ、又はキャッシュメモリから主記億手
段へ、ＥＣＣ実行部を介してデータ転送を実行する場合
に、１ビットエラーが検出されたデータのアドレスを保
持しておく。そして、ＣＰＵの割り込みを禁止し、保持
したアドレスのデータのエラー訂正を実行した後に、こ
れらのデータを主記億手段に書き込み、ＣＰＵ１の割り
込み禁止を解除する。したがって、ＣＰＵのバースト転
送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新
を高速に行うと共に、ＥＣＣ実行部により１ビットエラ
ーが検出された場合に、主記憶手段の内容を訂正可能な
データ記憶制御方法及び装置を実現することができる。
【００５５】また、ＥＣＣ機構によるエラー訂正動作に
より、主記憶手段のデータの１ビット誤りが訂正され、
訂正不可能な２ビットエラーが発生する確率を低くし、
主記憶手段の信頼性を高くすることができる。
より、主記憶手段のデータの１ビット誤りが訂正され、
訂正不可能な２ビットエラーが発生する確率を低くし、
主記憶手段の信頼性を高くすることができる。
【図１】本発明の一実施形態の全体概略図である。
【図２】ＣＰＵの通常の外部バスＩ／Ｆを用いた場合の
リードサイクルを示すタイミングチャートである。
リードサイクルを示すタイミングチャートである。
【図３】ＣＰＵの通常の外部バスＩ／Ｆを用いた場合の
ライトサイクルを示すタイミングチャートである。
ライトサイクルを示すタイミングチャートである。
【図４】ＣＰＵの通常の外部バスＩ／Ｆを用いた場合の
ウェイトサイクルを挿入したリードサイクルを示すタイ
ミングチャートである。
ウェイトサイクルを挿入したリードサイクルを示すタイ
ミングチャートである。
【図５】ＣＰＵの通常の外部バスＩ／Ｆを用いた場合の
ウェイトサイクルを挿入したライトサイクルを示すタイ
ミングチャートである。
ウェイトサイクルを挿入したライトサイクルを示すタイ
ミングチャートである。
【図６】ＣＰＵのバースト転送用の外部バスＩ／Ｆを用
いた場合のリードサイクルを示すタイミングチャートで
ある。
いた場合のリードサイクルを示すタイミングチャートで
ある。
【図７】ＣＰＵのバースト転送用の外部バスＩ／Ｆを用
いた場合のライトサイクルを示すタイミングチャートで
ある。
いた場合のライトサイクルを示すタイミングチャートで
ある。
【図８】ＣＰＵの通常のバスＩ／Ｆを用いた場合におい
て、１ビットエラーが発生した際の主記憶装置の内容を
訂正するサイクルを示すタイミングチャートである。
て、１ビットエラーが発生した際の主記憶装置の内容を
訂正するサイクルを示すタイミングチャートである。
【図９】本発明の一実施形態におけるＣＰＵから主記憶
装置への書き込みアクセスを表す図である。
装置への書き込みアクセスを表す図である。
【図１０】本発明の一実施例おける主記憶装置への読み
出しアクセスの動作フローチャートである。
出しアクセスの動作フローチャートである。
【図１１】ＣＰＵの主記憶装置への読み出しアクセスに
おいて、主記憶装置からの読み出しデータに１ビットエ
ラーがない場合の動作を表す図である。
おいて、主記憶装置からの読み出しデータに１ビットエ
ラーがない場合の動作を表す図である。
【図１２】ＣＰＵの主記憶装置への読み出しアクセスに
おいて、主記憶装置からの読み出しデータに１ビットエ
ラーがある場合の動作を表す図である。
おいて、主記憶装置からの読み出しデータに１ビットエ
ラーがある場合の動作を表す図である。
【図１３】割込み処理ルーチンにおける主記憶装置の内
容訂正の動作フローチャートである。
容訂正の動作フローチャートである。
【図１４】アドレス保持部からの１ビットエラーを発生
したデータのアドレスの読み出し動作を示す図である。
したデータのアドレスの読み出し動作を示す図である。
【図１５】ＣＰＵの通常の外部バスＩ／Ｆを使用し、主
記憶装置にバーストモードを備えるＤＲＡＭを使用した
場合の、主記憶装置からＣＰＵのキャッシュメモリへの
データの転送例を示すタイミングチャートである。
記憶装置にバーストモードを備えるＤＲＡＭを使用した
場合の、主記憶装置からＣＰＵのキャッシュメモリへの
データの転送例を示すタイミングチャートである。
【図１６】ＣＰＵのバースト転送用の外部バスＩ／Ｆを
使用し、主記憶装置にバーストモードを備えるＤＲＡＭ
を使用した場合の、主記憶装置からＣＰＵのキャッシュ
メモリへのデータの転送例を示すタイミングチャートで
ある。
使用し、主記憶装置にバーストモードを備えるＤＲＡＭ
を使用した場合の、主記憶装置からＣＰＵのキャッシュ
メモリへのデータの転送例を示すタイミングチャートで
ある。
【図１７】ＣＰＵの通常の外部バスＩ／Ｆを使用し、主
記憶装置にバーストモードを備えるＤＲＡＭを使用した
場合の、ＣＰＵのキャッシュメモリから主記憶装置への
データの転送例を示すタイミングチャートである。
記憶装置にバーストモードを備えるＤＲＡＭを使用した
場合の、ＣＰＵのキャッシュメモリから主記憶装置への
データの転送例を示すタイミングチャートである。
【図１８】ＣＰＵのバースト転送用の外部バスＩ／Ｆを
使用し、主記憶装置にバーストモードを備えるＤＲＡＭ
を使用した場合の、ＣＰＵのキャッシュメモリから主記
憶装置へのデータの転送例を示すタイミングチャートで
ある。
使用し、主記憶装置にバーストモードを備えるＤＲＡＭ
を使用した場合の、ＣＰＵのキャッシュメモリから主記
憶装置へのデータの転送例を示すタイミングチャートで
ある。
１ 連続したアドレスのデータを転送するバースト転送
用の外部バスインタフェースを有するＣＰＵ １Ｃ キャッシュメモリ ２ ＤＭＡ実施可能なデバイス ３ ＥＣＣ実行部 ４ アドレス保持部 ５ 制御部 ５ａ 割込み情報保持部 ５ｂ ＤＭＡ制御情報保持部 ６ 主記憶装置 ７ 制御線 ８ アドレスバス ９ データバス １０ メモリ制御線 １１ メモリアドレスバス １２ メモリデータバス １３ システム制御線 １４ １ビットエラー報告線
用の外部バスインタフェースを有するＣＰＵ １Ｃ キャッシュメモリ ２ ＤＭＡ実施可能なデバイス ３ ＥＣＣ実行部 ４ アドレス保持部 ５ 制御部 ５ａ 割込み情報保持部 ５ｂ ＤＭＡ制御情報保持部 ６ 主記憶装置 ７ 制御線 ８ アドレスバス ９ データバス １０ メモリ制御線 １１ メモリアドレスバス １２ メモリデータバス １３ システム制御線 １４ １ビットエラー報告線
Claims (4)
- 【請求項１】連続したアドレスのデータを転送するバー
スト転送用の外部バスインタフェースを有するＣＰＵ
と、主記憶手段と、データの誤り検出訂正を行うＥＣＣ
実行部とを有するコンピュータシステムのデータ記憶制
御方法において、 ＣＰＵから上記主記憶手段へのデータの読み出しが要求
され、読み出されたデータに誤りがあることが上記ＥＣ
Ｃ実行部に検出されたときに、誤りのあるデータのアド
レスを保持し、 上記ＥＣＣ実行部によりデータの誤りが検出された際
に、割込み情報を保持し、上記ＣＰＵに割込み要求を行
い、 ＣＰＵの割込み処理ルーチンにて、ＣＰＵを割込み禁止
にし、主記憶手段から上記保持されたアドレスと下位の
固定長ビットのみアドレスの異なる複数のデータを読み
出し、 上記読み出した複数のデータを上記ＥＣＣ実行部により
誤り訂正を実行し、誤りを訂正した複数のデータを主記
憶手段に書き戻し、 上記割込み情報をクリアし、ＣＰＵを割込み許可状態と
することを特徴とするデータ記憶制御方法。 - 【請求項２】連続したアドレスのデータを転送するバー
スト転送用の外部バスインタフェースを有するＣＰＵ
と、ダイレクトメモリアクセス可能なＤＭＡデバイス
と、主記憶手段と、データの誤り検出訂正を行うＥＣＣ
実行部とを有するコンピュータシステムのデータ記憶制
御方法において、 ＣＰＵ又はＤＭＡデバイスから上記主記憶手段へのデー
タの読み出しが要求され、読み出されたデータに誤りが
あることが上記ＥＣＣ実行部に検出されたときに、誤り
のあるデータのアドレスを保持し、 上記ＥＣＣ実行部によりデータの誤りが検出された際
に、割込み情報を保持し、上記ＣＰＵに割込み要求を行
い、 ＣＰＵの割込み処理ルーチンにて、上記ＤＭＡデバイス
によるダイレクトメモリアクセスを禁止すると共に、Ｃ
ＰＵを割込み禁止にし、主記憶装置から上記保持された
アドレスと下位の固定長ビットのみアドレスの異なる複
数のデータを読み出し、 上記読み出した複数のデータを上記ＥＣＣ実行部により
誤り訂正を実行し、誤りを訂正した複数のデータを主記
憶装置に書き戻し、 上記割込み情報をクリアし、上記ＤＭＡデバイスによる
ダイレクトメモリアクセスを許可状態とすると共に、Ｃ
ＰＵを割込み許可状態とすることを特徴とするデータ記
憶制御方法。 - 【請求項３】連続したアドレスのデータを転送するバー
スト転送用の外部バスインタフェースを有するＣＰＵ
と、主記憶手段と、データの誤り検出訂正を行うＥＣＣ
実行部とを有するコンピュータシステムのデータ記憶制
御装置において、 ＣＰＵから上記主記憶手段へのデータの読み出しが要求
され、読み出されたデータに誤りがあることが上記ＥＣ
Ｃ実行部に検出されたときに、誤りのあるデータのアド
レスを保持するアドレス保持部と、 ＣＰＵの割り込み情報を保持する割り込み情報保持部
と、 上記ＥＣＣ実行部によりデータの誤りが検出された際
に、上記割込み情報保持部に割り込み情報を設定し、上
記ＣＰＵに割込み要求を行い、ＣＰＵの割込み処理ルー
チンにて、ＣＰＵを割込み禁止にし、主記憶手段から上
記アドレス保持部に保持されたアドレスと下位の固定長
ビットのみアドレスの異なる複数のデータを読み出し、
読み出した複数のデータを上記ＥＣＣ実行部により誤り
訂正を実行し、誤りを訂正した複数のデータを主記憶装
置に書き戻し、上記割込み情報保持部の割り込み情報を
クリアし、ＣＰＵを割込み許可状態とする制御部とを備
えることを特徴とするデータ記憶制御装置。 - 【請求項４】連続したアドレスのデータを転送するバー
スト転送用の外部バスインタフェースを有するＣＰＵ
と、ダイレクトメモリアクセス可能なＤＭＡデバイス
と、主記憶手段と、データの誤り検出訂正を行うＥＣＣ
実行部とを有するコンピュータシステムのデータ記憶制
御装置において、 ＣＰＵ又はＤＭＡデバイスから上記主記憶手段へのデー
タの読み出しが要求され、読み出されたデータに誤りが
あることが上記ＥＣＣ実行部に検出されたときに、誤り
のあるデータのアドレスを保持するアドレス保持部と、 ＣＰＵの割り込み情報を保持する割り込み情報保持部
と、 上記ＤＭＡデバイスの制御情報を保持するＤＭＡ制御情
報保持部と、 上記ＥＣＣ実行部によりデータの誤りが検出された際
に、上記割込み情報保持部に割り込み情報を設定し、上
記ＣＰＵに割込み要求を行い、ＣＰＵの割込み処理ルー
チンにて、ＤＭＡ制御情報部にＤＭＡ制御情報を設定
し、上記ＤＭＡデバイスによるダイレクトメモリアクセ
スを禁止すると共に、ＣＰＵを割込み禁止にし、主記憶
手段から上記アドレス保持部に保持されたアドレスと下
位の固定長ビットのみアドレスの異なる複数のデータを
読み出し、読み出した複数のデータを上記ＥＣＣ実行部
により誤り訂正を実行し、誤りを訂正した複数のデータ
を主記憶装置に書き戻し、上記割込み情報保持部の割り
込み情報をクリアし、ＣＰＵを割込み許可状態とし、上
記ＤＭＡ制御情報保持部の制御情報をクリアし、上記Ｄ
ＭＡデバイスによるダイレクトメモリアクセスを許可状
態とする制御部とを備えることを特徴とするデータ記憶
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23670796A JP3638729B2 (ja) | 1996-09-06 | 1996-09-06 | データ記憶制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23670796A JP3638729B2 (ja) | 1996-09-06 | 1996-09-06 | データ記憶制御方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1083357A true JPH1083357A (ja) | 1998-03-31 |
| JP3638729B2 JP3638729B2 (ja) | 2005-04-13 |
Family
ID=17004579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23670796A Expired - Lifetime JP3638729B2 (ja) | 1996-09-06 | 1996-09-06 | データ記憶制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3638729B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011516978A (ja) * | 2008-04-01 | 2011-05-26 | アップル インコーポレイテッド | 任意の処理機能を有する中央ｄｍａ |
| US8566485B2 (en) | 2005-09-29 | 2013-10-22 | Apple Inc. | Data transformation during direct memory access |
-
1996
- 1996-09-06 JP JP23670796A patent/JP3638729B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8566485B2 (en) | 2005-09-29 | 2013-10-22 | Apple Inc. | Data transformation during direct memory access |
| JP2011516978A (ja) * | 2008-04-01 | 2011-05-26 | アップル インコーポレイテッド | 任意の処理機能を有する中央ｄｍａ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3638729B2 (ja) | 2005-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5912906A (en) | Method and apparatus for recovering from correctable ECC errors | |
| US7908443B2 (en) | Memory controller and method for optimized read/modify/write performance | |
| TWI274991B (en) | A method, apparatus, and system for buffering instructions | |
| US9058290B2 (en) | Memory protection cache | |
| US7689895B2 (en) | On-the fly error checking and correction CODEC system and method for supporting non-volatile memory | |
| JPS6310460B2 (ja) | ||
| WO2024131845A1 (zh) | 一种片上系统以及汽车 | |
| JP2001249847A (ja) | マルチレベルキャッシュ転送時間の改善方法および装置 | |
| US6859904B2 (en) | Apparatus and method to facilitate self-correcting memory | |
| JP2004102395A (ja) | メモリダンプデータの取得方法および情報処理装置、ならびにそのプログラム | |
| JP3962853B2 (ja) | メモリデータ誤り訂正方法 | |
| JP3638729B2 (ja) | データ記憶制御方法及び装置 | |
| JP4021991B2 (ja) | メモリ制御システム | |
| JP2004126911A (ja) | 制御装置 | |
| JPH04162161A (ja) | 記憶制御装置 | |
| JPH0667989A (ja) | 記憶装置のパトロール回路 | |
| JPH0423294B2 (ja) | ||
| JPS62130444A (ja) | メモリアクセス制御装置 | |
| JPH03191451A (ja) | エラー訂正方式 | |
| JPH0778747B2 (ja) | データ処理装置 | |
| JPH03168839A (ja) | 制御メモリ１ビットエラー修正方式 | |
| JPH08194648A (ja) | 記憶装置 | |
| JPS62271030A (ja) | メモリアクセス方式 | |
| JPH0877067A (ja) | キャッシュメモリ制御装置 | |
| JPS59217298A (ja) | メモリエラ−救済方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040408 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050105 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050112 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |