JPH03191451A - エラー訂正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエラー訂正方式に関し、特にプログラムおよび
データを外部記憶装置からメモリにロードして動作する
プロセッサシステムのメモリ上の情報（プログラムやデ
ータ）に係るエラー訂正方式に関する。

〔従来の技術〕

従来、この種のエラー訂正方式では、−船釣に、メモリ
にＥＣＣ（Ｅｒｒｏｒ　　Ｃｏｒｅｃｔ　ｉ。

ｎ　　Ｃｏｄｅ）ビットが設けられ、ＥＣＣ制御回路に
よりエラー訂正が行われていた。

近来のＬＳＩ　　（Ｌａｒｇｅ　　５ｃａｌｅ　　Ｉｎ
ｔｅｇｒａｔｉｏｎ）の集積度の向上により、ＬＳＩの
１チンブに多くの回路を盛り込むことが可能となったが
、プロセッサのメモリ　（メインメモリ）のような大容
量のメモリをＬＳＩ内に盛り込むことはハードウェア量
やコスト等から考えて得策ではない。

このため、上述のエラー訂正方式が適用されるプロセッ
サシステムにおけるメモリは、通常のメモリＩＣ（Ｉｎ
ｔｅｇｒａｔｅｄ　　Ｃ１ｒｃｕｉｔ）が使用されてい
た。

（発明が解決しようとする課題〕 上述した従来のエラー訂正方式では、通常のメモリＩＣ
にＥＣＣビットが付加されてＥＣＣ制御回路によりエラ
ー訂正が行われているので、以下に示すような欠点があ
る。

■　通常のメモリＩＧの「ビット幅−ワード数Ｊの構成
から考えてＥＣＣ構成に適したビット幅構成のメモリＩ
Ｃを入手しにくいために、ＥＣＣを付加することによっ
てメモリＩＣの数の増大を招く。

■　ＥＣＣ４１４１１回路とメモリＩＣとのインタフェ
ースに多くの信号線が必要になるために、ＥＣＣ制御回
路をＬＳＩ化しようとする場合にＬＳＩのビン数が増大
しＬＳＩ０物理サイズが大きくなる。

■　以上のような欠点のために、部品点数の削減や接点
数の減少が妨げられ、プロセッサシステムの信頼性の向
上、コンパクト化およびコストパフォーマンスの改善等
を達成することが困難になる。

本発明の目的は、上述の点に鑑み、エラー訂正において
ＥＣＣビットを不要にし、メモリＩＣの削減や制御回路
部のＬＳＩのピン数の削減を可能にし、部品点数の削減
や接点数の減少によるプロセッサシステムの信頼性の向
上、コンパクト化およびコストパフォーマンスの改善等
を達成することができるエラー訂正方式を提供すること
にある。

〔課題を解決するための手段〕

本発明のエラー訂正方式は、書換えが行われないプログ
ラムおよびデータを外部記憶装置からメモリにロードし
て動作するプロセッサシステムにおいて、当該プロセッ
サシステムの実行時にメモリからの読出し情報にエラー
があるか否かを検出するエラー検出手段と、このエラー
検出手段によりメモリからの読出し情報にエラーが検出
された場合にメモリ中のエラー検出アドレスに対応する
外部記憶装置内の格納位置を計算する格納位置計算手段
と、この格納位置計算手段により計算された外部記憶装
置内の格納位置からプログラムやデータを取り出しメモ
リ中のエラー検出アドレスにそのプログラムやデータを
書き込むエラー情報再書込み手段とを有する。

また、本発明のエラー訂正方式は、書換えが行われない
プログラムおよびデータと書換えが行われるプログラム
およびデータとを外部記憶装置からメモリにロードして
動作するプロセフサシステムにおいて、書換えが行われ
ないプログラムおよびデータがロードされたメモリ中の
アドレスの範囲を示すエラー訂正アドレス範囲を保持す
るエラー訂正アドレス範囲保持手段と、当該プロセッサ
システムの実行時におけるメモリアクセスアドレスが前
記エラー訂正アドレス範囲保持手段に保持されているエ
ラー訂正アドレス範囲に含まれるか否かを識別するエラ
ー訂正アドレス範囲識別手段と、当該プロセッサシステ
ムの実行時にメモリからの続出し情報にエラーがあるか
否かを検出するエラー検出手段と、前記エラー訂正アド
レス範囲識別手段によりメモリアクセスアドレスがエラ
ー訂正アドレス範囲に含まれると識別されて前記エラー
検出手段によりメモリからの続出し情報にエラーが検出
された場合にメモリ中のエラー検出アドレスに対応する
外部記憶装置内の格納位置を計算する格納位置計算手段
と、この格納位置計算手段により計算された外部記憶装
置内の格納位置からプログラムやデータを取り出しメモ
リ中のエラー横出アドレスにそのプログラムやデータを
書き込むエラー情報再書込み手段とを有する。

〔作用〕

本発明のエラー訂正方式では、書換えが行われないプロ
グラムおよびデータを外部記憶装置からメモリにロード
して動作するプロセッサシステムにおいて、エラー検出
手段が当該プロセッサシステムの実行時にメモリからの
読出し情報にエラーがあるか否かを検出し、格納位置計
算手段がエラー検出手段によりメモリからの読出し情報
にエラーが検出された場合にメモリ中のエラー検出アド
レスに対応する外部記憶装置内の格納値１を計算し、エ
ラー情報再書込み手段が格納位置計算手段により計算さ
れた外部記憶装置内の格納位置からプログラムやデータ
を取り出しメモリ中のエラー検出アドレスにそのプログ
ラムやデータを書き込む。

また、本発明のエラー訂正方式では、書換えが行われな
いプログラムおよびデータと書換えが行われるプログラ
ムおよびデータとを外部記憶装置からメモリにロードし
て動作するプロセッサシステムにおいて、エラー訂正ア
ドレス範囲保持手段が書換えが行われないプログラムお
よびデータがロードされたメモリ中のアドレスの範囲を
示すエラー訂正アドレス範囲を保持し、エラー訂正アド
レス範囲識別手段が当該プロセッサシステムの実行時に
おけるメモリアクセスアドレスがエラー訂正アドレス範
囲保持手段に保持されているエラー訂正アドレス範囲に
含まれるか否かを識別し、エラー検出手段が当該プロセ
ッサシステムの実行時にメモリからの読出し情報にエラ
ーがあるか否かを検出し、格納位置計算手段がエラー訂
正アドレス範囲識別手段によりメモリアクセスアドレス
がエラー訂正アドレス範囲に含まれると識別されてエラ
ー検出手段によりメモリからの続出し情報にエラーが検
出された場合にメモリ中のエラー検出アドレスに対応す
る外部記憶装置内の格納位置を計算し、エラー情報再書
込み手段が格納位置計算手段により計算された外部記憶
装置内の格納位置からプログラムやデータを取り出しメ
モリ中のエラー検出アドレスにそのプログラムやデータ
を書き込む。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明のエラー訂正方式の一実施例の構成を
示すブロック図である９本実施例のエラー訂正方式は、
フロッピィディスクｌと、フロッピィディスクコントロ
ーラ２と、プロセッサ３　（プロセッサ３は、バス１０
１を介して、フロッピィディスクコントローラ２．メモ
リ４およびエラー検出制御回路５に接続されている）と
、メモリ４と、エラー検出制御回路５と、バス１０１と
、信号線１０２および１０３とを含んで構成されている
。

第２図は、エラー検出制御回路５の構成を示すプロνり
図である。エラー検出制御回路５は、制御回路５１と、
レジスタ５２および５３と、ラッチ５４と、比較器５５
と、パリティエラー検出回路５６と、訂正可能エラー検
出回路５７と、信号線１０３および５０１〜５１１とを
含んで構成されている（信号線５０１および５０２はバ
ス１０１に接続されている）。

なお、フロッピィディスクコントローラ２およびプロセ
ッサ３によりエラー情報再書込み手段が実現され、プロ
セッサ３により格納位置計算手段が実現され、制御回路
５１ならびにレジスタ５２および５３によりエラー訂正
アドレス範囲保持手段が実現され、制御回路５１．ラッ
チ５４．比較器５５および訂正可能エラー検出回路５７
によりエラー訂正アドレス範囲識別手段が実現され、制
御回ａ５１．パリティエラー渣出回路５６および訂正可
能エラー検出回路５７によりエラー検出手段が実現され
る（本実施例の構成は、「特許請求の範囲」の第２の請
求項に示す構成に該当する）。

第３図は、プロセッサ３における割込み処理を示す流れ
図である。この割込み処理は、割込み発生ステップ３０
１と、プログラムアドレスおよびレジスタ内容退避ステ
ップ３０２と、エラー検出アドレスよ売出しステップ３
０３と、フロッピィディスク格納位置計算ステップ３０
４と、メモリ再書込みステップ３０５と、訂正完了通知
ステップ３０６と、割込み発生時点処理再開ステップ３
０７とからなる。

次に、このように構成された本実施例のエラー訂正方式
の動作について説明する。

本実施例が適用されるプロセッサシステムの立上げ時に
、プロセッサ３はフロッピィディスクコントローラ２に
指示（フロッピィディスク１から当該プロセッサシステ
ムの運転に必要なプログラムおよびデータをメモリ４に
ロードするための指示）を出す。

フロッピィディスクコントローラ２は、この指示に基づ
いて、プログラムおよびデータをフロンビイディスク１
からメモリ４にロードする。

メモリ４は、各アドレス（「アドレスＪという用語でそ
のアドレスで特定される領域の意味を示す）にパリティ
ビットを有しており、上述のプログラムおよびデータの
ロード時にパリティピットをセットする。

次に、プロセッサ３は、バス１０１を介して、エラー検
出制御回路５に対してエラー訂正範囲の上限アドレスお
よび下限アドレス（エラー訂正アドレス範囲）を送る。

エラー訂正範囲の上限アドレスおよび下限アドレスとは
、上述のようにフロッピィディスク１からメモリ４にロ
ードされた情報（プログラムおよびデータ）の中で当該
プロセッサシステムの運転時に書換えが行われないプロ
グラムおよびデータ（定数データ）の格納範囲を指定す
るための情報をいう０本実施例では筒車のためにエラー
訂正範囲の上限アドレスおよび下限アドレスは１組であ
るとして説明するが、本発明としてはこれにとられれる
ことなく複数組のエラー訂正範囲の上限アドレスおよび
下限アドレスを扱うことが可能である。

プロセッサ３からエラー検出制御回路５に送られてきた
エラー訂正範囲の上限アドレスおよび下限アドレスは、
信号線５０１　（信号線５０１はバス１０１に接続され
ている）を介して、それぞれレジスタ５２および５３に
格納される。エラー検出制御回路５内の制御回路５１は
、バス１０１上に現れる制ｍ信号を信号！５０１を介し
て取り込んでおり、レジスタ５２および５３への上述の
格納動作においては各レジスタのセン）ホールドタイミ
ングを信号線５０３および５０４を介して指示する。

当該プロセッサシステムの運転中には、プロセッサ３は
メモリ４からプログラムやデータ（読出し情報）をバス
１０１を介して読み出して処理を行う、このときに、プ
ロセッサ３はメモリ４中の各アドレスのパリティピット
をもバス１０１上に読み出す。エラー検出制御回路５内
のパリティエラー検出回路５６は、バス１０１上のパリ
ティビットが付加されたプログラムやデータを信号１５
０１を介して取り込み、パリティエラーチエツクを行う
。

メモリ４からプログラムやデータが読み出される際には
、アドレス情報や制御信号もバス１０１上に現れる。制
御回路５１は、これらの情報を読み込み、信号ＮｌＡ３
０５を介した制御によりアドレス情報をランチ５４に送
り、メモリ読出し時であること（制御信号に基づいてメ
モリ読出し時であることが認識される）を信号ｊ＋Ｉ５
１０を介して訂正可能エラー検出回路５７に通知する。

比較器５５は、エラー訂正範囲の上限アドレスおよび下
限アドレスを信号線５０６および５０７を介してレジス
タ５２および５３から受は取り、ラッチ５４内のアドレ
ス情報を信号線５０２を介して受は取り、現在アクセス
中のメモリ４のアドレス（メモリアクセスアドレス）が
エラー訂正アドレス範囲に含まれるか否かをチエツクす
る。

このチエツクでメモリアクセスアドレスがエラー訂正ア
ドレス範囲内であれば、その旨を信号線５０８を介して
訂正可能エラー検出回路５７に通知する。

この通知を受けた訂正可能エラー検出回路５７は、以下
に示すような処理を行う。

まず、送られてきた通知に基づいて、次の３条件が満た
されるか否かをチエツクする。

■　バス１０１上のプログラムやデータにパリティエラ
ーが発生している。

■　バス＋０１上のプログラムやデータはメモリ４から
の読出し情報である。

■　メモリアクセスアドレスがエラー訂正アドレス範囲
内である（この条件を満たしていることは比較器５５に
よってすでにチエツクずみである）。

以上の３条件が全て満たされている場合には、信号線１
０３を介してプロセッサ３に割込み信号を送出する。同
時に、信号線５１１を介して制御回路５１に通知を行い
、ランチ５４内のメモリアクセスアドレスをエラー検出
アドレスとして保存する。

プロセッサ３は、信号線１０３を介して送られてくる割
込み信号に基づいて、以下に示すような割込み処理を行
う（第３図参照）。

まず、割込み信号により割込みが発生すると（ステップ
３０１）、現在実行中の処理を中断して現在実行中のプ
ログラムアドレスおよびレジスタ内容を退避する（これ
は、割込み処理終了後に、割込み発生時の処理が正常に
再開できるようにするための処理である）（ステップ３
０２）。

次に、エラー検出制御回路５内のラッチ５４に格納され
ているエラー検出アドレスを信号線５０２　（信号線５
０２はバス１０１に接続されている）を介して読み出す
（ステップ３０３）。

メモリ４中の当該エラー検出アドレスに格納されている
情報（続出し情報）がフロッピィディスクｌ内のどの格
納位置に記！！（保持）されているかを計算する（ステ
ップ３０４）。

次ニ、フロッピィディスクコントローラ２に指示を出し
て、メモリ４中の当該エラー検出アドレスに格納されて
いる情報に対応するプログラムやデータ（ステップ３０
４で計算された格納位置に存在するプログラムやデータ
）をフロッピィディスク１から読み出し、そのプログラ
ムやデータの当該エラー検出アドレスへの再書込みを行
う（このときに、パリティビットも同時に書き込む）（
ステップ３０５）。

この再書込みの動作により、パリティエラーが検出され
たメモリ４中の情報が正しく復旧されたことになる。

そこで、エラー検出制御回路５に訂正完了の旨を通知す
る（この通知はバス１０１　（信号線５０１）を介して
エラー検出制御回路５内の制御回路５１に送られ、制御
回路５１はランチ５４のデータホールド（エラー検出ア
ドレスの保存）を解除する）　（ステップ３０６）。

最後に、ステップ３０２で退避していたプログラムアド
レスおよびレジスタ内容を割込み発生時の状態に戻し、
割込み発生時点の処理を再開する（ステップ３０７）。

以上の割込み処理を実現するためには、次の３方法が存
在する。

■　プロセッサ３のハードウェアまたはプロセッサ３に
内臓されているファームウェアにより実現する（この方
法が最も望ましい）。

■　メモリ４中のエラー訂正アドレス範囲外の領域に存
在するソフトウェア（プログラム）により実現する（こ
の方法では、当該領域内の各アドレスにＥＣＣビットを
付加しておき、各アドレスの情報のＥＣＣによるエラー
訂正が可能な構成にしておくことが望ましい）。

■　メモリ４中のエラー訂正アドレス範囲内の領域に存
在するソフトウェア（プログラム）により実現する（こ
の方法では、当該領域内でエラーが発生した場合には処
置不能となる）。

なお、書換えが行われないプログラムおよびデータのみ
をフロッピィディスク１からメモリ４にロードして動作
するプロセッサシステム（メモリ４中の全アドレスがエ
ラー訂正アドレス範囲に含まれるプロセッサシステム）
においては、上述のようなエラー訂正アドレス範囲に関
するチエツクが不要になるので、レジスタ５２および５
３ならびに比較器５５が不要になる（このような構成が
「特許請求の範囲」の第１の請求項に示す構成に該当す
る）。

本実施例ではプログラムおよびデータが格納されている
外部記憶装置がフロッピィディスクｌである場合につい
て述べたが、不揮発性情報保持特性を有する他の全ての
外部記憶装置にも本発明が適用できることはいうまでも
ない。

また、本実施例ではメモリ４中の各アドレスのエラー検
出の方式としてパリティチエツク方式が採用されている
が、他の方式を採用してエラー検出を行うことも可能で
ある。

〔発明の効果〕

以上説明したように本発明は、メモリ中のエラー検出ア
ドレスに記録されているデータやプログラムを外部記憶
装置から再び読み出して当該アドレスに書き込むことで
エラー訂正を実現することにより、メモリ中の各アドレ
スに付加すべきビットとしてはパリティビットのような
エラー検出用のピントのみで十分であり、ＥＣＣビット
が不要になるという効果がある。

この効果により、メモリＩＣの数の削減や制御回路部の
ＬＳＩのビン数の削減かり能になり、部品点数の削減や
接点数の減少によるブロモ・ノサシステムの信顛性の向
上、コンパクト化およびコストパフォーマンスの改善等
を達成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すプロ・ツク図、 第２図は第１図中のエラー検出制御回路の構成を示すブ
ロック図、 第３図は第１図中のプロセッサにおける割込み処理を示
す流れ図である。 図において、 １・・・・・フロッピィディスク、 ２・・・・・フロッピィディスクコントローラ、３・・
・・・プロセッサ、 ４・・・・・メモリ、 ５・・・・・エラー検出制御回路、 １０１　・　・　・バス、 １０２〜１０３，５０１〜５１１ 信号線、 ５１・・・・制御１回路、 ５２．５３・レジスタ、 ５４・・・・ラッチ、 ５５・・・・比較器、 ５６・・・・パリティエラー検出回路、５７・・・・訂
正可能エラー検出回路である。 第１図

Claims (2)

【特許請求の範囲】
1. （１）書換えが行われないプログラムおよびデータを外
   部記憶装置からメモリにロードして動作するプロセッサ
   システムにおいて、 当該プロセッサシステムの実行時にメモリからの読出し
   情報にエラーがあるか否かを検出するエラー検出手段と
   、 このエラー検出手段によりメモリからの読出し情報にエ
   ラーが検出された場合にメモリ中のエラー検出アドレス
   に対応する外部記憶装置内の格納位置を計算する格納位
   置計算手段と、 この格納位置計算手段により計算された外部記憶装置内
   の格納位置からプログラムやデータを取り出しメモリ中
   のエラー検出アドレスにそのプログラムやデータを書き
   込むエラー情報再書込み手段と を有することを特徴とするエラー訂正方式。
2. （２）書換えが行われないプログラムおよびデータと書
   換えが行われるプログラムおよびデータとを外部記憶装
   置からメモリにロードして動作するプロセッサシステム
   において、 書換えが行われないプログラムおよびデータがロードさ
   れたメモリ中のアドレスの範囲を示すエラー訂正アドレ
   ス範囲を保持するエラー訂正アドレス範囲保持手段と、 当該プロセッサシステムの実行時におけるメモリアクセ
   スアドレスが前記エラー訂正アドレス範囲保持手段に保
   持されているエラー訂正アドレス範囲に含まれるか否か
   を識別するエラー訂正アドレス範囲識別手段と、 当該プロセッサシステムの実行時にメモリからの読出し
   情報にエラーがあるか否かを検出するエラー検出手段と
   、 前記エラー訂正アドレス範囲識別手段によりメモリアク
   セスアドレスがエラー訂正アドレス範囲に含まれると識
   別されて前記エラー検出手段によりメモリからの読出し
   情報にエラーが検出された場合にメモリ中のエラー検出
   アドレスに対応する外部記憶装置内の格納位置を計算す
   る格納位置計算手段と、 この格納位置計算手段により計算された外部記憶装置内
   の格納位置からプログラムやデータを取り出しメモリ中
   のエラー検出アドレスにそのプログラムやデータを書き
   込むエラー情報再書込み手段と を有することを特徴とするエラー訂正方式。