JPH0652065A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH0652065A JPH0652065A JP4205813A JP20581392A JPH0652065A JP H0652065 A JPH0652065 A JP H0652065A JP 4205813 A JP4205813 A JP 4205813A JP 20581392 A JP20581392 A JP 20581392A JP H0652065 A JPH0652065 A JP H0652065A
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- Japan
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- error
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 メモリ制御回路に関し、読出データに誤りが
検出されたときは、直ちに訂正したデータを書き込み、
メモリの信頼性の向上を目的とする。 【構成】 アクセス元から指定されたアドレスを保持す
るアドレスレジスタと、該アドレスの読出しを行った際
読み出したデータを保持するデータレジスタと、読み出
した該データを検査して訂正可能な誤りを訂正する誤り
検出訂正回路と、該誤り検出訂正回路で誤りを検出した
とき訂正したデータを再書込みする再書込制御回路と、
を有し、メモリがデータ読出を行って該誤り検出訂正回
路で訂正可能な誤りを検出したとき、該誤り検出訂正回
路の訂正出力を該データレジスタに格納し、読み出しサ
イクルを終了後、再書込みサイクルを開始して同一アド
レスに該データレジスタに格納した訂正データを書き込
むように構成する。
検出されたときは、直ちに訂正したデータを書き込み、
メモリの信頼性の向上を目的とする。 【構成】 アクセス元から指定されたアドレスを保持す
るアドレスレジスタと、該アドレスの読出しを行った際
読み出したデータを保持するデータレジスタと、読み出
した該データを検査して訂正可能な誤りを訂正する誤り
検出訂正回路と、該誤り検出訂正回路で誤りを検出した
とき訂正したデータを再書込みする再書込制御回路と、
を有し、メモリがデータ読出を行って該誤り検出訂正回
路で訂正可能な誤りを検出したとき、該誤り検出訂正回
路の訂正出力を該データレジスタに格納し、読み出しサ
イクルを終了後、再書込みサイクルを開始して同一アド
レスに該データレジスタに格納した訂正データを書き込
むように構成する。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御回路に関す
る。
る。
【０００２】
【従来の技術】従来からメモリは電子計算機内及びその
周辺装置内で使用され、プログラムやデータを記憶する
ために用いられてきた。最近では半導体メモリがその高
速動作から多用されている。メモリは当然ではあるがそ
の記憶するデータは正確であることが必要であり、それ
を保証するため、データビットの他に誤り訂正符号とし
て必要なビット数のチェックビットが付加される。
周辺装置内で使用され、プログラムやデータを記憶する
ために用いられてきた。最近では半導体メモリがその高
速動作から多用されている。メモリは当然ではあるがそ
の記憶するデータは正確であることが必要であり、それ
を保証するため、データビットの他に誤り訂正符号とし
て必要なビット数のチェックビットが付加される。
【０００３】そして、メモリはデータを読み出したと
き、誤り検出回路を設けてこのデータビットとチェック
ビットとで誤りを検出するようにしている。誤り訂正機
能には誤ったことを検出する機能とデータビットとチェ
ックビットのうちどのビットが誤ったか検出して訂正可
能なら訂正する機能とがある。
き、誤り検出回路を設けてこのデータビットとチェック
ビットとで誤りを検出するようにしている。誤り訂正機
能には誤ったことを検出する機能とデータビットとチェ
ックビットのうちどのビットが誤ったか検出して訂正可
能なら訂正する機能とがある。
【０００４】図５は従来のメモリの回路の構成図であ
る。図において、１は中央処理装置（以下ＣＰＵと略す
る）であって、メモリ6 にアクセス要求を発行し、メモ
リをアクセスするものである。２は動作モード指定回路
であって、ＣＰＵ1 からメモリ6 に対して指定する動作
モード（書込みか、読出しか）を保持してメモリ6 に送
出する回路である。
る。図において、１は中央処理装置（以下ＣＰＵと略す
る）であって、メモリ6 にアクセス要求を発行し、メモ
リをアクセスするものである。２は動作モード指定回路
であって、ＣＰＵ1 からメモリ6 に対して指定する動作
モード（書込みか、読出しか）を保持してメモリ6 に送
出する回路である。
【０００５】４は誤り検出訂正回路（エラーチェッキン
グアンドコレクティング：ＥＣＣと略する）であって、
メモリ6 から読み出されたデータを検査して誤ったこと
を検出する機能とデータビットとチェックビットのうち
どのビットが誤ったか検出して訂正可能なら訂正する機
能を持ち、またＣＰＵ1 からメモリ6 にデータを書き込
むときは、必要なビット数のチェックビットを作成する
機能を持つ回路である。
グアンドコレクティング：ＥＣＣと略する）であって、
メモリ6 から読み出されたデータを検査して誤ったこと
を検出する機能とデータビットとチェックビットのうち
どのビットが誤ったか検出して訂正可能なら訂正する機
能を持ち、またＣＰＵ1 からメモリ6 にデータを書き込
むときは、必要なビット数のチェックビットを作成する
機能を持つ回路である。
【０００６】６はメモリであって、データと必要なビッ
ト数のチェックビットとを記憶するものである。ＣＰＵ
1 は動作モードを指定してアドレスをメモリ6 に与え、
書込時には書込むべきデータを送出する。書込むべきデ
ータはＥＣＣ4 で必要なビット数のＥＣＣビットを作成
付加されてメモリ6 に供給される。
ト数のチェックビットとを記憶するものである。ＣＰＵ
1 は動作モードを指定してアドレスをメモリ6 に与え、
書込時には書込むべきデータを送出する。書込むべきデ
ータはＥＣＣ4 で必要なビット数のＥＣＣビットを作成
付加されてメモリ6 に供給される。
【０００７】ＥＣＣでは通常１ビットエラーの検出訂正
と、２ビットエラーの検出ができる機能を持っている。
通常３２ビットのデータに対して７ビットのＥＣＣビッ
トを付加することによってこの機能が実現される。
と、２ビットエラーの検出ができる機能を持っている。
通常３２ビットのデータに対して７ビットのＥＣＣビッ
トを付加することによってこの機能が実現される。
【０００８】図６は従来のメモリのタイムチャートであ
る。図の（Ａ）は読出サイクル、（Ｂ）は書込サイクル
の動作を示す。まず図の（Ａ）の読出サイクルの動作に
ついて、説明する。メモリ6 はＣＰＵ1 からアドレス
が、動作モード指定回路2 からメモリイネーブル信号の
みが与えられた場合は読出モードとなって、指定された
アドレスに書き込まれたデータを読み出す。
る。図の（Ａ）は読出サイクル、（Ｂ）は書込サイクル
の動作を示す。まず図の（Ａ）の読出サイクルの動作に
ついて、説明する。メモリ6 はＣＰＵ1 からアドレス
が、動作モード指定回路2 からメモリイネーブル信号の
みが与えられた場合は読出モードとなって、指定された
アドレスに書き込まれたデータを読み出す。
【０００９】読み出されたデータはＥＣＣ4 が、読み出
されたデータを検査して誤ったことを検出し、また、デ
ータビットとチェックビットのうちどのビットが誤った
か検出して訂正したデータをＣＰＵ1 に送出する。ま
た、チェックビットを使用しても訂正できないときはそ
のまま誤ったデータをＣＰＵ1 に送出する。またＥＣＣ
4 は誤りが発生したときは、１ビット誤り（すなわち、
ＥＣＣ4 で訂正可能な誤り）か、２ビット誤り（ＥＣＣ
4 で訂正が不可能な誤り）かをＣＰＵ1 に通知する誤り
検出信号C を出す。
されたデータを検査して誤ったことを検出し、また、デ
ータビットとチェックビットのうちどのビットが誤った
か検出して訂正したデータをＣＰＵ1 に送出する。ま
た、チェックビットを使用しても訂正できないときはそ
のまま誤ったデータをＣＰＵ1 に送出する。またＥＣＣ
4 は誤りが発生したときは、１ビット誤り（すなわち、
ＥＣＣ4 で訂正可能な誤り）か、２ビット誤り（ＥＣＣ
4 で訂正が不可能な誤り）かをＣＰＵ1 に通知する誤り
検出信号C を出す。
【００１０】ＣＰＵ1 は誤り通知信号を受けたときは、
障害情報として誤り通知信号、データ、アドレス、等を
記録して後日診断の際の参考にする。また、１ビット誤
りが発生したときは、修正データを書き込む指令を出
し、２ビット誤りが発生したときは、通常ハードウェア
割り込みが発生し、診断プログラムを起動して、メモリ
6 を診断して、障害個所の発見とその部分の切り放し等
の処理を行う。
障害情報として誤り通知信号、データ、アドレス、等を
記録して後日診断の際の参考にする。また、１ビット誤
りが発生したときは、修正データを書き込む指令を出
し、２ビット誤りが発生したときは、通常ハードウェア
割り込みが発生し、診断プログラムを起動して、メモリ
6 を診断して、障害個所の発見とその部分の切り放し等
の処理を行う。
【００１１】次に、図の（Ｂ）の書込サイクルの動作に
ついて、説明する。メモリ6 はＣＰＵ1 からアドレス
が、動作モード指定回路2 からメモリイネーブル信号と
書込イネーブル信号が与えられた場合は書込モードとな
って、指定されたアドレスにＣＰＵ1 から送出されたデ
ータを書き込む。
ついて、説明する。メモリ6 はＣＰＵ1 からアドレス
が、動作モード指定回路2 からメモリイネーブル信号と
書込イネーブル信号が与えられた場合は書込モードとな
って、指定されたアドレスにＣＰＵ1 から送出されたデ
ータを書き込む。
【００１２】ＣＰＵ1 から送出されたデータはＥＣＣ4
が、送出されたデータに必要なビット数のチェックビッ
トを作成付加してメモリ6 に送出する。メモリ6 はチェ
ックビットを付加したデータをＣＰＵ1 から送出された
アドレスに書き込む。これでメモリ6 の書込サイクルが
終了する。
が、送出されたデータに必要なビット数のチェックビッ
トを作成付加してメモリ6 に送出する。メモリ6 はチェ
ックビットを付加したデータをＣＰＵ1 から送出された
アドレスに書き込む。これでメモリ6 の書込サイクルが
終了する。
【００１３】しかし、上記に説明したようにチェックビ
ットを付加しても２ビットエラーを訂正することはでき
ないので、１ビットエラーが発生したときに直ちに修正
しておく必要がある。従来は１ビットエラーが発生した
ときにＥＣＣ4 からの誤り検出信号ＣによってＣＰＵ1
がその読み出したデータを再度書き込むようにソフトウ
ェアで処理していた。しかし、ソフトウェアで行うと時
間がかかるので問題となっていた。
ットを付加しても２ビットエラーを訂正することはでき
ないので、１ビットエラーが発生したときに直ちに修正
しておく必要がある。従来は１ビットエラーが発生した
ときにＥＣＣ4 からの誤り検出信号ＣによってＣＰＵ1
がその読み出したデータを再度書き込むようにソフトウ
ェアで処理していた。しかし、ソフトウェアで行うと時
間がかかるので問題となっていた。
【００１４】
【発明が解決しようとする課題】従来のメモリでは、１
ビットエラーが発生したときにＥＣＣからの誤り検出信
号ＣによってＣＰＵ1 がその読み出したデータを再度書
き込むようにソフトウェアで処理していた。しかし、ソ
フトウェアで行うと時間がかかるという問題があった。
ビットエラーが発生したときにＥＣＣからの誤り検出信
号ＣによってＣＰＵ1 がその読み出したデータを再度書
き込むようにソフトウェアで処理していた。しかし、ソ
フトウェアで行うと時間がかかるという問題があった。
【００１５】本発明はこのような点にかんがみて、ハー
ドウェアにより１ビットエラーが発生したときその読み
出したデータを再度書き込む手段を提供することを目的
とする。
ドウェアにより１ビットエラーが発生したときその読み
出したデータを再度書き込む手段を提供することを目的
とする。
【００１６】
【課題を解決するための手段】上記の課題は下記の如く
に構成されたメモリ制御回路によって解決される。図１
は、本発明の構成図である。
に構成されたメモリ制御回路によって解決される。図１
は、本発明の構成図である。
【００１７】アクセス元から指定されたアドレスを保持
するアドレスレジスタ5 と、該アドレスの読出しを行っ
た際読み出したデータを保持するデータレジスタ3と、
読み出した該データを検査して訂正可能な誤りを訂正す
る誤り検出訂正回路4aと、該誤り検出訂正回路4aで誤り
を検出したとき訂正したデータを再書込みする再書込制
御回路7 と、を有し、メモリ6 がデータ読出を行って該
誤り検出訂正回路4aで訂正可能な誤りを検出したとき、
該誤り検出訂正回路4aの訂正出力を該データレジスタ3
に格納し、読み出しサイクルを終了後、再書込みサイク
ルを開始して同一アドレスに該データレジスタに格納し
た訂正データを書き込むように構成する。
するアドレスレジスタ5 と、該アドレスの読出しを行っ
た際読み出したデータを保持するデータレジスタ3と、
読み出した該データを検査して訂正可能な誤りを訂正す
る誤り検出訂正回路4aと、該誤り検出訂正回路4aで誤り
を検出したとき訂正したデータを再書込みする再書込制
御回路7 と、を有し、メモリ6 がデータ読出を行って該
誤り検出訂正回路4aで訂正可能な誤りを検出したとき、
該誤り検出訂正回路4aの訂正出力を該データレジスタ3
に格納し、読み出しサイクルを終了後、再書込みサイク
ルを開始して同一アドレスに該データレジスタに格納し
た訂正データを書き込むように構成する。
【００１８】
【作用】メモリ6 がデータ読出を行って該誤り検出訂正
回路4aで誤りを検出したとき、再書込制御回路が起動さ
れる。
回路4aで誤りを検出したとき、再書込制御回路が起動さ
れる。
【００１９】再書込制御回路は再書込の準備のため、該
誤り検出訂正回路4aの訂正出力を該データレジスタ3 に
格納する。そして、読み出しサイクルを終了後、再書込
みサイクルを開始して同一アドレスに該データレジスタ
に格納した訂正データを書き込む。
誤り検出訂正回路4aの訂正出力を該データレジスタ3 に
格納する。そして、読み出しサイクルを終了後、再書込
みサイクルを開始して同一アドレスに該データレジスタ
に格納した訂正データを書き込む。
【００２０】従って、アクセス元から再書込みを指示す
る必要が無く直ちに誤りが修正されて、１ビット誤りが
２ビット誤りに進行することがなくなり、メモリの信頼
性の向上に効果がある。
る必要が無く直ちに誤りが修正されて、１ビット誤りが
２ビット誤りに進行することがなくなり、メモリの信頼
性の向上に効果がある。
【００２１】
【実施例】図１は本発明の実施例のメモリ制御回路の構
成図である。図において、３はデータレジスタであっ
て、書込みサイクルではＣＰＵ1 からの書込みデータを
保持し、読出サイクルのときはメモリ6 からの読出デー
タを保持するものである。
成図である。図において、３はデータレジスタであっ
て、書込みサイクルではＣＰＵ1 からの書込みデータを
保持し、読出サイクルのときはメモリ6 からの読出デー
タを保持するものである。
【００２２】５はアドレスレジスタであって、ＣＰＵ1
からのメモリ6 のアドレスを保持するものである。７は
再書込制御回路であって、誤り検出訂正回路4aで誤りを
検出したとき訂正したデータを再書込みする制御を行う
ものである。再書込制御回路の詳細は後に図３で説明す
る。その他、図５と同一符号の物は同一物である。
からのメモリ6 のアドレスを保持するものである。７は
再書込制御回路であって、誤り検出訂正回路4aで誤りを
検出したとき訂正したデータを再書込みする制御を行う
ものである。再書込制御回路の詳細は後に図３で説明す
る。その他、図５と同一符号の物は同一物である。
【００２３】図２は本発明の実施例のメモリ制御回路の
タイムチャートである。図の（Ａ）及び（Ｂ）における
動作は従来のメモリ制御回路と同一であり、（Ｃ）との
比較のために示すものである。
タイムチャートである。図の（Ａ）及び（Ｂ）における
動作は従来のメモリ制御回路と同一であり、（Ｃ）との
比較のために示すものである。
【００２４】図の（Ｃ）は読出サイクルにおいて誤りが
検出され再書込制御回路7 が動作して再書込が行われた
場合のタイムチャートである。読出サイクルは従来と同
様であるが、誤り検出訂正回路4aで誤りを検出したとき
訂正したデータをデータレジスタ3 に格納する点が異な
る。
検出され再書込制御回路7 が動作して再書込が行われた
場合のタイムチャートである。読出サイクルは従来と同
様であるが、誤り検出訂正回路4aで誤りを検出したとき
訂正したデータをデータレジスタ3 に格納する点が異な
る。
【００２５】再書込サイクルは再書込制御回路7 が発生
させる。誤り検出訂正回路4aで誤りを検出したとき誤り
検出信号C を再書込制御回路7 に送り再書込制御回路7
を起動する。
させる。誤り検出訂正回路4aで誤りを検出したとき誤り
検出信号C を再書込制御回路7 に送り再書込制御回路7
を起動する。
【００２６】再書込サイクルの動作は、アドレス信号は
ＣＰＵ1 からの信号は読出サイクルで終了するがアドレ
スレジスタ5 で保持しているためメモリ6 に対しては次
の再書込サイクルまで供給される。メモリイネーブル
（DE信号）も同様にＣＰＵ1 からの信号は読出サイクル
で終了するが、再書込制御回路7 がメモリイネーブル
（DE信号）を次の再書込サイクルの間発生してメモリ6
に供給する。書込イネーブル（WE信号）も再書込制御回
路7 が次の再書込サイクルの間発生してメモリ6 に供給
する。
ＣＰＵ1 からの信号は読出サイクルで終了するがアドレ
スレジスタ5 で保持しているためメモリ6 に対しては次
の再書込サイクルまで供給される。メモリイネーブル
（DE信号）も同様にＣＰＵ1 からの信号は読出サイクル
で終了するが、再書込制御回路7 がメモリイネーブル
（DE信号）を次の再書込サイクルの間発生してメモリ6
に供給する。書込イネーブル（WE信号）も再書込制御回
路7 が次の再書込サイクルの間発生してメモリ6 に供給
する。
【００２７】読出データを訂正した訂正データはDRST信
号によってデータレジスタ3 にセットされ、書込データ
として再書込サイクルにメモリ6 に供給される。DRST信
号は再書込制御回路7 がデータレジスタ3 にセットする
ため作成するタイミング信号である。
号によってデータレジスタ3 にセットされ、書込データ
として再書込サイクルにメモリ6 に供給される。DRST信
号は再書込制御回路7 がデータレジスタ3 にセットする
ため作成するタイミング信号である。
【００２８】再書込サイクルではアドレス、メモリイネ
ーブル（DE信号）、書込イネーブル（WE信号）、書込デ
ータを受けたメモリ6 は指定されたアドレスに与えられ
たデータを書き込む。これで再書込サイクルを終了す
る。
ーブル（DE信号）、書込イネーブル（WE信号）、書込デ
ータを受けたメモリ6 は指定されたアドレスに与えられ
たデータを書き込む。これで再書込サイクルを終了す
る。
【００２９】図３は本発明の実施例の再書込制御回路の
回路図である。図において、ＦＦ１，ＦＦ２，ＦＦ３は
双安定回路であって、クロックCLK によって動作し、順
次1クロックづつＯＮとなる。ＦＦ１は誤り検出信号（C
信号) とクロックとによってＯＮとなり、次のクロッ
クでＯＦＦとなる。２１は単安定回路であって、セット
されると一定時間だけＯＮとなり、その後ＯＦＦとなる
回路である。ＦＦ１の立ち上がりで単安定回路21をトリ
ガーしてデータレジスタをセットする信号（ＤＲＳＴ）
を作成してＥＣＣ4 によって作成された訂正出力をデー
タレジスタ3 にセットする。
回路図である。図において、ＦＦ１，ＦＦ２，ＦＦ３は
双安定回路であって、クロックCLK によって動作し、順
次1クロックづつＯＮとなる。ＦＦ１は誤り検出信号（C
信号) とクロックとによってＯＮとなり、次のクロッ
クでＯＦＦとなる。２１は単安定回路であって、セット
されると一定時間だけＯＮとなり、その後ＯＦＦとなる
回路である。ＦＦ１の立ち上がりで単安定回路21をトリ
ガーしてデータレジスタをセットする信号（ＤＲＳＴ）
を作成してＥＣＣ4 によって作成された訂正出力をデー
タレジスタ3 にセットする。
【００３０】また、２０は論理和回路（以下ＯＲ回路と
略する）である。ＦＦ２，ＦＦ３の出力をＯＲ回路20で
論理和をとることによって、再書込サイクルの間ＯＮと
なる信号を生成する。この信号をＣＰＵ1 に対してはメ
モリビジイ信号として送出して再書込サイクルの間メモ
リに対してアクセスを行わないようにする。
略する）である。ＦＦ２，ＦＦ３の出力をＯＲ回路20で
論理和をとることによって、再書込サイクルの間ＯＮと
なる信号を生成する。この信号をＣＰＵ1 に対してはメ
モリビジイ信号として送出して再書込サイクルの間メモ
リに対してアクセスを行わないようにする。
【００３１】また、同じ信号を、ＣＰＵ1 から送られて
きたメモリイネーブル信号（DE信号）及び書込イネーブ
ル(WE 信号）とＯＲ回路22,23 で論理和をとってメモリ
6 に送る。
きたメモリイネーブル信号（DE信号）及び書込イネーブ
ル(WE 信号）とＯＲ回路22,23 で論理和をとってメモリ
6 に送る。
【００３２】図４は再書込制御回路のタイムチャートで
ある。クロックが一定時間ごとに与えられて（t0 ,t1 ,
t2 ,t3）動作が行われる。ＦＦ１の立ち上がりでＤＲＳ
Ｔ信号を作成すること、また、ＦＦ２，ＦＦ３をＯＲ回
路20で論理和をとることによってメモリビジイ信号，DE
信号，WE信号を作成することを示す。
ある。クロックが一定時間ごとに与えられて（t0 ,t1 ,
t2 ,t3）動作が行われる。ＦＦ１の立ち上がりでＤＲＳ
Ｔ信号を作成すること、また、ＦＦ２，ＦＦ３をＯＲ回
路20で論理和をとることによってメモリビジイ信号，DE
信号，WE信号を作成することを示す。
【００３３】上記に説明した再書込制御回路の構成は一
例であって誤り検出訂正回路で誤りを検出したとき訂正
したデータを再書込みする構成であれば良いことは勿論
である。
例であって誤り検出訂正回路で誤りを検出したとき訂正
したデータを再書込みする構成であれば良いことは勿論
である。
【００３４】
【発明の効果】以上の説明から明らかなように本発明に
よれば、読出データに誤りが検出されたときは、直ちに
訂正したデータを書き込むように構成されており、ＣＰ
Ｕ1 から再書込みを指示する必要が無く直ちに誤りが修
正されて、１ビット誤りが２ビット誤りに進行すること
がなくなり、メモリの信頼性の向上に効果がある。
よれば、読出データに誤りが検出されたときは、直ちに
訂正したデータを書き込むように構成されており、ＣＰ
Ｕ1 から再書込みを指示する必要が無く直ちに誤りが修
正されて、１ビット誤りが２ビット誤りに進行すること
がなくなり、メモリの信頼性の向上に効果がある。
【図１】 本発明の実施例のメモリ制御回路の構成図
【図２】 本発明の実施例のメモリ制御回路のタイムチ
ャート
ャート
【図３】 本発明の実施例の再書込制御回路の回路図
【図４】 再書込制御回路のタイムチャート
【図５】 従来のメモリ制御回路の構成図
【図６】 従来のメモリ制御回路のタイムチャート
１ ＣＰＵ ２ 動作モード指
定回路 ３ データレジスタ ４ 誤り検出訂正
回路、又はＥＣＣ ５ アドレスレジスタ ６ メモリ ７ 再書込制御回路 ２０，２２，２３ ＯＲ回路 ２１ 単安定回路
定回路 ３ データレジスタ ４ 誤り検出訂正
回路、又はＥＣＣ ５ アドレスレジスタ ６ メモリ ７ 再書込制御回路 ２０，２２，２３ ＯＲ回路 ２１ 単安定回路
Claims (1)
- 【請求項１】 アクセス元から指定されたアドレスを保
持するアドレスレジスタ(5) と、 該アドレスの読出しを行った際読み出したデータを保持
するデータレジスタ(3) と、 読み出した該データを検査して訂正可能な誤りを訂正す
る誤り検出訂正回路(4a)と、 該誤り検出訂正回路(4a)で誤りを検出したとき訂正した
データを再書込みする再書込制御回路(7) と、を有し、 メモリ(6) がデータ読出を行って該誤り検出訂正回路(4
a)で訂正可能な誤りを検出したとき、該誤り検出訂正回
路(4a)の訂正出力を該データレジスタ(3) に格納し、読
み出しサイクルを終了後、再書込みサイクルを開始して
同一アドレスに該データレジスタに格納した訂正データ
を書き込むことを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205813A JPH0652065A (ja) | 1992-08-03 | 1992-08-03 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205813A JPH0652065A (ja) | 1992-08-03 | 1992-08-03 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652065A true JPH0652065A (ja) | 1994-02-25 |
Family
ID=16513128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205813A Withdrawn JPH0652065A (ja) | 1992-08-03 | 1992-08-03 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652065A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999003041A1 (fr) * | 1997-07-07 | 1999-01-21 | Fanuc Ltd | Procede de commande de memoire |
| KR19990032660A (ko) * | 1997-10-20 | 1999-05-15 | 김영환 | 시스템 메모리 제어장치 |
| US8145951B2 (en) | 2007-12-14 | 2012-03-27 | Kabushiki Kaisha Toshiba | Control device |
| DE102015222342A1 (de) | 2014-11-21 | 2016-05-25 | Denso Corporation | Steuervorrichtung |
| JP2021012509A (ja) * | 2019-07-05 | 2021-02-04 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 半導体メモリ装置 |
-
1992
- 1992-08-03 JP JP4205813A patent/JPH0652065A/ja not_active Withdrawn
Cited By (6)
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|---|---|---|---|---|
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