JPH02110741A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はマイクロプログラム制御装置に関し、特にマイ
クロプログラム制御装置の制御記憶への１ビツトエラー
訂正データの書込み制御方式に関する。

碩米弦ｌ 従来、この種のマイクロプログラム制御装置は、第２図
に示すように、マイクロ命令が格納されている制御記憶
１と、セレクタ２と、データレジスタ３と、１とットエ
ラー訂正２ピットエラー検出機能回路［以下Ｅ　Ｄ　Ａ
　Ｃ（Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ　ＡｎｄＣｏｒ
ｒｅｃｔｉｏｎ）回路とする］４と、制御記憶制御部１
３とを含んで構成されている。

尚、ＢＤＡ’Ｃ回路４の１ピッ１−エラー訂正２ピッ１
〜エラー検出機能（ＥＤＡＣ機能）については「エラー
検出及び訂正システム」　（特公昭５３−２０３６７号
公報）および「符号理論」　（嵩忠雄、都倉信樹、岩垂
好裕、稲垣康善共著、コロナ社刊、１９７５　）に詳述
されている。

制御記憶１から読出されたマイクロ命令は、セレクタ２
を介してデータレジスタ３に格納され、ＥＤＡＣ回路４
でエラーチエツクが行われる。

ＥＤＡＣ回路４でのエラーチエツクによりそのマイクロ
命令に１ピットエラーが検出されると、そのマイクロ命
令はＥＤＡＣ回路４によって修正され、修正されたマイ
クロ命令はデータレジスタ３に格納されるとともに、履
歴に関係なく制御記憶１に書込まれる。この制御記憶１
への書込みが行われている間、ＢＤＡＣ回路４は図示せ
ぬ被制御部に１ピツｌ〜工ラー検出信号線すを介して１
とットエラー検出信号を出力し、この１ビツト工ラー検
出信号によってマイクロプログラム制御が抑止される。

Ｅ、ＤＡＣ回路４によって修正されたマイクロ命令の制
御記憶１への書込みか完了すると、マイクロプログラム
制御の抑止が解除され、マイクロプログラム制御が再開
される。

このような従来のマイクロプログラム制御装置では、制
御記Ｉ！！！１から読出されたマイクロ命令に１ビット
エラーが検出されると、ＥＤＡＣ回路４で修正されたマ
イクロ命令は必す制御記憶１に書込まれるので、固定エ
ラーが生じたときのように修正されたマイクロ命令の制
御記憶１への書込みが不必要な場合でも、制御記憶１に
は修正されたマイクロ命令の書込みが行われている。

また、制御記憶１はＲＡＭ　（ランタムアクセスメモリ
）で構成されており、この制御記Ｉａ１は一般にフリッ
プフロップで構成されたデータレジスタ３に比べて書込
み時間がかかる。

たとえは、制御記憶１への書込み時間はデータレジスタ
３への書込み時間よりも３ステップ余分にかかる。

したがって、上述の固定エラーか生じたときには、不必
要な制御記憶１への書込みによって、その書込みが終了
するまでマイクロプログラム制御が抑止されるという欠
点かある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、マイクロプログラム制御の抑止時間を短
縮することができ、処理速度を向上させることができる
マイクロプログラム制御装置の提供を目的とする。

九肌曵１羞 本発明によるマイクロプログラム制御装置は、制御記憶
から読出されたマイクロ命令におけるエラーの訂正検出
を行うエラー訂正検出手段を含むマイクロプログラム制
御装置であって、前記エラー訂正検出手段によって前記
エラーが検出された第１のマイクロ命令のアドレスを保
持する保持手段と、前記エラー訂正検出手段により前記
エラーの訂正が行われた前記第１のマイクロ命令の前記
制御記憶への書込みが行われた後に、前記エラー訂正検
出手段により前記エラーが検出された第２のマイクロ命
令のアドレスと、前記保持手段に保持された前記第１の
マイクロ命令のアドレスとの一致を検出する検出手段と
、前記検出手段により前記第１のマイクロ命令のアドレ
スと前記第２のマイクロ命令のアドレスとの一致が検出
されたとき、前記エラー訂正検出手段により前記エラー
の訂正が行われた前記第２のマイクロ命令の前記制御記
憶への書込みを抑止する抑止手段とを有することを特徴
とする。

寒亀贋 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、制御記憶１にはマイクロ命令か格納さ
れており、この制御記憶１から読出されたマイクロ命令
はセレクタ２を介してデータレジスタ３に格納される。

セレクタ２は制御記憶１から読出されたマイクロ命令と
、ＥＤＡＣ回路４からの１とットエラー訂正データとの
うち一方を選択してデータレジスタ３に送出する。

データレジスタ３に格納されたマイクロ命令はＥＤＡＣ
回路４に送出されるとともに、制御信号線ａを介して図
示せぬ被制御部に送出される。

ＥＤＡＣ回路４はデータレジスタ３から送られてきたマ
イクロ命令の１ビツトエラー訂正２ビツトエラー検出を
行い、１とットエラー訂正を行ったマイクロ命令を制御
部！１とセレクタ２とに送出する。

また、ＥＤＡＣ回路４は１ビツト工ラー検出信号線すを
介して１ピツト工ラー検出信号をアドレスレジスタ７、
フラグレジスタ９、アンド回路１１、制御記憶書込み制
御部１２に夫々出力するとともに、この１ビツト工ラー
検出信号を被制御部に送出してマイクロプログラム制御
を抑止する。

アドレスレジスタ５は制御記憶１への読出しアドレスを
格納し、該続出しアドレスを制御記憶１およびアドレス
レジスタ６に送出する。アドレスレジスタ６はアドレス
レジスタ５から送られてくる読出しアドレスを格納し、
この読出しアドレスをアドレスレジスタ７および比較器
８に送出する。

比較器８はアドレスレジスタ６．７に夫々格納されたア
ドレスの比較を行い、その比較結果をアンド回路１０に
出力する。

フラグレジスタ９は１ピツト工ラー検出信号線すを介し
てＥＤＡＣ回路４から送られてくる１とットエラー検出
信号によってセットされ、その内容をアンド回路１０に
出力する。

アンド回路１０は比較器８の比較結果とフラグレジスタ
９の出力との論理積演算を行い、その演算結果をアンド
回路１１に出力する。

アンド回路１１はＥＤＡＣ回路４から送られてくる１ビ
ツト工ラー検出信号とアンド回路１０の演算結果との論
理積演算を行い、その演算結果を制御記憶書込み制御部
１２に出力する。

制御記憶書込み制御部１２はＥＤＡＣ回路４から送られ
てくる１ビツト工ラー検出信号とアンド回路１１の演算
結果とに基づいて制御記憶１への書込み制御を行う。

次に、本発明の一実施例の動作について第１図を用いて
説明する。

制御記憶１から読出されたマイクロ命令にそれまで１ビ
ツトエラーか生じていなければ、フラグレジスタ９には
“０″がセットされていることとなる。

アドレスレジスタ５から出力された読出しアドレスによ
って制御記憶１から読出されたマイクロ命令は、セレク
タ２を介してデータレジスタ３に格納される。このとき
同時に、アドレスレジスタ５から出力された読出しアド
レスがアドレスレジスタ６に格納される。

データレジスタ３に格納されたマイクロ命令は制御信号
線ａを通って被制御部に送出され、これによりマイクロ
プログラム制御が行われる。

また、データレジスタ３に格納されたマイクロ命令はＥ
ＤＡＣ回路４に送出され、ＥＤＡＣ回路４でそのマイク
ロ命令のエラーチエツクが行われる。

ＥＤＡＣ回路４でのエラーチエツクにより１ビツトエラ
ーが検出されたときには、１ビツト工ラー検出信号線す
により１ビツト工ラー検出信号が被制御部に出力されて
マイクロプログラム制御か抑止される。

また同時に、ＥＤＡＣ回路４はマイクロ命令の１とット
エラー訂正を行い、１ビットエラー訂正を行ったマイク
ロ命令をセレクタ２を介してデータレジスタ３に格納す
るとともに、制御記憶１に送出する。

アドレスレジスタ６に格納されたアドレスはアドレスレ
ジスタ７に送出され、ＥＤＡＣ回路４からの１ビツト工
ラー検出信号をストローブ信号としてアドレスレジスタ
７に格納される。このとき、アドレスレジスタ６にはア
ドレスレジスタ５に格納された次のアドレスか格納され
る。

また、フラグレジスタ９にはＥＤＡＣ回路４からの１ビ
ツト工ラー検出信号によって“１′”がセットされる。

フラグレジスタ９に“１″”がセットされるタイミング
ではフラグレジスタ９からの出力はまた“０′″なので
、アンド回路１０は比較器８の比較結果に関係なくアン
ド回路１１に“０′″を出力し、アンド回路１１は制御
記憶書込み制御部１２に“０′″を出力する。

したがって、制御記憶１では制御記憶書込み制御部１２
の制御によりＥＤＡＣ回路４からの訂正データの再書込
みが行われる。

制御記憶１での再書込みか完了すると、マイクロプログ
ラム制御の抑止が解除され、マイクロプログラム制御が
再開される。

この後に、ＥＤＡＣ回路４で１ビツトエラーが検出され
ると、ＥＤＡＣ回路４は１ビツト工ラー検出信号線すに
より１ビツト工ラー検出信号を被制御部に出力してマイ
クロプログラム制御を抑止する。

また、ＥＤＡＣ回路４はマイクロ命令の１とットエラー
訂正を行い、１ビットエラー訂正を行ったマイクロ命令
をセレクタ２を介してデータレジスタ３に格納するとと
もに、制御部’ｌ！１に送出する。

このとき同時に、そのときの読出しアドレスが格納され
ているアドレスレジスタ６の出力と、その前に１ビット
エラーが検出されたときのアドレスが格納されているア
ドレスレジスタ７の出力とが比較器８によって比較され
る。

この比較器８の比較結果が不一致であったならば、アン
ド回路１０からアンド回路１１に０“が出力されるので
、アンド回路１１から制御記憶書込み制御部１２に′０
′”が出力され、制御記憶１では制御記憶書込み制御部
１２の制御によりＥＤＡＣ回路４からの訂正データの再
書込みが行われるに のとき、アドレスレジスタ６にはアドレスレジスタ５か
らの読出しアドレスか格納され、またフラグレジスタ９
には“１”が格納されている。

制御記憶１での再書込みが完了すると、マイクロプログ
ラム制御の抑止が解除され、マイクロプログラム制御が
再開される。

一方、比較器８の比較結果が一致であったならば、フラ
グレジスタ９および比較器８からの出力がともにＩＩ　
Ｉ　ＩＩとなるので、アンド回路１０がらアンド回路１
１に′１”が出力され、アンド回路１１から制御記憶書
込み制御部１２に“１′′が出力される。

これにより、制御記憶書込み制御部１２は制御記憶１に
おけるＥＤＡＣ回路４からの訂正データの再書込みを抑
止し、マイクロプログラム制御の抑止が解除されてマイ
クロプログラム制御が再開される。

このように、ＥＤＡＣ回路４で１とットエラーが検出さ
れたとき、アドレスレジスタ７に格納され、該１とット
エラーの検出以前に１とットエラーが検出されたマイク
ロ命令のアドレスと、該１ビツトエラー検出時のアドレ
スとを比較器８で比較し、その比較結果が一致を示した
ときに制御記憶１へのＥＩ）ＡＣ回路４からの訂正デー
タの再書込みを抑止するようにすることによって、固定
エラーが生じたときに生ずる不必要な制御記憶１への書
込みをなくすことができる。よって、マイクロプログラ
ム制御の抑止時間を短縮することができ、処理速度を向
上させることができる。

隨−血漿１ 以上説明したように本発明によれば、制御記憶から読出
されたマイクロ命令におけるエラーの訂正検出を行うエ
ラー訂正検出手段によりエラーが検出された第１のマイ
クロ命令のアドレスと、エラー訂正検出手段によりエラ
ーの訂正が行われた第１のマイクロ命令の制御記憶への
書込みが行われた後に、エラー訂正検出手段によりエラ
ーが検出された第２のマイクロ命令のアドレスとを比較
し、その比較結果か一致したときに、エラー訂正検出手
段によりエラーの訂正が行われた第２のマイクロ命令の
制御記憶への書込みを抑止するようにすることによって
、マイクロプログラム制御の抑止時間を短縮することが
でき、処理速度を向上させることができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・制御記憶 ４・・・・・・１ビットエラー訂正 ２ビツトエラー検出機能回路 ５〜７・・・・・・アドレスレジスタ ８・・・・・・比較器 ９・・・・・・フラグレジスタ １１・・・・・・アンド回路

Claims (1)

【特許請求の範囲】
1. （１）制御記憶から読出されたマイクロ命令におけるエ
   ラーの訂正検出を行うエラー訂正検出手段を含むマイク
   ロプログラム制御装置であって、前記エラー訂正検出手
   段によって前記エラーが検出された第１のマイクロ命令
   のアドレスを保持する保持手段と、前記エラー訂正検出
   手段により前記エラーの訂正が行われた前記第１のマイ
   クロ命令の前記制御記憶への書込みが行われた後に、前
   記エラー訂正検出手段により前記エラーが検出された第
   ２のマイクロ命令のアドレスと、前記保持手段に保持さ
   れた前記第１のマイクロ命令のアドレスとの一致を検出
   する検出手段と、前記検出手段により前記第１のマイク
   ロ命令のアドレスと前記第２のマイクロ命令のアドレス
   との一致が検出されたとき、前記エラー訂正検出手段に
   より前記エラーの訂正が行われた前記第２のマイクロ命
   令の前記制御記憶への書込みを抑止する抑止手段とを有
   することを特徴とするマイクロプログラム制御装置。