JPH064412A - ローカルメモリ検査訂正回路 - Google Patents
ローカルメモリ検査訂正回路Info
- Publication number
- JPH064412A JPH064412A JP4159024A JP15902492A JPH064412A JP H064412 A JPH064412 A JP H064412A JP 4159024 A JP4159024 A JP 4159024A JP 15902492 A JP15902492 A JP 15902492A JP H064412 A JPH064412 A JP H064412A
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- JP
- Japan
- Prior art keywords
- error
- local memory
- processor
- data
- address
- Prior art date
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- Withdrawn
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Abstract
(57)【要約】
【目的】プロセッサの待機動作中にローカルメモリ内の
データのエラーの検出及び訂正を行い、プロセッサがデ
ータの訂正処理により動作が中断されて処理速度低下す
るのを防ぐ。 【構成】プロセッサ１の実行しているマイクロプログラ
ムのアドレスを監視することにより、プロセッサ１が待
機動作中であることを検出する待機動作検出回路４と、
プロセッサ１が待機動作中であることを検出したときロ
ーカルメモリ６内のデータの訂正指示を出力するエラー
訂正制御回路５と、このエラー訂正制御回路５の指示に
よりプロセッサ１の待機動作中にＥＣＣ付のデータのエ
ラーの検出及び訂正を行ってエラーを訂正したデータを
出力するエラー検出訂正回路３と、これによりエラーの
検出及び訂正を行うローカルメモリ６のアドレスを保持
するアドレスレジスタ７とを備えている。
データのエラーの検出及び訂正を行い、プロセッサがデ
ータの訂正処理により動作が中断されて処理速度低下す
るのを防ぐ。 【構成】プロセッサ１の実行しているマイクロプログラ
ムのアドレスを監視することにより、プロセッサ１が待
機動作中であることを検出する待機動作検出回路４と、
プロセッサ１が待機動作中であることを検出したときロ
ーカルメモリ６内のデータの訂正指示を出力するエラー
訂正制御回路５と、このエラー訂正制御回路５の指示に
よりプロセッサ１の待機動作中にＥＣＣ付のデータのエ
ラーの検出及び訂正を行ってエラーを訂正したデータを
出力するエラー検出訂正回路３と、これによりエラーの
検出及び訂正を行うローカルメモリ６のアドレスを保持
するアドレスレジスタ７とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置のローカル
メモリの検査訂正回路に関する。
メモリの検査訂正回路に関する。
【０００２】
【従来の技術】従来、ローカルメモリの検査はシステム
の立ち上げ時に行うのみであって、システム動作中は、
マイクロプログラムの実行によりローカルメモリをアク
セスした際にデータに付加されたエラー訂正符号（以下
ＥＣＣという）を検査し、エラーを検出した場合には、
プロセッサのマイクロプログラムの実行を一時停止させ
てエラーを訂正した後、プロセッサの動作を再開させる
方式を取っていた。
の立ち上げ時に行うのみであって、システム動作中は、
マイクロプログラムの実行によりローカルメモリをアク
セスした際にデータに付加されたエラー訂正符号（以下
ＥＣＣという）を検査し、エラーを検出した場合には、
プロセッサのマイクロプログラムの実行を一時停止させ
てエラーを訂正した後、プロセッサの動作を再開させる
方式を取っていた。
【０００３】
【発明が解決しようとする課題】従来の方式では、マイ
クロプログラムを実行する際に、ローカルメモリから読
み出したデータにエラーがあったとき、プロセッサがマ
イクロプログラムの実行を中断し、修正されたデータを
再びローカルメモリに書きこむといった手段を取ってい
る。そのため、プロセッサの処理速度が低下するという
欠点があった。
クロプログラムを実行する際に、ローカルメモリから読
み出したデータにエラーがあったとき、プロセッサがマ
イクロプログラムの実行を中断し、修正されたデータを
再びローカルメモリに書きこむといった手段を取ってい
る。そのため、プロセッサの処理速度が低下するという
欠点があった。
【０００４】
【課題を解決するための手段】本発明は、マイクロプロ
グラムを実行するプロセッサと、前記マイクロプログラ
ムの実行時のメモリとしてエラー訂正符号付のデータの
読み出し／書き込みを行うローカルメモリとを有する情
報処理装置において、前記プロセッサの実行しているマ
イクロプログラムのアドレスを監視し前記プロセッサが
待機動作中であることを検出する待機動作検出回路と、
前記待機動作検出回路により前記プロセッサが待機動作
中であることを検出したとき前記ローカルメモリ内のデ
ータの訂正指示を出力するエラー訂正制御回路と、前記
エラー訂正制御回路の指示により前記プロセッサの待機
動作中に前記エラー訂正符号付のデータのエラーの検出
及び訂正を行いエラーを訂正したデータを出力するエラ
ー検出訂正回路と、前記エラー検出訂正回路によりエラ
ーの検出及び訂正を行うローカルメモリのアドエスを保
持するアドレスレジスタとを備えている。
グラムを実行するプロセッサと、前記マイクロプログラ
ムの実行時のメモリとしてエラー訂正符号付のデータの
読み出し／書き込みを行うローカルメモリとを有する情
報処理装置において、前記プロセッサの実行しているマ
イクロプログラムのアドレスを監視し前記プロセッサが
待機動作中であることを検出する待機動作検出回路と、
前記待機動作検出回路により前記プロセッサが待機動作
中であることを検出したとき前記ローカルメモリ内のデ
ータの訂正指示を出力するエラー訂正制御回路と、前記
エラー訂正制御回路の指示により前記プロセッサの待機
動作中に前記エラー訂正符号付のデータのエラーの検出
及び訂正を行いエラーを訂正したデータを出力するエラ
ー検出訂正回路と、前記エラー検出訂正回路によりエラ
ーの検出及び訂正を行うローカルメモリのアドエスを保
持するアドレスレジスタとを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明のローカルメモリ検査訂正回
路の一実施例を示すブロック図である。図１において、
本発明のローカルメモリ検査訂正回路は、プロセッサ
１，制御記憶２，エラー検出回路３，待機動作検出回路
４，エラー訂正制御回路５，ローカルメモリ６，アドレ
スレジスタ７，＋１加算器８，書き込みデータセレクタ
９そしてローカルメモリアドレスセレクタ１０から構成
されている。
路の一実施例を示すブロック図である。図１において、
本発明のローカルメモリ検査訂正回路は、プロセッサ
１，制御記憶２，エラー検出回路３，待機動作検出回路
４，エラー訂正制御回路５，ローカルメモリ６，アドレ
スレジスタ７，＋１加算器８，書き込みデータセレクタ
９そしてローカルメモリアドレスセレクタ１０から構成
されている。
【０００７】プロセッサ１は、制御記憶２と待機動作検
出回路４とに対してマイクロプログアムアドレス１２を
出力し、制御記憶２から出力されるマイクロプログラム
パターン１１を取り込み情報処理動作を行う。また、エ
ラー訂正制御回路５からのプロセッサ停止信号１４が
“１”の間は動作を停止する。そして、マイクロプログ
ラムの内容に従って、ローカルメモリ６に対しプロセッ
サ書き込み／読み出しアドエス１９を出力し、ローカル
メモリ６に対しデータの書き込み／読み出しを行う。こ
こで、書き込みを行う場合は、プロセッサ書き込みデー
タ２４にデータを書き込みデータセレクタ９に出力し、
また、読み出しの場合は、ローカルメモリ６からローカ
ルメモリ読み出しデータ２０の値を取りこむ。
出回路４とに対してマイクロプログアムアドレス１２を
出力し、制御記憶２から出力されるマイクロプログラム
パターン１１を取り込み情報処理動作を行う。また、エ
ラー訂正制御回路５からのプロセッサ停止信号１４が
“１”の間は動作を停止する。そして、マイクロプログ
ラムの内容に従って、ローカルメモリ６に対しプロセッ
サ書き込み／読み出しアドエス１９を出力し、ローカル
メモリ６に対しデータの書き込み／読み出しを行う。こ
こで、書き込みを行う場合は、プロセッサ書き込みデー
タ２４にデータを書き込みデータセレクタ９に出力し、
また、読み出しの場合は、ローカルメモリ６からローカ
ルメモリ読み出しデータ２０の値を取りこむ。
【０００８】待機動作検出回路４は、マイクロプログラ
ムアドレス１２を監視してプロセッサ１が待機動作中で
ある場合に、待機動作信号１３に“１”を出力し、待機
動作中でない場合は“０”を出力する。ローカルメモリ
６は、ローカルメモリアドレス２１で示されるアドレス
に記憶したデータをローカルメモリ読み出しデータ２０
に出力する。また、ローカルメモリ書き込み信号１８が
“１”のとき、ローカルメモリアドレス２１が示すアド
レスにローカルメモリ書き込みデータ２５の値を記憶す
る。
ムアドレス１２を監視してプロセッサ１が待機動作中で
ある場合に、待機動作信号１３に“１”を出力し、待機
動作中でない場合は“０”を出力する。ローカルメモリ
６は、ローカルメモリアドレス２１で示されるアドレス
に記憶したデータをローカルメモリ読み出しデータ２０
に出力する。また、ローカルメモリ書き込み信号１８が
“１”のとき、ローカルメモリアドレス２１が示すアド
レスにローカルメモリ書き込みデータ２５の値を記憶す
る。
【０００９】エラー検出訂正回路３は、ローカルメモリ
６の出力したローカルメモリ読みだしデータ２０のデー
タとＥＣＣとをチェックし、その結果をエラー検出信号
２６に出力する。エラー訂正後データ２２には常時エラ
ーを訂正してデータを出力する。エラー訂正制御回路５
は、待機動作信号１３が“１”の場合に書き込みデータ
選択信号２３を“１”とする。書き込みデータセレクタ
９はこれにより、ローカルメモリ書き込みデータ２５に
エラー訂正後データ２２を出力する。そして、“０”の
場合はプロセッサ書き込みデータ２４を出力する。ま
た、ローカルメモリアドレスセレクタ１０はローカルメ
モリ検査アドレス１６を出力する。通常はプロセッサ書
き込み／読み出しアドレス１９が出力される。
６の出力したローカルメモリ読みだしデータ２０のデー
タとＥＣＣとをチェックし、その結果をエラー検出信号
２６に出力する。エラー訂正後データ２２には常時エラ
ーを訂正してデータを出力する。エラー訂正制御回路５
は、待機動作信号１３が“１”の場合に書き込みデータ
選択信号２３を“１”とする。書き込みデータセレクタ
９はこれにより、ローカルメモリ書き込みデータ２５に
エラー訂正後データ２２を出力する。そして、“０”の
場合はプロセッサ書き込みデータ２４を出力する。ま
た、ローカルメモリアドレスセレクタ１０はローカルメ
モリ検査アドレス１６を出力する。通常はプロセッサ書
き込み／読み出しアドレス１９が出力される。
【００１０】アドレスレジスタ７は、ローカルメモリ検
査アドレス１６を出力する。アドレスレジスタ書き込み
許可１５が“１”の時次回検査アドレス１７を取り込み
記憶する。＋１加算器８は、ローカルメモリ検査アドレ
ス１６に“１”を加算して次回検査アドレス１７に出力
する。そして、プロセッサ１が何らかの処理動作を行っ
ている場合、待機動作検出回路４は待機動作信号１３に
“０”を出力している。これにより、エラー訂正制御回
路３は書き込みデータ選択信号２３，ローカルメモリ書
き込み信号１８，アドレスレジスタ書き込み許可１５を
それぞれ“０”とする。
査アドレス１６を出力する。アドレスレジスタ書き込み
許可１５が“１”の時次回検査アドレス１７を取り込み
記憶する。＋１加算器８は、ローカルメモリ検査アドレ
ス１６に“１”を加算して次回検査アドレス１７に出力
する。そして、プロセッサ１が何らかの処理動作を行っ
ている場合、待機動作検出回路４は待機動作信号１３に
“０”を出力している。これにより、エラー訂正制御回
路３は書き込みデータ選択信号２３，ローカルメモリ書
き込み信号１８，アドレスレジスタ書き込み許可１５を
それぞれ“０”とする。
【００１１】プロセッサ１の出力するマイクロプログラ
ムアドレス１２が待機動作を行うアドレスの範囲に入る
と、待機動作検出回路４は待機動作信号１３を“１”と
する。これにより、エラー訂正制御回路３は書き込みデ
ータ選択信号２３，アドレスレジスタ書き込み許可１５
をそれぞれ“１”とし、ローカルメモリ６の検査を行う
状態とする。
ムアドレス１２が待機動作を行うアドレスの範囲に入る
と、待機動作検出回路４は待機動作信号１３を“１”と
する。これにより、エラー訂正制御回路３は書き込みデ
ータ選択信号２３，アドレスレジスタ書き込み許可１５
をそれぞれ“１”とし、ローカルメモリ６の検査を行う
状態とする。
【００１２】書き込みデータセレクタ９は、ローカルメ
モリ書き込みデータ２５にエラー訂正後データ２２を出
力し、ローカルメモリアドレスセレクタ１０は、ローカ
ルメモリ検査アドレス１６を出力する。この状態でアド
レスレジスタ７の出力するローカルメモリ検査アドレス
１６は１ずつ加算され、ローカルメモリ読み出しデータ
２０にローカルメモリ６の記憶するデータが読み出され
てくる。
モリ書き込みデータ２５にエラー訂正後データ２２を出
力し、ローカルメモリアドレスセレクタ１０は、ローカ
ルメモリ検査アドレス１６を出力する。この状態でアド
レスレジスタ７の出力するローカルメモリ検査アドレス
１６は１ずつ加算され、ローカルメモリ読み出しデータ
２０にローカルメモリ６の記憶するデータが読み出され
てくる。
【００１３】ここで、エラー検出訂正回路３がローカル
メモリ読み出しデータ２０のデータとＥＣＣとにエラー
を発見した場合は、エラー検出信号２６に“１”が出力
される。また、このエラーがＥＣＣによる訂正が不可能
な状態の場合は、“２”がエラー検出信号２６に出力さ
れる。そして、エラー訂正制御回路５はエラー検出信号
２６が“１”の場合には、ローカルメモリ書き込み信号
１８を“１”とし、エラー検出訂正回路３が出力したエ
ラー訂正後データ２２をローカルメモリ６に記憶させ
る。また、エラー検出信号２６が“２”の場合には、プ
ロセッサ停止信号１４を“１”として装置全体を停止さ
せる。
メモリ読み出しデータ２０のデータとＥＣＣとにエラー
を発見した場合は、エラー検出信号２６に“１”が出力
される。また、このエラーがＥＣＣによる訂正が不可能
な状態の場合は、“２”がエラー検出信号２６に出力さ
れる。そして、エラー訂正制御回路５はエラー検出信号
２６が“１”の場合には、ローカルメモリ書き込み信号
１８を“１”とし、エラー検出訂正回路３が出力したエ
ラー訂正後データ２２をローカルメモリ６に記憶させ
る。また、エラー検出信号２６が“２”の場合には、プ
ロセッサ停止信号１４を“１”として装置全体を停止さ
せる。
【００１４】プロセッサ１の出力するマイクロプログラ
ムアドレス１２が待機動作のアドレスの範囲を外れる
と、待機動作検出回路４は待機動作信号１３を“０”と
し、ローカルメモリ６の検査状態を終了する。
ムアドレス１２が待機動作のアドレスの範囲を外れる
と、待機動作検出回路４は待機動作信号１３を“０”と
し、ローカルメモリ６の検査状態を終了する。
【００１５】
【発明の効果】以上説明したように本発明は、プロセッ
サが待機動作中であるときに、ローカルメモリ内のデー
タのＥＣＣチェック及びエラー修正を行うことにより、
実際にプロセッサがローカルメモリからデータを読み出
したときに、データがＥＣＣエラーを起こす確率を低く
することができる。これにより、プロセッサがデータの
エラー訂正処理で動作が中断されてプロセッサの処理速
度が低下することを防ぐことができる。
サが待機動作中であるときに、ローカルメモリ内のデー
タのＥＣＣチェック及びエラー修正を行うことにより、
実際にプロセッサがローカルメモリからデータを読み出
したときに、データがＥＣＣエラーを起こす確率を低く
することができる。これにより、プロセッサがデータの
エラー訂正処理で動作が中断されてプロセッサの処理速
度が低下することを防ぐことができる。
【図１】本発明の一実施例を示すブロック図である。
１ プロセッサ ２ 制御記憶 ３ エラー検出訂正回路 ４ 待機動作検出回路 ５ エラー訂正制御回路 ６ ローカルメモリ ７ アドレスレジスタ ８ ＋１加算器 ９ 書き込みデータセレクタ １０ ローカルメモリアドレスセレクタ １１ マイクロプログラムパターン １２ マイクロプログラムアドレス １３ 待機動作信号 １４ プロセッサ停止信号 １５ アドレスレジスタ書き込み許可 １６ ローカルメモリ検査アドレス １７ 次回検査アドレス １８ ローカルメモリ書き込み信号 １９ プロセッサ書き込み／読み出しアドレス ２０ ローカルメモリ読み出しデータ ２１ ローカルメモリアドレス ２２ エラー訂正後データ ２３ 書き込みデータ選択信号 ２４ プロセッサ書き込みデータ ２５ ローカルメモリ書き込みデータ ２６ エラー検出信号
Claims (1)
- 【請求項１】 マイクロプログラムを実行するプロセッ
サと、前記マイクロプログラムの実行時のメモリとして
エラー訂正符号付のデータの読み出し／書き込みを行う
ローカルメモリとを有する情報処理装置において、前記
プロセッサの実行しているマイクロプログラムのアドレ
スを監視し前記プロセッサが待機動作中であることを検
出する待機動作検出回路と、前記待機動作検出回路によ
り前記プロセッサが待機動作中であることを検出したと
き前記ローカルメモリ内のデータの訂正指示を出力する
エラー訂正制御回路と、前記エラー訂正制御回路の指示
により前記プロセッサの待機動作中に前記エラー訂正符
号付のデータのエラーの検出及び訂正を行いエラーを訂
正したデータを出力するエラー検出訂正回路と、前記エ
ラー検出訂正回路によりエラーの検出及び訂正を行うロ
ーカルメモリのアドエスを保持するアドレスレジスタと
を備えることを特徴とするローカルメモリ検査訂正回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159024A JPH064412A (ja) | 1992-06-18 | 1992-06-18 | ローカルメモリ検査訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159024A JPH064412A (ja) | 1992-06-18 | 1992-06-18 | ローカルメモリ検査訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064412A true JPH064412A (ja) | 1994-01-14 |
Family
ID=15684591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159024A Withdrawn JPH064412A (ja) | 1992-06-18 | 1992-06-18 | ローカルメモリ検査訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064412A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250594A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 自己修復メモリ回路およびその修復方法 |
-
1992
- 1992-06-18 JP JP4159024A patent/JPH064412A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250594A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 自己修復メモリ回路およびその修復方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |