JPH02141833A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02141833A JPH02141833A JP29703788A JP29703788A JPH02141833A JP H02141833 A JPH02141833 A JP H02141833A JP 29703788 A JP29703788 A JP 29703788A JP 29703788 A JP29703788 A JP 29703788A JP H02141833 A JPH02141833 A JP H02141833A
- Authority
- JP
- Japan
- Prior art keywords
- error
- microinstruction
- microprogram
- control
- detected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000010365 information processing Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 abstract description 14
- 230000004913 activation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
遺亙欠１
本発明は情報処理装置に関し、特に複数のマイクロプロ
グラム制御回路によって並列に動作する情報処理装置に
関する。
グラム制御回路によって並列に動作する情報処理装置に
関する。
良米弦韮
従来、エラー訂正機能を備えたマイクロプログラム制御
装置においては、制御記憶装置から読出されたマイクロ
命令語にエラーが検出されると、マイクロ命令語に含ま
れているエラー訂正コードに基づいてマイクロ命令語の
エラーを訂正し、制御を遂行する。
装置においては、制御記憶装置から読出されたマイクロ
命令語にエラーが検出されると、マイクロ命令語に含ま
れているエラー訂正コードに基づいてマイクロ命令語の
エラーを訂正し、制御を遂行する。
実際には、エラーが検出されたときにマイクロプログラ
ム制御回路をホールド（ＨＯＬＤ）状態にし、この状態
でエラーが検出されたマイクロ命令語をエラー訂正コー
ドに基づいて訂正する。その後、ホールド状態を解除し
て再実行することによりエラーを回復する。
ム制御回路をホールド（ＨＯＬＤ）状態にし、この状態
でエラーが検出されたマイクロ命令語をエラー訂正コー
ドに基づいて訂正する。その後、ホールド状態を解除し
て再実行することによりエラーを回復する。
マイクロプログラム制御回路においては、複数のマイク
ロプログラムで制御することによりマイクロ命令語数を
減少させたり、制御範囲を減少させて制御を簡単にする
ことができる。
ロプログラムで制御することによりマイクロ命令語数を
減少させたり、制御範囲を減少させて制御を簡単にする
ことができる。
このような場合には、一方のマイクロプログラムでエラ
ーが検出されたときに、そのマイクロプログラムを実行
中のマイクロプログラム制御回路単独でエラー訂正を行
えばよいが、該マイクロプ四グラム制御回路がエラー訂
正を行うためにホールド状態となるため、他のマイクロ
プログラム制御回路との間に時間のズレが発生する。
ーが検出されたときに、そのマイクロプログラムを実行
中のマイクロプログラム制御回路単独でエラー訂正を行
えばよいが、該マイクロプ四グラム制御回路がエラー訂
正を行うためにホールド状態となるため、他のマイクロ
プログラム制御回路との間に時間のズレが発生する。
複数のマイクロプログラム制御回路間で同期して動作し
なければならないようなケースがある装置においては、
上述の時間のズレを防ぐために同期回路などを備えてい
る場合もあるが、多くの装置では回路が複雑となるのを
防ぐために、複数のマイクロプログラム制御回路が完全
同期して動作する場合が多い、この場合にはあるマイク
ロプログラムでエラーが検出されると、全てのマイクロ
プログラム制御回路をホールド状態とし、これら複数の
マイクロプログラム制御回路間の完全同期を保障しなけ
ればならない。
なければならないようなケースがある装置においては、
上述の時間のズレを防ぐために同期回路などを備えてい
る場合もあるが、多くの装置では回路が複雑となるのを
防ぐために、複数のマイクロプログラム制御回路が完全
同期して動作する場合が多い、この場合にはあるマイク
ロプログラムでエラーが検出されると、全てのマイクロ
プログラム制御回路をホールド状態とし、これら複数の
マイクロプログラム制御回路間の完全同期を保障しなけ
ればならない。
このような従来の情報処理装置では、複数のマイクロプ
ログラム制御回路を完全同期して動作させている場合に
、マイクロ命令が実行されていないアイドル状態である
マイクロプログラム制御回路でエラーが検出されたとき
でもエラー訂正を行うため、このエラー訂正によりマイ
クロ命令が実行中で正常な池のマイクロプログラム制御
回路をホールド状態としてしまい、性能の低下を招くと
いう欠点がある。
ログラム制御回路を完全同期して動作させている場合に
、マイクロ命令が実行されていないアイドル状態である
マイクロプログラム制御回路でエラーが検出されたとき
でもエラー訂正を行うため、このエラー訂正によりマイ
クロ命令が実行中で正常な池のマイクロプログラム制御
回路をホールド状態としてしまい、性能の低下を招くと
いう欠点がある。
九肌立旦旬
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、アイドル状態のマイクロプログラム制御
回路でエラーが検出されても、マイクロ命令実行中の他
の正常なマイクロプログラム制御回路をホールド状態と
することなく、そのままマイクロ命令を実行させること
ができ、性能の向上を計ることができる情報処理装置の
提供を目的とする。
されたもので、アイドル状態のマイクロプログラム制御
回路でエラーが検出されても、マイクロ命令実行中の他
の正常なマイクロプログラム制御回路をホールド状態と
することなく、そのままマイクロ命令を実行させること
ができ、性能の向上を計ることができる情報処理装置の
提供を目的とする。
北浬し１１惑
本発明による情報処理装置は、マイクロ命令が格納され
た制御記憶を夫々有する複数のマイクロプログラム制御
回路によって並列に動作する情報処理装置であって、前
記複数のマイクロプログラム制御回路各々に、前記マイ
クロ命令を実行していることを示すフラグと、前記制御
記憶から読出された前記マイクロ命令にエラーが検出さ
れたとき、前記フラグの内容に応じて前記エラーの訂正
を行うエラー訂正手段とを設けたことを特徴とする。
た制御記憶を夫々有する複数のマイクロプログラム制御
回路によって並列に動作する情報処理装置であって、前
記複数のマイクロプログラム制御回路各々に、前記マイ
クロ命令を実行していることを示すフラグと、前記制御
記憶から読出された前記マイクロ命令にエラーが検出さ
れたとき、前記フラグの内容に応じて前記エラーの訂正
を行うエラー訂正手段とを設けたことを特徴とする。
艮土月
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、制御記憶装置１，２には図示せぬ演算
装！Ａ、Ｂを制御するためのマイクロ命令が格納されて
おり、これら制御記憶装置１．２を起動させるためのオ
ペコードが命令レジスタ３に格納される。
る０図において、制御記憶装置１，２には図示せぬ演算
装！Ａ、Ｂを制御するためのマイクロ命令が格納されて
おり、これら制御記憶装置１．２を起動させるためのオ
ペコードが命令レジスタ３に格納される。
この命令レジスタ３に格納されたオペコードは、マイク
ロプログラム起動装置４でデコードされ、各マイクロプ
ログラム制御装置（図示せず）への各命令毎のスタート
アドレスとして与えられる。
ロプログラム起動装置４でデコードされ、各マイクロプ
ログラム制御装置（図示せず）への各命令毎のスタート
アドレスとして与えられる。
これとともに、マイクロプログラム起動装置４のデコー
ド結果により起動フラグ７．８がセットされる。
ド結果により起動フラグ７．８がセットされる。
アドレスレジスタ５．６にはマイクロプログラム起動装
置４からのアドレス、または制御記憶装置１．２からの
アドレスが格納され、このアドレスを制御記憶装置１．
２に供給する。
置４からのアドレス、または制御記憶装置１．２からの
アドレスが格納され、このアドレスを制御記憶装置１．
２に供給する。
エラーチエツク回路９．１０はアドレスレジスタ５．６
から供給されたアドレスによって制御記憶装置１，２か
ら読出されたマイクロ命令語のエラー検出を行い、エラ
ーが検出されたときには起動フラグ７．８がセット状態
の場合にのみエラー検出フラグ１１．１２をセットする
。
から供給されたアドレスによって制御記憶装置１，２か
ら読出されたマイクロ命令語のエラー検出を行い、エラ
ーが検出されたときには起動フラグ７．８がセット状態
の場合にのみエラー検出フラグ１１．１２をセットする
。
制御データレジスタ１３．１４にはアドレスレジスタ５
，６から供給されたアドレスによって制御記憶装置１．
２から読出されたマイクロ命令語、またはエラー訂正回
路１５．１６で訂正されたマイクロ命令語が格納される
。
，６から供給されたアドレスによって制御記憶装置１．
２から読出されたマイクロ命令語、またはエラー訂正回
路１５．１６で訂正されたマイクロ命令語が格納される
。
エラー訂正回路１５．１６はエラー検出フラグ１１．１
２がセット状態のときに、マイクロプログラム制御装置
をホールド状態にして、制御データレジスタ１３．１４
からのマイクロ命令語のエラー訂正を行う、このエラー
訂正が終了すると、エラー訂正回路１５．１６はエラー
検出フラグ１１．１２をリセットするとともに、マイク
ロプログラム制御装置を再実行させる。
２がセット状態のときに、マイクロプログラム制御装置
をホールド状態にして、制御データレジスタ１３．１４
からのマイクロ命令語のエラー訂正を行う、このエラー
訂正が終了すると、エラー訂正回路１５．１６はエラー
検出フラグ１１．１２をリセットするとともに、マイク
ロプログラム制御装置を再実行させる。
次に、第１図を用いて本発明の一実施例の動作について
説明する。
説明する。
たとえば、命令レジスタ３に格納されたオペコードがマ
イクロプログラム起動装置４でデコードされた結果、演
算装置Ａを用いて演算する命令であると判定されると、
その命令に対応したスタートアドレスがアドレスレジス
タ５に格納される。
イクロプログラム起動装置４でデコードされた結果、演
算装置Ａを用いて演算する命令であると判定されると、
その命令に対応したスタートアドレスがアドレスレジス
タ５に格納される。
同時に、起動フラグ７がセットされることによって制御
記憶装置１が起動され、制御記憶装置２がアイドル状態
となる特定のスタートアドレスがアドレスレジスタ６に
格納される。
記憶装置１が起動され、制御記憶装置２がアイドル状態
となる特定のスタートアドレスがアドレスレジスタ６に
格納される。
アドレスレジスタ５．６に夫々格納されたアドレスによ
って指示されるマイクロ命令語が制御記憶装置１．２各
々から読出され、この読出されたマイクロ命令語が制御
データレジスタ１３．１４に格納される。
って指示されるマイクロ命令語が制御記憶装置１．２各
々から読出され、この読出されたマイクロ命令語が制御
データレジスタ１３．１４に格納される。
この制御データレジスタ１３．１４に格納されたマイク
ロ命令語のエラー検出がエラーチエツク回路９．１０に
よって行われる。
ロ命令語のエラー検出がエラーチエツク回路９．１０に
よって行われる。
このとき、エラーチエツク回路９によって制御データレ
ジスタ１３に格納されたマイクロ命令語にエラーが検出
されると、エラーチエツク回路９は起動フラグ７がセッ
トされているので、エラー検出フラグ１１をセットし、
同時にマイクロプログラム制御装置の各レジスタ（図示
せず）にホールド信号を出力してマイクロプログラム制
御装置をホールド状態とする。
ジスタ１３に格納されたマイクロ命令語にエラーが検出
されると、エラーチエツク回路９は起動フラグ７がセッ
トされているので、エラー検出フラグ１１をセットし、
同時にマイクロプログラム制御装置の各レジスタ（図示
せず）にホールド信号を出力してマイクロプログラム制
御装置をホールド状態とする。
エラー検出フラグ１１がセットされることにより、エラ
ー訂正回路１５は制御データレジスタ１３に格納された
マイクロ命令語のエラー訂正を行い、エラー訂正された
マイクロ命令語を制御データレジスタ１３に出力して格
納する。このとき同時に、エラー訂正回路１５はエラー
検出フラグ１１をリセットし、マイクロプログラム制御
装置を再実行させる。
ー訂正回路１５は制御データレジスタ１３に格納された
マイクロ命令語のエラー訂正を行い、エラー訂正された
マイクロ命令語を制御データレジスタ１３に出力して格
納する。このとき同時に、エラー訂正回路１５はエラー
検出フラグ１１をリセットし、マイクロプログラム制御
装置を再実行させる。
しかしながら、エラーチエツク回路１０によって制御デ
ータレジスタ１４に格納されたマイクロ命令語にエラー
が検出されても、起動フラグ８がセットされていないの
で、エラー検出フラグ１２はセットされず、エラー訂正
回路１６によるエラー訂正は行われない。
ータレジスタ１４に格納されたマイクロ命令語にエラー
が検出されても、起動フラグ８がセットされていないの
で、エラー検出フラグ１２はセットされず、エラー訂正
回路１６によるエラー訂正は行われない。
よって、このときエラーチエツク回路９によって制御デ
ータレジスタ１３に格納されたマイクロ命令語にエラー
が検出されなければ、マイクロプログラム制御装置はそ
のまま実行され続ける。
ータレジスタ１３に格納されたマイクロ命令語にエラー
が検出されなければ、マイクロプログラム制御装置はそ
のまま実行され続ける。
このように、エラーチエツク回路９，１０においてエラ
ーが検出されたとき、マイクロプログラム制御装置が起
動されていることを示す起動フラグ７．８がセットされ
ている場合にのみエラー検出フラグ１１．１２をセット
し、このエラー検出フラグ１１．１２の内容に応じてエ
ラー訂正回路１５．１６でエラー訂正を行わせるように
することによって、アイドル状態のマイクロプログラム
制御装置でエラーが検出されても、マイクロ命令実行中
の他の正常なマイクロプログラム制御装置をホールド状
態とすることなく、そのままマイクロ命令を実行させる
ことができ、性能の向上を計ることができる。
ーが検出されたとき、マイクロプログラム制御装置が起
動されていることを示す起動フラグ７．８がセットされ
ている場合にのみエラー検出フラグ１１．１２をセット
し、このエラー検出フラグ１１．１２の内容に応じてエ
ラー訂正回路１５．１６でエラー訂正を行わせるように
することによって、アイドル状態のマイクロプログラム
制御装置でエラーが検出されても、マイクロ命令実行中
の他の正常なマイクロプログラム制御装置をホールド状
態とすることなく、そのままマイクロ命令を実行させる
ことができ、性能の向上を計ることができる。
尚、本発明の一実施例ではエラーチエツク回路９．１０
でエラーが検出されたときに起動フラグ７．８の内容に
応じてエラー検出フラグ１１．１２をセットするように
しているが、エラーが検出されたときに起動フラグ７．
８の内容に応じてエラー訂正回路１５．１６でエラー訂
正を行うようにしてもよく、これに限定されない。
でエラーが検出されたときに起動フラグ７．８の内容に
応じてエラー検出フラグ１１．１２をセットするように
しているが、エラーが検出されたときに起動フラグ７．
８の内容に応じてエラー訂正回路１５．１６でエラー訂
正を行うようにしてもよく、これに限定されない。
発明の詳細
な説明したように本発明は、制御記憶から読出されたマ
イクロ命令にエラーが検出されたときに、マイクロプロ
グラム制御回路でマイクロ命令を実行していることを示
すフラグの内容に応じて該エラーの訂正を行うようにす
ることによって、アイドル状態のマイクロプログラム制
御回路でエラーが検出されても、マイクロ命令実行中の
他の正常なマイクロプログラム制御回路をホールド状態
とすることなく、そのままマイクロ命令を実行させるこ
とができ、性能の向上を計ることができるという効果が
ある。
イクロ命令にエラーが検出されたときに、マイクロプロ
グラム制御回路でマイクロ命令を実行していることを示
すフラグの内容に応じて該エラーの訂正を行うようにす
ることによって、アイドル状態のマイクロプログラム制
御回路でエラーが検出されても、マイクロ命令実行中の
他の正常なマイクロプログラム制御回路をホールド状態
とすることなく、そのままマイクロ命令を実行させるこ
とができ、性能の向上を計ることができるという効果が
ある。
第１図は本発明の一実施例の構成を示すブロク図である
。 主要部分の符号の説明 １．２・・・・・・制御記憶装置 ７．８・・・・・・起動フラグ ９．１０・・・・・・エラーチエツク回路１１．１２・
・・・・・エラー検出フラグ１５．１６・・・・・・エ
ラー訂正回路ツ
。 主要部分の符号の説明 １．２・・・・・・制御記憶装置 ７．８・・・・・・起動フラグ ９．１０・・・・・・エラーチエツク回路１１．１２・
・・・・・エラー検出フラグ１５．１６・・・・・・エ
ラー訂正回路ツ
Claims (1)
- （１）マイクロ命令が格納された制御記憶を夫々有する
複数のマイクロプログラム制御回路によって並列に動作
する情報処理装置であって、前記複数のマイクロプログ
ラム制御回路各々に、前記マイクロ命令を実行している
ことを示すフラグと、前記制御記憶から読出された前記
マイクロ命令にエラーが検出されたとき、前記フラグの
内容に応じて前記エラーの訂正を行うエラー訂正手段と
を設けたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297037A JPH0797326B2 (ja) | 1988-11-24 | 1988-11-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297037A JPH0797326B2 (ja) | 1988-11-24 | 1988-11-24 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141833A true JPH02141833A (ja) | 1990-05-31 |
| JPH0797326B2 JPH0797326B2 (ja) | 1995-10-18 |
Family
ID=17841403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297037A Expired - Lifetime JPH0797326B2 (ja) | 1988-11-24 | 1988-11-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797326B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05257681A (ja) * | 1992-03-16 | 1993-10-08 | Nec Corp | マイクロプログラム制御装置群 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121540A (ja) * | 1982-12-28 | 1984-07-13 | Fujitsu Ltd | 演算制御方式 |
| JPS6293734A (ja) * | 1985-10-18 | 1987-04-30 | Nec Corp | 情報処理装置 |
-
1988
- 1988-11-24 JP JP63297037A patent/JPH0797326B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121540A (ja) * | 1982-12-28 | 1984-07-13 | Fujitsu Ltd | 演算制御方式 |
| JPS6293734A (ja) * | 1985-10-18 | 1987-04-30 | Nec Corp | 情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05257681A (ja) * | 1992-03-16 | 1993-10-08 | Nec Corp | マイクロプログラム制御装置群 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797326B2 (ja) | 1995-10-18 |
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