JPH05158808A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH05158808A JPH05158808A JP3348638A JP34863891A JPH05158808A JP H05158808 A JPH05158808 A JP H05158808A JP 3348638 A JP3348638 A JP 3348638A JP 34863891 A JP34863891 A JP 34863891A JP H05158808 A JPH05158808 A JP H05158808A
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- JP
- Japan
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- address
- microinstruction
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】 制御メモリからアドレスにより読み出された
内容を実行するマイクロプログラム制御装置において、
誤ったアドレスでマイクロ命令を読み出すことを防ぐ。 【構成】 マイクロ命令とそのマイクロ命令のアドレス
の次に考えられるｎウェイのアドレスに対してそれぞれ
生成した第１〜第ｎの誤り訂正コードを用いて、第１〜
第ｎの誤り検出訂正回路４1 〜４n によってｎウェイの
誤り検出訂正を行うことにより、ｎウェイ分岐可能なマ
イクロプログラム制御装置のマイクロ命令の実行順序の
正当性を保証することができるとともに、次に実行され
るマイクロ命令を制御メモリ１から読み出す前にアドレ
スの誤りを訂正する。
内容を実行するマイクロプログラム制御装置において、
誤ったアドレスでマイクロ命令を読み出すことを防ぐ。 【構成】 マイクロ命令とそのマイクロ命令のアドレス
の次に考えられるｎウェイのアドレスに対してそれぞれ
生成した第１〜第ｎの誤り訂正コードを用いて、第１〜
第ｎの誤り検出訂正回路４1 〜４n によってｎウェイの
誤り検出訂正を行うことにより、ｎウェイ分岐可能なマ
イクロプログラム制御装置のマイクロ命令の実行順序の
正当性を保証することができるとともに、次に実行され
るマイクロ命令を制御メモリ１から読み出す前にアドレ
スの誤りを訂正する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプログラム制
御装置に関し、特にマイクロプログラムの誤り訂正に関
する。
御装置に関し、特にマイクロプログラムの誤り訂正に関
する。
【０００２】
【従来の技術】一般に、この種のマイクロプログラム制
御装置に置ける誤り訂正には、情報処理 ＶＯＬ．２３
ＮＯ．４ 「誤り検出・訂正符号の応用」（藤原英
二，金田重郎 共著 社団法人 情報処理学会）に示さ
れるようにＥＣＣ方式が採用されている。
御装置に置ける誤り訂正には、情報処理 ＶＯＬ．２３
ＮＯ．４ 「誤り検出・訂正符号の応用」（藤原英
二，金田重郎 共著 社団法人 情報処理学会）に示さ
れるようにＥＣＣ方式が採用されている。
【０００３】従来、ＥＣＣ方式を採用したマイクロプロ
グラム制御装置は、図２に示すマイクロプログラム制御
装置のように、マイクロ命令語に誤り訂正コードを付加
して記憶する制御メモリ１ａを設け（例えば特公昭６２
−０２７４１７号）、さらに、その制御メモリ１ａの読
み出し出力と、その内容を読み出すアドレスを保持する
マイクロアドレスレジスタ２ａの出力を対象とした誤り
検出訂正回路４ａを設け、マイクロアドレスレジスタ２
ａと制御メモリ１ａの読み出し出力との双方に対して誤
り検出訂正を行なう技術があった。
グラム制御装置は、図２に示すマイクロプログラム制御
装置のように、マイクロ命令語に誤り訂正コードを付加
して記憶する制御メモリ１ａを設け（例えば特公昭６２
−０２７４１７号）、さらに、その制御メモリ１ａの読
み出し出力と、その内容を読み出すアドレスを保持する
マイクロアドレスレジスタ２ａの出力を対象とした誤り
検出訂正回路４ａを設け、マイクロアドレスレジスタ２
ａと制御メモリ１ａの読み出し出力との双方に対して誤
り検出訂正を行なう技術があった。
【０００４】この技術によれば、マイクロアドレスレジ
スタ２ａの出力と異なる制御メモリ１ａのアドレスを読
み出した場合にも誤りが検出されるため、制御メモリ１
ａから読み出される内容を保証することができ、マイク
ロプログラムによって制御される情報処理装置の信頼性
は大幅に改善される。
スタ２ａの出力と異なる制御メモリ１ａのアドレスを読
み出した場合にも誤りが検出されるため、制御メモリ１
ａから読み出される内容を保証することができ、マイク
ロプログラムによって制御される情報処理装置の信頼性
は大幅に改善される。
【０００５】
【発明が解決しようとする課題】上記した従来のマイク
ロプログラム制御装置は制御メモリ１ａから読み出され
た内容と、その読み出しアドレスを保持したマイクロア
ドレスレジスタ２ａの出力とによって、誤りの検出を行
っているので、マイクロアドレスレジスタ２ａを更新す
るための加算器５ａや、次の読み出しアドレスを選択す
る切替器６ａなどの故障によって制御メモリ１ａの読み
出しアドレスを誤った場合に、誤った読み出しアドレス
に従って制御メモリ１ａからマイクロ命令を読み出して
しまい、その誤りが検出されないという問題がある。更
に、読み出しアドレスの誤りが１マシンサイクル内の早
い時点で生じ、制御メモリ１ａの読み出しが誤りアドレ
スに従って実施された場合では、制御メモリ１ａからの
出力が誤りアドレスに一致してしまい、結果として誤り
を検出できないという問題があった。
ロプログラム制御装置は制御メモリ１ａから読み出され
た内容と、その読み出しアドレスを保持したマイクロア
ドレスレジスタ２ａの出力とによって、誤りの検出を行
っているので、マイクロアドレスレジスタ２ａを更新す
るための加算器５ａや、次の読み出しアドレスを選択す
る切替器６ａなどの故障によって制御メモリ１ａの読み
出しアドレスを誤った場合に、誤った読み出しアドレス
に従って制御メモリ１ａからマイクロ命令を読み出して
しまい、その誤りが検出されないという問題がある。更
に、読み出しアドレスの誤りが１マシンサイクル内の早
い時点で生じ、制御メモリ１ａの読み出しが誤りアドレ
スに従って実施された場合では、制御メモリ１ａからの
出力が誤りアドレスに一致してしまい、結果として誤り
を検出できないという問題があった。
【０００６】本発明は、上述した従来例における問題点
を解消するためになされたもので、誤ったアドレスでマ
イクロ命令を読み出すことを防ぐマイクロプログラム制
御装置を得ることを目的とする。
を解消するためになされたもので、誤ったアドレスでマ
イクロ命令を読み出すことを防ぐマイクロプログラム制
御装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るマイクロプログラム制御装置は、制御
記憶手段に格納されたマイクロ命令をアドレス情報に従
い順次読み出し実行するｎウェイ分岐可能なマイクロプ
ログラム制御装置に置いて、各マイクロプログラムに対
し該マイクロ命令自体と該マイクロ命令の次に実行され
るｎウェイの各アドレスに対してそれぞれ生成された第
１〜第ｎの誤り訂正コ−ドを該マイクロ命令に付加して
格納する制御記憶手段と、該制御記憶手段から読み出し
た上記第１〜第ｎの誤り訂正コ−ドをそれぞれ一時保持
する第１〜第ｎの記憶手段と、上記マイクロ命令を一時
保持する第ｎ＋１の記憶手段と、上記マイクロ命令のア
ドレスに対して生成した上記ｎウェイのアドレスまたは
該マイクロ命令が示すネクストアドレスの中から次のア
ドレスを選択して上記制御記憶手段に供給するアドレス
生成手段と、上記第１〜第ｎの記憶手段から読み出され
る各第１〜第ｎの誤り訂正コ−ドと上記ｎウェイのアド
レス及び上記第ｎ＋１の記憶手段から読み出されるマイ
クロ命令とを一組として検出訂正する第１〜第ｎの誤り
検出訂正手段と、該第１〜第ｎ誤り検出訂正手段によっ
て誤りが検出された時上記マイクロ命令の実行を抑止す
る手段と、上記第１〜第ｎの誤り検出訂正手段の出力に
従って上記第１〜第ｎの記憶手段の内容または上記第ｎ
＋１の記憶手段の内容または上記ｎウェイのアドレスを
訂正する誤り訂正手段と、上記マイクロ命令をデコ−ド
する手段と、デコ−ド結果により演算した結果を格納す
る演算結果記憶手段と、上記デコード内容と上記演算結
果記憶手段を上記アドレス生成手段に報告する手段とを
備えたことを特徴とするものである。
に、本発明に係るマイクロプログラム制御装置は、制御
記憶手段に格納されたマイクロ命令をアドレス情報に従
い順次読み出し実行するｎウェイ分岐可能なマイクロプ
ログラム制御装置に置いて、各マイクロプログラムに対
し該マイクロ命令自体と該マイクロ命令の次に実行され
るｎウェイの各アドレスに対してそれぞれ生成された第
１〜第ｎの誤り訂正コ−ドを該マイクロ命令に付加して
格納する制御記憶手段と、該制御記憶手段から読み出し
た上記第１〜第ｎの誤り訂正コ−ドをそれぞれ一時保持
する第１〜第ｎの記憶手段と、上記マイクロ命令を一時
保持する第ｎ＋１の記憶手段と、上記マイクロ命令のア
ドレスに対して生成した上記ｎウェイのアドレスまたは
該マイクロ命令が示すネクストアドレスの中から次のア
ドレスを選択して上記制御記憶手段に供給するアドレス
生成手段と、上記第１〜第ｎの記憶手段から読み出され
る各第１〜第ｎの誤り訂正コ−ドと上記ｎウェイのアド
レス及び上記第ｎ＋１の記憶手段から読み出されるマイ
クロ命令とを一組として検出訂正する第１〜第ｎの誤り
検出訂正手段と、該第１〜第ｎ誤り検出訂正手段によっ
て誤りが検出された時上記マイクロ命令の実行を抑止す
る手段と、上記第１〜第ｎの誤り検出訂正手段の出力に
従って上記第１〜第ｎの記憶手段の内容または上記第ｎ
＋１の記憶手段の内容または上記ｎウェイのアドレスを
訂正する誤り訂正手段と、上記マイクロ命令をデコ−ド
する手段と、デコ−ド結果により演算した結果を格納す
る演算結果記憶手段と、上記デコード内容と上記演算結
果記憶手段を上記アドレス生成手段に報告する手段とを
備えたことを特徴とするものである。
【０００８】
【作用】本発明においては、マイクロ命令とそのマイク
ロ命令のアドレスの次に考えられるｎウェイのアドレス
に対してそれぞれ生成した第１〜第ｎの誤り訂正コード
を用いて、ｎウェイの誤り検出訂正を行うことにより、
ｎウェイ分岐可能なマイクロプログラム制御装置のマイ
クロ命令の実行順序の正当性を保証するとともに、次に
実行されるマイクロ命令を制御メモリから読み出す前に
アドレスの誤りを訂正する。
ロ命令のアドレスの次に考えられるｎウェイのアドレス
に対してそれぞれ生成した第１〜第ｎの誤り訂正コード
を用いて、ｎウェイの誤り検出訂正を行うことにより、
ｎウェイ分岐可能なマイクロプログラム制御装置のマイ
クロ命令の実行順序の正当性を保証するとともに、次に
実行されるマイクロ命令を制御メモリから読み出す前に
アドレスの誤りを訂正する。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明におけるｎウェイ分岐可能なマイクロ
プログラム制御装置の一実施例の構成を示すブロック図
である。但し、条件ｉは、ｎウェイ条件分岐命令の条件
１〜ｎの中の任意に選択した条件とする。
る。図１は本発明におけるｎウェイ分岐可能なマイクロ
プログラム制御装置の一実施例の構成を示すブロック図
である。但し、条件ｉは、ｎウェイ条件分岐命令の条件
１〜ｎの中の任意に選択した条件とする。
【００１０】制御メモリ１は、マイクロ命令とそのマイ
クロ命令のアドレスに、例えば＋１〜＋ｎ加算されたア
ドレスに対してそれぞれ生成した第１〜第ｎの誤り訂正
コードをそのマイクロに付加して格納している。
クロ命令のアドレスに、例えば＋１〜＋ｎ加算されたア
ドレスに対してそれぞれ生成した第１〜第ｎの誤り訂正
コードをそのマイクロに付加して格納している。
【００１１】マイクロアドレスレジスタ２1 〜２n は、
それぞれ制御メモリ１の読み出しアドレス＋１〜＋ｎを
保持する。
それぞれ制御メモリ１の読み出しアドレス＋１〜＋ｎを
保持する。
【００１２】マイクロ命令レジスタ３n+1 は、制御メモ
リ１から出力されるマイクロ命令を保持する。
リ１から出力されるマイクロ命令を保持する。
【００１３】誤り訂正コードレジスタ３1 〜３n は、制
御メモリ１から出力されるマイクロ命令に付加してある
誤り訂正コード１1〜１n をそれぞれ保持する。
御メモリ１から出力されるマイクロ命令に付加してある
誤り訂正コード１1〜１n をそれぞれ保持する。
【００１４】フラグレジスタ１１は、演算器１０の演算
結果によるステイタス情報を保持する。
結果によるステイタス情報を保持する。
【００１５】切替器７1 〜７n は、それぞれ通常マイク
ロアドレスレジスタ２1 〜２n の出力を選択し、マイク
ロ命令レジスタ３n+1 に保持されたマイクロ命令が無条
件分岐命令である場合にはそれぞれに信号線３００の出
力を選択する。
ロアドレスレジスタ２1 〜２n の出力を選択し、マイク
ロ命令レジスタ３n+1 に保持されたマイクロ命令が無条
件分岐命令である場合にはそれぞれに信号線３００の出
力を選択する。
【００１６】切替器１３は、制御信号９０２により、通
常切替器７1 の出力を選択し、マイクロ命令レジスタ３
n+1 に保持されたマイクロ命令がｎウェイ条件分岐命令
で、条件ｉが成立した場合には切替器７1の出力を選択
する。
常切替器７1 の出力を選択し、マイクロ命令レジスタ３
n+1 に保持されたマイクロ命令がｎウェイ条件分岐命令
で、条件ｉが成立した場合には切替器７1の出力を選択
する。
【００１７】加算器５1 〜５n は、制御メモリ１を読み
出したアドレスを更新して、次に読み出すアドレスを求
めるためのもので、切替器１３の出力に対して、それぞ
れ１〜ｎを加算する。
出したアドレスを更新して、次に読み出すアドレスを求
めるためのもので、切替器１３の出力に対して、それぞ
れ１〜ｎを加算する。
【００１８】切替器６1 〜６n は、通常加算器５1〜５n
をそれぞれ選択しており、切替器７1 〜７n の出力及
び制御メモリ１の出力に誤りがあった場合にのみ信号線
４００1 〜４００n をそれぞれ選択する。
をそれぞれ選択しており、切替器７1 〜７n の出力及
び制御メモリ１の出力に誤りがあった場合にのみ信号線
４００1 〜４００n をそれぞれ選択する。
【００１９】切替器８n+1 は、通常制御メモリ１から出
力されるマイクロ命令を選択しており、上記の誤りがあ
った場合にのみ、誤り検出訂正回路４1 から出力される
信号線４０１を選択し、マイクロ命令レジスタ３n+1 へ
送出される。
力されるマイクロ命令を選択しており、上記の誤りがあ
った場合にのみ、誤り検出訂正回路４1 から出力される
信号線４０１を選択し、マイクロ命令レジスタ３n+1 へ
送出される。
【００２０】切替器８1 〜８n は、通常制御メモリ１か
ら出力されるマイクロ命令に付加してある誤り訂正コー
ド１1 〜１n をそれぞれ選択しており、上記の誤りがあ
った場合にのみ信号線４０２1 〜４０２n をそれぞれ選
択し、誤り訂正コードレジスタ３1 〜３n へ送出され
る。
ら出力されるマイクロ命令に付加してある誤り訂正コー
ド１1 〜１n をそれぞれ選択しており、上記の誤りがあ
った場合にのみ信号線４０２1 〜４０２n をそれぞれ選
択し、誤り訂正コードレジスタ３1 〜３n へ送出され
る。
【００２１】誤り検出訂正回路４1 〜４n は、上記の切
替器７1 〜７n の出力と、マイクロ命令レジスタ３n+1
の出力と、誤り訂正コードレジスタ３1 〜３n の出力
と、を入力してそれぞれ動作する。誤り検出訂正回路４
1 〜４n によって誤りが検出された場合、誤り訂正の結
果は信号線４００1 〜４００n がそれぞれ切替器６1 〜
６n に、信号線４０１が切替器８n+1 に、信号線４０２
1 〜４０２n がそれぞれ切替線８1 〜８n に入力され
る。同時に、誤り検出訂正回路４1 〜４n は、それぞれ
制御信号４０３1 〜４０３n を出力することによって、
１つの動作抑止信号をＯＲ回路４０を介して出力しデコ
ーダ９の動作を抑止する。
替器７1 〜７n の出力と、マイクロ命令レジスタ３n+1
の出力と、誤り訂正コードレジスタ３1 〜３n の出力
と、を入力してそれぞれ動作する。誤り検出訂正回路４
1 〜４n によって誤りが検出された場合、誤り訂正の結
果は信号線４００1 〜４００n がそれぞれ切替器６1 〜
６n に、信号線４０１が切替器８n+1 に、信号線４０２
1 〜４０２n がそれぞれ切替線８1 〜８n に入力され
る。同時に、誤り検出訂正回路４1 〜４n は、それぞれ
制御信号４０３1 〜４０３n を出力することによって、
１つの動作抑止信号をＯＲ回路４０を介して出力しデコ
ーダ９の動作を抑止する。
【００２２】マイクロアドレスレジスタ２1 〜２n およ
びマイクロ命令レジスタ３n+1 および誤り訂正コードレ
ジスタ３1 〜３n への誤り訂正の結果の格納が終了する
と、誤りによるマイクロプログラム制御の抑止が解除さ
れ、マイクロ命令による制御が行われる。
びマイクロ命令レジスタ３n+1 および誤り訂正コードレ
ジスタ３1 〜３n への誤り訂正の結果の格納が終了する
と、誤りによるマイクロプログラム制御の抑止が解除さ
れ、マイクロ命令による制御が行われる。
【００２３】デコーダ９はマイクロ命令レジスタ３n+1
の出力を解読し、そのマイクロ命令の種類やステータス
情報に対する条件１〜ｎを報告する信号線９００と、演
算器１０を制御する制御信号を発生する。
の出力を解読し、そのマイクロ命令の種類やステータス
情報に対する条件１〜ｎを報告する信号線９００と、演
算器１０を制御する制御信号を発生する。
【００２４】判定器１２は、フラグレジスタ１１のステ
イタス情報と信号線９００により条件１〜ｎの成立、不
成立を判定し、その結果を制御信号９０２として報告す
る。従って、上記実施例の構成によれば、マイクロ命令
とそのマイクロ命令のアドレスの次に考えられるｎウェ
イのアドレスに対してそれぞれ生成した第１〜第ｎの誤
り訂正コードを用いて、ｎウェイの誤り検出訂正を行う
ことにより、ｎウェイ分岐可能なマイクロプログラム制
御装置のマイクロ命令の実行順序の正当性を保証するこ
とができるとともに、次に実行されるマイクロ命令を制
御メモリから読み出す前にアドレスの誤りを訂正できる
という効果がある。さらに、制御メモリから読み出すア
ドレスを生成する回路に置けるＡＣ特性不良のような故
障モードによるアドレス生成不正障害をも検出し訂正し
て動作を継続することができるという効果を有する。
イタス情報と信号線９００により条件１〜ｎの成立、不
成立を判定し、その結果を制御信号９０２として報告す
る。従って、上記実施例の構成によれば、マイクロ命令
とそのマイクロ命令のアドレスの次に考えられるｎウェ
イのアドレスに対してそれぞれ生成した第１〜第ｎの誤
り訂正コードを用いて、ｎウェイの誤り検出訂正を行う
ことにより、ｎウェイ分岐可能なマイクロプログラム制
御装置のマイクロ命令の実行順序の正当性を保証するこ
とができるとともに、次に実行されるマイクロ命令を制
御メモリから読み出す前にアドレスの誤りを訂正できる
という効果がある。さらに、制御メモリから読み出すア
ドレスを生成する回路に置けるＡＣ特性不良のような故
障モードによるアドレス生成不正障害をも検出し訂正し
て動作を継続することができるという効果を有する。
【００２５】
【発明の効果】以上説明したように本発明は、マイクロ
命令とそのマイクロ命令のアドレスの次に考えられるｎ
ウェイのアドレスに対してそれぞれ生成した第１〜第ｎ
の誤り訂正コードを用いて、ｎウェイの誤り検出訂正を
行うことにより、ｎウェイ分岐可能なマイクロプログラ
ム制御装置のマイクロ命令の実行順序の正当性を保証す
ることができるとともに、次に実行されるマイクロ命令
を制御メモリから読み出す前にアドレスの誤りを訂正で
きるという効果がある。
命令とそのマイクロ命令のアドレスの次に考えられるｎ
ウェイのアドレスに対してそれぞれ生成した第１〜第ｎ
の誤り訂正コードを用いて、ｎウェイの誤り検出訂正を
行うことにより、ｎウェイ分岐可能なマイクロプログラ
ム制御装置のマイクロ命令の実行順序の正当性を保証す
ることができるとともに、次に実行されるマイクロ命令
を制御メモリから読み出す前にアドレスの誤りを訂正で
きるという効果がある。
【図１】本発明の一実施例によるｎウェイ分岐可能なマ
イクロプログラム制御装置の構成図である。
イクロプログラム制御装置の構成図である。
【図２】従来例によるマイクロプログラム制御装置の構
成図である。
成図である。
１ 制御メモリ １1 〜１n 第１〜第ｎ誤り訂正コード群 ２1 〜２n 第１〜第ｎマイクロアドレスレジスタ ３1 〜３n 第１〜第ｎ誤り訂正コードレジスタ ３n+1 マイクロ命令レジスタ ４1 〜４n 第１〜第ｎ誤り検出訂正回路 ４０ ＯＲ回路 ５1 〜５n 第１〜第ｎ加算器 ６1 〜６n 、７1 〜７n 、８1 〜８n 、８n+1 、１３
切替器 ９ デコーダ １０ 演算器 １１ フラグレジスタ １２ 判定器 ３００、４００1 〜４００n 、４０１、４０２1 〜４０
２n 、９００ 信号線 ４０３1 〜４０３n 、９０２ 制御信号 １ａ 制御メモリ ２ａ マイクロアドレスレジスタ ３ａ マイクロ命令レジスタ ４ａ 誤り検出訂正回路 ５ａ 加算器 ６ａ、８ａ 切替器 ９ａ デコーダ １０ａ 演算器 ４００ａ、４０１ａ 信号線 ４０３ａ 制御信号
切替器 ９ デコーダ １０ 演算器 １１ フラグレジスタ １２ 判定器 ３００、４００1 〜４００n 、４０１、４０２1 〜４０
２n 、９００ 信号線 ４０３1 〜４０３n 、９０２ 制御信号 １ａ 制御メモリ ２ａ マイクロアドレスレジスタ ３ａ マイクロ命令レジスタ ４ａ 誤り検出訂正回路 ５ａ 加算器 ６ａ、８ａ 切替器 ９ａ デコーダ １０ａ 演算器 ４００ａ、４０１ａ 信号線 ４０３ａ 制御信号
Claims (1)
- 【請求項１】 制御記憶手段に格納されたマイクロ命令
をアドレス情報に従い順次読み出し実行するｎウェイ分
岐可能なマイクロプログラム制御装置において、各マイ
クロプログラムに対し該マイクロ命令自体と該マイクロ
命令の次に実行されるｎウェイの各アドレスに対してそ
れぞれ生成された第１〜第ｎの誤り訂正コードを該マイ
クロ命令に付加して格納する制御記憶手段と、該制御記
憶手段から読み出した上記第１〜第ｎの誤り訂正コード
をそれぞれ一時保持する第１〜第ｎの記憶手段と、上記
マイクロ命令を一時保持する第ｎ＋１の記憶手段と、上
記マイクロ命令のアドレスに対して生成した上記ｎウェ
イのアドレスまたは該マイクロ命令が示すネクストアド
レスの中から次のアドレスを選択して上記制御記憶手段
に供給するアドレス生成手段と、上記第１〜第ｎの記憶
手段から読み出される各第１〜第ｎの誤り訂正コードと
上記ｎウェイのアドレス及び上記第ｎ＋１の記憶手段か
ら読み出されるマイクロ命令とを一組として検出訂正す
る第１〜第ｎの誤り検出訂正手段と、該第１〜第ｎの誤
り検出訂正手段によって誤りが検出された時上記マイク
ロ命令の実行を抑止する手段と、上記第１〜第ｎの誤り
検出訂正手段の出力に従って上記第１〜第ｎの記憶手段
の内容または上記第ｎ＋１の記憶手段の内容または上記
ｎウェイのアドレスを訂正する誤り訂正手段と、上記マ
イクロ命令をデコードする手段と、デコード結果により
演算した結果を格納する演算結果記憶手段と、上記デコ
ード内容と上記演算結果記憶手段を上記アドレス生成手
段に報告する手段とを備えたことを特徴とするマイクロ
プログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348638A JPH05158808A (ja) | 1991-12-06 | 1991-12-06 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348638A JPH05158808A (ja) | 1991-12-06 | 1991-12-06 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158808A true JPH05158808A (ja) | 1993-06-25 |
Family
ID=18398349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3348638A Pending JPH05158808A (ja) | 1991-12-06 | 1991-12-06 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158808A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7428686B2 (en) | 2002-12-06 | 2008-09-23 | Fanuc Ltd | Error detection/correction system, and controller using this system |
| JP2023090020A (ja) * | 2021-12-17 | 2023-06-29 | 華邦電子股▲ふん▼有限公司 | メモリシステム |
-
1991
- 1991-12-06 JP JP3348638A patent/JPH05158808A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7428686B2 (en) | 2002-12-06 | 2008-09-23 | Fanuc Ltd | Error detection/correction system, and controller using this system |
| JP2023090020A (ja) * | 2021-12-17 | 2023-06-29 | 華邦電子股▲ふん▼有限公司 | メモリシステム |
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