JPS61202234A - アドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 一重のスタックを持つプロセッサにおいて、外部環境の
変動等により、スタックレジスタの内容が書き換わって
、無限ループ状態に陥っても、プッシュ信号の状態を監
視することにより、自動的にその状態から脱出すること
ができるアドレス制御回路を開示している。

〔産業上の利用分野〕

本発明は１例えば音声信号処理を行うようなディジタル
信号処理装置等のマイクロプロセッサにおけるアドレス
制御回路であって、−重のスタックを持ち、該スタック
にサブルーチンからのり夕　。

−ン・アドレスを設定するアドレス制御回路に関するも
のである。

〔従来の技術と問題点〕

第５図は従来のアドレス制御回路の例、第６図は従来方
式の問題点説明図を示す。

例えば、ディジタル信号処理装置（ＤＳＰ）等の比較的
簡単なアドレス制御を行うマイクロプロセッサのアドレ
ス制御回路は、第５図図示のようになっている。

第５図において、１はアドレスバス、２は命令コードが
読み出される命令バス、３は次に実行される命令コード
のアドレスを保持するプログラムカウンタレジスタ、４
は次のアドレスを生成するための＋１加算器、５はアド
レスを選択するアドレス選択回路、６はいわゆるジャン
プサブルーチン（Ｊ　Ｓ　Ｒ）命令によってサブルーチ
ンからのリターン・アドレスが退避されるスタックレジ
スタ。

７は命令コードをデコードし、アドレス選択回路５に対
する制御信号を出力する命令デコーダを表す。

プログラムカウンタレジスタ３は、クロック信号ＰＣＫ
により、フェッチする命令のアドレスを出力する。＋１
加算器４は、そのアドレスに１を加算して出力する回路
である。通常の命令では。

命令デコーダ７によって、アドレスをセレクトする制御
信号ａが出力され、アドレス選択回路５は。

＋１加算器４の出力を選択して、プログラムカウンタレ
ジスタ３に逐次セ・ツ卜する。

例えば、命令が２サイクル以上かかる命令であって、ア
ドレスの歩進を行わない場合には、制御信号すによって
、プログラムカウンタレジスタ３の内容が、そのままプ
ログラムカウンタレジスタ３に再設定される。

実行命令が、いわゆるサブルーチンをコールするＪＳＲ
命令である場合には、命令デコーダ７の出力するプッシ
ュ信号ＰＵＳＨにより、プログラムカウンタレジスタ３
の内容が、スタックレジスタ６にセットされる。

実行命令が、サブルーチンからのリターン（ＲＥＴ）命
令である場合には、命令デコーダ７の出力であるスタッ
ク信号ＳＴＫの制御信号Ｃによって、アドレス選択回路
５は、スタックレジスタ６の内容を選択し、プログラム
カウンタレジスタ３に送出する。

分岐命令等の場合には、アドレスセレクトの制御信号ｄ
によって、命令バス２を介して供給される分岐先アドレ
スが、プログラムカウンタレジスタ３に送られる。

第６図は従来方式の問題点を説明するための。

ＲＯＭ　（続出し専用メモリ）８の内容を示している。

ＲＯＭ８には、アドレスのθ番地からＭＥ番地まで、メ
インプログラムの命令コードが格納され。

アドレスのＳＳ番地からＳＥ番地まで、サブルーチンの
命令コードが格納されている。例えばメインプログラム
において、サブルーチンを呼び出すＪＳＲ命令が発行さ
れると、ＪＳＲ命令の次のアドレスがスタックレジスタ
６にセットされ、サブルーチンに制御が移行される。サ
ブルーチンにおいて処理が終了し、メインプログラムに
復帰するＲＥＴ命令が発行されると、スタックレジスタ
６からリターン・アドレスが読み出され、制御が戻され
る。

ところが２例えば電源の瞬断やノイズ等による外部環境
の変動によって、スタックレジスタ６の内容が書き換え
られてしまい、その内容がメインプログラム外のアドレ
ス、即ち、　　（ＭＥ＋１）番地〜ＳＥ番地になってし
まうと、サブルーチン内において発行されるＲＥＴ命令
により、再びサブルーチンへ制御が移り、無限ループ状
態に陥ってしまうことになる。

従来、このような場合１人間が障害を認知して。

リセット相等により、システムをリセットしない限り、
その無限ループから脱出できないという問題があった。

〔問題点を解決するための手段〕

本発明は上記問題点の解決を図り、外部環境の変動等に
より、スタックレジスタの内容が壊れてしまっても、サ
ブルーチン内で暴走することなく。

自動的にメインプログラムに制御が戻り、正常動作に即
座に復帰する手段を提供する。そのため。

本発明のアドレス制御回路は、第１図図示の如く。

−重のスタックによるプロセッサでは、サブルーチンジ
ャンプ時に出力されるべきプッシュ信号が出力されてい
ない状態において、スタック信号が出力されることはあ
り得ないことに着目し、スタック６からアドレスをフェ
ッチするスタック信号の出力を、スタック６へのプッシ
ュ状態によって抑止する暴走防止回路１０を設け、これ
により。

スタック６の内容がサブルーチン内を指していても、即
座に無限ループから脱出するようにしている。

〔作用〕

例えば第６図において、ノイズ等により、スタックの内
容が、　　（ＭＥ＋１）番地〜ＳＥ番地内のアドレスに
なってしまったとする。本発明の場合。

サブルーチン内でＲＥＴ命令が発行されると、スタック
の保持するアドレスに制御を戻すと共に。

暴走防止回路１０におけるプッシュに関する記憶情報を
解除する。スタック６は、　　（ＭＥ＋１）番地からＳ
Ｅ番地までのアドレスを持っていたので。

再びサブルーチンが動作し、最終的に再度ＲＥＴ命令が
発行されることになる。このように続けて２回、ＲＥＴ
命令が発行されると　２回目以降ではプッシュに関する
記憶情報が解除されているので、ＲＥＴ命令によるスタ
ック６からのアドレスの取り出しは無視される。このと
き、アドレス選択回路５は、いずれの入力もセレクトし
ない。このため、プログラムカウンタの内容は「０」に
なる。メインプログラムのＯ番地に初期化処理を組込ん
でおくことにより、以後、メインプログラムが正常に動
作を再開させることになる。以下１図面を参照しつつ、
実施例に従って詳細に説明する。

〔実施例〕

第２図は本発明の一実施例ブロック図、第３図は第２図
図示暴走防止回路の詳細図、第４図は本発明の一実施例
動作を説明するためのタイムチャートを示す。

第２図において、符号１ないし８は第５図図示のものに
対応し、１０は暴走防止回路、１１はプッシュ信号出力
抑止回路、１２はスタック信号出力抑止回路、１３はプ
ッシュ記憶回路を表す。

また、ＰＣＫはアドレス制御に関するクロック信号、Ｒ
ＥＳはシステムのリセット信号、ＰＵＳＨはジャンプサ
ブルーチン（ＪＳＲ）命令のデコードによって出力され
るプッシュ信号、ＳＴＫはリターン（ＲＥＴ）命令のデ
コードによって出力されるスタック信号、ＰＵＳＨ’　
は実質的なプッシュ信号、ＳＴＫ’　は実質的なスタッ
ク信号を表している。

プログラムカウンタレジスタ３．＋１加算器４゜アドレ
ス選択回路５．スタックレジスタ６および命令デコーダ
７については、第５図において説明した従来のものと同
様でよいので、再度説明することを省略する。本発明の
場合、命令デコーダ７と、スタックレジスタ６およびア
ドレス選択回路５との間に、命令デコーダ７の出力する
プッシュ信号ＰＵＳＨおよびスタック信号ＳＴＫについ
て。

エラーを検出して、その信号の出力を抑止する暴走防止
回路１０が設けられる。

プッシュ信号出力抑止回路１１は、ＪＳＲ命令が続けて
２回以上発行されたときに、２回目以降のプッシュ信号
ＰＵＳＨを無視する回路である。

なお通常、ＪＳＲ命令が誤って続けて２回発行されても
、プログラム上にバグがない限り、無限ループに陥るこ
とはないので、この回路は、必要に応じて設ければよい
。

スタック信号出力抑止回路１２は、ＲＥＴ命令が続けて
２回以上発行されたときに、２回目以降のスタック信号
ＳＴＫの出力を抑止する回路である。

プッシュ記憶回路１３は、プッシュ信号とスタック信号
とが交互に出力されることをチェックする回路である。

即ち５プッシュ記憶回路１３は。

プッシュ信号の状態を記憶し、プッシュ信号が出力され
ていない状態でスタック信号が出力されたとき、スタッ
ク信号出力抑止回路１２に制御信号を出力し、スタック
信号の出力を抑止する。

これにより、アドレス選択回路５は、入力“ａ陣〜“ｄ
″のいずれもセレクトしないので、出力は「０」となる
。この「０」がプログラムカウンタレジスタ３にセント
されるので２次のクロックでは、アドレス「０」番地を
アクセスすることになる。従って、無限ループを脱出す
ることが可能となる。そして、この「０」番地にシステ
ムをすセットする命令を記憶させておけば、システムを
一重リセットすることができ、正常状態に復帰させるこ
とができる。

プッシュ信号出力抑止回路１１．スタック信号出力抑止
回路１２．プッシュ記憶回路１３は１例えば第３図に示
すように、比較的簡単な回路で構成できる。なお、以下
の実施例説明では、各信号はＬレベルで有効になるもの
とする。

プッシュ記憶回路１３は、２つのナンド回路２２．２３
からなるランチと、Ｄ形フリップフロップ２４とからな
る。フリップフロップ２４の出力Ｑ２は、ＪＳＲ命令の
発行でＨレベルになり、ＲＥＴ命令の発行またはシステ
ムのリセット信号でＬレベルになる。

プッシュ信号出力抑止回路１１．スタック信号出力抑止
回路１２は、それぞれオア回路２０．２１で構成される
。

以下、第４図に示すタイムチャートに従って。

動作を説明する。

■　システムのリセット信号ＲＥＳによって、ナンド回
路２２の出力Ｑ１は、Ｌレベルになる。

■　この出力Ｑ１は、クロック信号ＰＣＫの立上がりで
、フリップフロップ２４に取り込まれる。

■　メインプログラムの実行により、ＪＳＲ命令が発行
されると、プッシュ信号ＰＵＳＨにより。

ＱｌはＨレベルになる。

■　このとき、プッシュ信号ＰＵＳＨはＬレベルであり
、Ｑ２もＬレベルであることから、プッシュ信号ＰＵＳ
Ｈ’　は、オア回路２０によりＬレベルとなって有効と
なる。なお、Ｑ２は次のクロック信号ＰＣＫの立上がり
でＨレベルとなる。

■　この状態で、外部環境の変動等により、プ・７シユ
信号ＰＵＳＨに誤動作がおきても、Ｑ２はＨレベルであ
ることから、オア回路２０により、プッシュ信号ＰＵＳ
Ｈ’　の出力は抑止される。

■　ＲＥＴ命令の発行により、スタック信号丁子ＸがＬ
レベルになると、ナンド回路２２の出力Ｑ１はＬレベル
になる。

■　このとき、Ｑ２はＨレベルであるので、オア回路２
１の出力は、Ｌレベルになり、スタック信号ＳＴＫ’　
は有効となる。Ｑ２は９次のクロック信号ＰＣＫの立上
がりでＬレベルに戻る。

■　例えば外部環境の変動等によりスタックに異常があ
り、再びスタック信号ＳＴＫが出力されると、Ｑ２はＬ
レベルになっているので、オア回路２１の出力はＨレベ
ルのままであり、スタック信号ＳＴＫ’　の出力は抑止
される。

〔発明の効果〕

以上説明したように２本発明は２例えばＤＳＰのような
一重のスタックを持つマイクロ制御プロセッサにおいて
、マイクロプログラムが暴走する原因の１つが、スタッ
クの内容破壊であることに着眼することによりなされた
ものであって、比較的簡単な回路でもって、自動的に暴
走による無限ループからの脱出を可能とすることができ
る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の一実施例ブ
ロック図、第３図は第２図図示暴走防止回路の詳細図、
第４図は本発明の一実施例動作を説明するためのタイム
チャート、第５図は従来のアドレス制御回路の例、第６
図、は従来方式の問題点説明図を示す。 図中、１０は暴走防止回路、１１はプシノシュ信号出力
抑止回路、１２はスタック信号出力抑止回路、１３はプ
ッシュ記憶回路、ＰＵＳＨはプッシュ信号、ＳＴＫはス
タック信号、ＰＣＫはクロック信号、ＲＥＳはリセット
信号を表す。 特許出願人　　　富士通株式会社 代理人弁理士　　森１）寛（外１名） ｔ ：Ｆ絶朗め原理図 暴楚１１方肛回浴１羊紳出 才３１Ｘ１ 才４閃 ’＜Ｌ釆ざ六七藺鶏臥悦朗口 栄６叩

Claims (1)

1. 【特許請求の範囲】 一重のスタックを持つマイクロプログラム制御プロセッ
   サにおけるアドレス制御回路であって、プッシュ信号に
   より上記スタック（６）にアドレスを設定し、スタック
   信号により上記スタックからアドレスを読み出す制御を
   行うアドレス制御回路において、 上記プッシュ信号が出力されていない状態のもとで、上
   記スタック信号が出力されたことを検出したとき、上記
   スタック信号の出力を抑止する暴走防止回路（１０）を
   備えたことを特徴とするアドレス制御回路。