JPH087679B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH087679B2 JPH087679B2 JP62303928A JP30392887A JPH087679B2 JP H087679 B2 JPH087679 B2 JP H087679B2 JP 62303928 A JP62303928 A JP 62303928A JP 30392887 A JP30392887 A JP 30392887A JP H087679 B2 JPH087679 B2 JP H087679B2
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- instruction
- interrupt request
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- 238000000034 method Methods 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にマイクロプ
ログラム制御方式のプロセッサ（以下、マイクロプログ
ラム制御装置という）に関する。
ログラム制御方式のプロセッサ（以下、マイクロプログ
ラム制御装置という）に関する。
マイクロプログラム制御装置においては、プログラム
メモリに格納されユーザーがプログラムできる各命令は
マクロ命令として読出され、対応する一連のマイクロ命
令を実行することにより処理される。各マクロ命令に対
応する一連のマイクロ命令はマイクロ命令メモリアドレ
スに格納されている。マクロ命令は、アドレス情報を有
しており、実行すべきマクロ命令が供給されると、その
アドレス情報によって対応する一連のマイクロ命令の先
頭アドレスが指定される。
メモリに格納されユーザーがプログラムできる各命令は
マクロ命令として読出され、対応する一連のマイクロ命
令を実行することにより処理される。各マクロ命令に対
応する一連のマイクロ命令はマイクロ命令メモリアドレ
スに格納されている。マクロ命令は、アドレス情報を有
しており、実行すべきマクロ命令が供給されると、その
アドレス情報によって対応する一連のマイクロ命令の先
頭アドレスが指定される。
一般に、各マイクロ命令の実行中に割込み要求が生じ
てもその要求は受付けられない。マクロ命令の終了時点
で割込み要求が受け付けられる。すなわち、各マクロ命
令を実行するための一連のマイクロ命令の最後の命令と
して、割込み要求が生じているかどうかを判断する割込
み条件分岐命令が設けられている。
てもその要求は受付けられない。マクロ命令の終了時点
で割込み要求が受け付けられる。すなわち、各マクロ命
令を実行するための一連のマイクロ命令の最後の命令と
して、割込み要求が生じているかどうかを判断する割込
み条件分岐命令が設けられている。
ところが、文字列またはビット列を転送するためのマ
クロ命令としてストリング命令のように実行時間が比較
的長い命令では、実行中でも割込み要求を受付ける方が
リアルタイム処理の点で好ましい。
クロ命令としてストリング命令のように実行時間が比較
的長い命令では、実行中でも割込み要求を受付ける方が
リアルタイム処理の点で好ましい。
上述のストリング命令の実行に際しては、転送すべき
文字列またはビット列の単位データを送付先に転送する
ための命令ループを文字列またはビット列のデータ長に
よって定まる回数だけ繰り返している。したがって、ス
トリング命令実行中に生じた割込み要求を受付けるため
には、上記命令ループ内に割込み条件分岐命令を挿入す
る必要がある。ストリング命令の実行は、上記命令ルー
プが所定回数行なわれたときに発生する制御信号をチェ
ックすることによって終了する。すなわち、上記制御信
号が発生されたかどうかを判定するための条件分岐命令
も上記命令ループに挿入されている。
文字列またはビット列の単位データを送付先に転送する
ための命令ループを文字列またはビット列のデータ長に
よって定まる回数だけ繰り返している。したがって、ス
トリング命令実行中に生じた割込み要求を受付けるため
には、上記命令ループ内に割込み条件分岐命令を挿入す
る必要がある。ストリング命令の実行は、上記命令ルー
プが所定回数行なわれたときに発生する制御信号をチェ
ックすることによって終了する。すなわち、上記制御信
号が発生されたかどうかを判定するための条件分岐命令
も上記命令ループに挿入されている。
このように、ストリング命令実行中に生じた割込み要
求を受付けるという要請を満足するために、二つの条件
分岐命令が上記命令ループ内に挿入されている。換言す
れば、文字列またはビット列の単位データを転送するた
びに条件分岐命令が二度実行される。この結果、ストリ
ング命令の実行時間がさらに長くなる。
求を受付けるという要請を満足するために、二つの条件
分岐命令が上記命令ループ内に挿入されている。換言す
れば、文字列またはビット列の単位データを転送するた
びに条件分岐命令が二度実行される。この結果、ストリ
ング命令の実行時間がさらに長くなる。
したがって、本発明の目的は命令実行時間を長くする
ことなく命令実行中に割込み要求を受付けることを可能
としたマイクロプロセッサを提供することにある。
ことなく命令実行中に割込み要求を受付けることを可能
としたマイクロプロセッサを提供することにある。
本発明によるマイクロプロセッサは、条件分岐命令を
含む一連の命令を格納するメモリと、このメモリのアド
レスを指定し指定したアドレスの命令を読み出す手段
と、読出された命令を実行する手段と、上記一連の命令
が所定回数実行されたとき制御信号を発生する手段と、
割込み要求信号が供給される端子と、上記制御信号およ
び割込み要求信号を受けるORゲートとを備え、上記実行
手段は上記条件分岐命令を実行することによって上記OR
ゲートの出力のレベルを判定し、その出力が活性レベル
をとっているときは分岐先のアドレスを上記読出し手段
に供給することを特徴としている。
含む一連の命令を格納するメモリと、このメモリのアド
レスを指定し指定したアドレスの命令を読み出す手段
と、読出された命令を実行する手段と、上記一連の命令
が所定回数実行されたとき制御信号を発生する手段と、
割込み要求信号が供給される端子と、上記制御信号およ
び割込み要求信号を受けるORゲートとを備え、上記実行
手段は上記条件分岐命令を実行することによって上記OR
ゲートの出力のレベルを判定し、その出力が活性レベル
をとっているときは分岐先のアドレスを上記読出し手段
に供給することを特徴としている。
ORゲートは制御信号および割込み要求信号の論理和を
取っているので、これら両信号の少なくとも一方が供給
されたときはその出力は活性レベルをとる。したがっ
て、制御信号および割込み要求信号を別々の条件分岐命
令で判定する必要はなく、一つの条件分岐命令を実行し
てORゲートの出力レベルを判定するだけで分岐を生じさ
せるかどうかの条件判別を行ない得る。かくして、上記
一連の命令によってストリング命令における文字列また
はビット列の単位データの転送を行えば、命令実行時間
を長くするという欠点が防止される。
取っているので、これら両信号の少なくとも一方が供給
されたときはその出力は活性レベルをとる。したがっ
て、制御信号および割込み要求信号を別々の条件分岐命
令で判定する必要はなく、一つの条件分岐命令を実行し
てORゲートの出力レベルを判定するだけで分岐を生じさ
せるかどうかの条件判別を行ない得る。かくして、上記
一連の命令によってストリング命令における文字列また
はビット列の単位データの転送を行えば、命令実行時間
を長くするという欠点が防止される。
条件分岐命令の実行によってORゲートの出力が活性レ
ベルをとっていることが判定された場合には、分岐処理
において割込み要求があったのかあるいは制御信号が発
生されたのかの判定が行なわれ、割込み処理又は命令実
行終了処理が行なわれる。
ベルをとっていることが判定された場合には、分岐処理
において割込み要求があったのかあるいは制御信号が発
生されたのかの判定が行なわれ、割込み処理又は命令実
行終了処理が行なわれる。
本発明の好ましい実施例では、割込み要求信号をラッ
チするラッチ手段が設けられている。したがって、割込
み要求信号が分岐処理を開始する前になくなっても、プ
ロセッサが誤動作することがない。
チするラッチ手段が設けられている。したがって、割込
み要求信号が分岐処理を開始する前になくなっても、プ
ロセッサが誤動作することがない。
以下、図面を参照しながら本発明の実施例を詳細に説
明する。
明する。
第１図は本発明の一実施例を示すブロック図である。
マイクロ命令ROM（リードオンリーメモリ）101には、プ
ログラムメモリ（図示せず）に格納されているマクロ命
令の夫々を実行するための一連のマイクロ命令が格納さ
れている。マイクロ命令ROM101のアドレス指示はマイク
ロアドレスレジスタ102によって行なわれるが、マクロ
命令実行開始時には実行すべきマクロ命令が有するアド
レス情報が一連のマイクロ命令を読み出すための先頭ア
ドレスとして設定される。かくして、実行すべきマクロ
命令に対応する一連のマイクロ命令の先頭命令が読出さ
れデコーダ103に供給される。デコーダ103は読出された
マイクロ命令をデコードし、各種の制御および／又はデ
ータ信号203を発生する。これら信号203はALU（演算論
理ユニット）を有する実行部（図示せず）に供給され、
所定の処理が行なわれる。ROM101から読出されたマイク
ロ命令が分岐命令である場合は、デコーダ103は分岐先
アドレス情報を発生すると共に分岐制御信号を分岐制御
ユニット108Aに供給する。分岐命令には無条件分岐命令
と条件分岐命令とがあるが、無条件分岐命令の場合には
制御ユニット108Aはその入力信号104,107および119のレ
ベルを判定することなくハイレベルの信号109を発生す
る。条件分岐命令の場合はその内容に応じて信号104,10
7又は119のレベルを判定し、活性レベル（ハイレベル）
であれば信号109を発生する。デコーダ103からの分岐先
アドレス情報はマルチプレクサ111の一方の入力に供給
され、その他方の入力には、マイクロアドレスレジスタ
102の内容をインクリメンタ110によって１だけ増加した
アドレス情報が供給される。マルチプレクサ111は信号1
09がないとき（ロウレベルのとき）はインクリメンタ11
0からのアドレス情報を選択してレジスタ102に供給し、
一方信号109があるとき（ハイレベルのとき）はデコー
ダ103からの分岐先アドレス情報を選択してこれをレジ
スタ102に供給する。割込み要求信号105はORゲート118
を介して信号119として分岐制御ユニット108Aに供給さ
れている。信号104は、後で詳述するが、図示しないル
ープカウンタからそのカウント値が零になると発生され
る。信号104および119は、本発明に従って設けられたOR
ゲート106に供給されて論理和が取られ、その出力が信
号107として分岐制御ユニット108Aに供給される。
マイクロ命令ROM（リードオンリーメモリ）101には、プ
ログラムメモリ（図示せず）に格納されているマクロ命
令の夫々を実行するための一連のマイクロ命令が格納さ
れている。マイクロ命令ROM101のアドレス指示はマイク
ロアドレスレジスタ102によって行なわれるが、マクロ
命令実行開始時には実行すべきマクロ命令が有するアド
レス情報が一連のマイクロ命令を読み出すための先頭ア
ドレスとして設定される。かくして、実行すべきマクロ
命令に対応する一連のマイクロ命令の先頭命令が読出さ
れデコーダ103に供給される。デコーダ103は読出された
マイクロ命令をデコードし、各種の制御および／又はデ
ータ信号203を発生する。これら信号203はALU（演算論
理ユニット）を有する実行部（図示せず）に供給され、
所定の処理が行なわれる。ROM101から読出されたマイク
ロ命令が分岐命令である場合は、デコーダ103は分岐先
アドレス情報を発生すると共に分岐制御信号を分岐制御
ユニット108Aに供給する。分岐命令には無条件分岐命令
と条件分岐命令とがあるが、無条件分岐命令の場合には
制御ユニット108Aはその入力信号104,107および119のレ
ベルを判定することなくハイレベルの信号109を発生す
る。条件分岐命令の場合はその内容に応じて信号104,10
7又は119のレベルを判定し、活性レベル（ハイレベル）
であれば信号109を発生する。デコーダ103からの分岐先
アドレス情報はマルチプレクサ111の一方の入力に供給
され、その他方の入力には、マイクロアドレスレジスタ
102の内容をインクリメンタ110によって１だけ増加した
アドレス情報が供給される。マルチプレクサ111は信号1
09がないとき（ロウレベルのとき）はインクリメンタ11
0からのアドレス情報を選択してレジスタ102に供給し、
一方信号109があるとき（ハイレベルのとき）はデコー
ダ103からの分岐先アドレス情報を選択してこれをレジ
スタ102に供給する。割込み要求信号105はORゲート118
を介して信号119として分岐制御ユニット108Aに供給さ
れている。信号104は、後で詳述するが、図示しないル
ープカウンタからそのカウント値が零になると発生され
る。信号104および119は、本発明に従って設けられたOR
ゲート106に供給されて論理和が取られ、その出力が信
号107として分岐制御ユニット108Aに供給される。
第２図にストリング命令実行時のフローチャートを示
す。実行すべきマクロ命令としてストリング命令が読出
されると、同命令を実行するための一連のマイクロ命令
の先頭アドレスがマイクロアドレスレジスタ102にセッ
トされる。かくして、その一連のマイクロ命令の読出し
および実行が開示される。第２図にステップ10として示
されるように、まずストリング命令のための前処理が行
なわれる。この前処理では、転送すべき文字列またはビ
ット列のアドレス指定、転送先のアドレス指定、文字列
またはビット列の単位データの転送回数の計算等が実行
される。次のステップ11では、図示しないループカウン
タに求めた転送回数がカウント値として設定される。し
かる後、第２図にステップ12として示すように、本発明
に従って複合条件分岐命令JSTRTが実行される。この命
令が読出されると、デコーダ103は分岐先アドレス情報
をマルチプレクサ111に供給するとともに分岐制御ユニ
ット108AにORゲート106の出力信号107レベルを判定する
ように指示する。信号104および109の両方とも供給され
ていない場合、ORゲート106の出力107はロウレベル（非
活性レベル）をとる。したがって、分岐処理が行なわれ
ない。マルチプレクサ111はインクリメンタ110からのア
ドレス情報をマイクロアドレスレジスタ102に供給す
る。この結果、複合条件分岐命令JSTRTの次のアドレス
の命令が読出され実行される。かくして、第２図にステ
ップ13として示すように、文字列またはビット列の単位
データが転送される。このデータ転送によって上記ルー
プカウンタはその内容を一つデクリメントする。文字列
およびビット列のデータをすべて転送するためには、単
位データ転送を繰り返し実行する必要がある。また、割
込み要求がいつ発生するかわからない。したがって、第
２図には示していないが、ステップ13による単位データ
転送の処理の後に無条件分岐命令が設けられており、こ
の命令を実行することにより、マイクロアドレスレジス
タ102にはマルチプレクサ111を介してデコーダ103から
複合条件分岐命令JTSRTが格納されているアドレスが供
給され、処理の流れはステップ12に戻る。この命令ルー
プによって、文字列またはビット列の単位データの転送
が繰り返し実行される。単位データの転送が実行される
たびに上記ループカウンタの内容は１つずつ減少する。
ループカウンタはその内容が零となると信号104を発生
する（すなわち、信号104をロウレベルからハイレベル
に反転させる）。また、単位データが転送されるたびに
複合条件分岐命令JSTRTが実行され、ORゲート106の出力
信号107が判定される。
す。実行すべきマクロ命令としてストリング命令が読出
されると、同命令を実行するための一連のマイクロ命令
の先頭アドレスがマイクロアドレスレジスタ102にセッ
トされる。かくして、その一連のマイクロ命令の読出し
および実行が開示される。第２図にステップ10として示
されるように、まずストリング命令のための前処理が行
なわれる。この前処理では、転送すべき文字列またはビ
ット列のアドレス指定、転送先のアドレス指定、文字列
またはビット列の単位データの転送回数の計算等が実行
される。次のステップ11では、図示しないループカウン
タに求めた転送回数がカウント値として設定される。し
かる後、第２図にステップ12として示すように、本発明
に従って複合条件分岐命令JSTRTが実行される。この命
令が読出されると、デコーダ103は分岐先アドレス情報
をマルチプレクサ111に供給するとともに分岐制御ユニ
ット108AにORゲート106の出力信号107レベルを判定する
ように指示する。信号104および109の両方とも供給され
ていない場合、ORゲート106の出力107はロウレベル（非
活性レベル）をとる。したがって、分岐処理が行なわれ
ない。マルチプレクサ111はインクリメンタ110からのア
ドレス情報をマイクロアドレスレジスタ102に供給す
る。この結果、複合条件分岐命令JSTRTの次のアドレス
の命令が読出され実行される。かくして、第２図にステ
ップ13として示すように、文字列またはビット列の単位
データが転送される。このデータ転送によって上記ルー
プカウンタはその内容を一つデクリメントする。文字列
およびビット列のデータをすべて転送するためには、単
位データ転送を繰り返し実行する必要がある。また、割
込み要求がいつ発生するかわからない。したがって、第
２図には示していないが、ステップ13による単位データ
転送の処理の後に無条件分岐命令が設けられており、こ
の命令を実行することにより、マイクロアドレスレジス
タ102にはマルチプレクサ111を介してデコーダ103から
複合条件分岐命令JTSRTが格納されているアドレスが供
給され、処理の流れはステップ12に戻る。この命令ルー
プによって、文字列またはビット列の単位データの転送
が繰り返し実行される。単位データの転送が実行される
たびに上記ループカウンタの内容は１つずつ減少する。
ループカウンタはその内容が零となると信号104を発生
する（すなわち、信号104をロウレベルからハイレベル
に反転させる）。また、単位データが転送されるたびに
複合条件分岐命令JSTRTが実行され、ORゲート106の出力
信号107が判定される。
割込み要求が発生した場合およびループカウンタの内
容が零となった場合の少なくとも一方が起きると、ORゲ
ート106の出力信号107はハイレベル（活性レベル）をと
る。したがって、複合条件分岐命令JSTRTの実行により
分岐制御ユニット108Aは信号109を発生する。かくし
て、デコーダ103からの分岐先アドレス情報がマルチプ
レクサ111を介してマイクロアドレスレジスタ102に供給
され、分岐処理が実行される。
容が零となった場合の少なくとも一方が起きると、ORゲ
ート106の出力信号107はハイレベル（活性レベル）をと
る。したがって、複合条件分岐命令JSTRTの実行により
分岐制御ユニット108Aは信号109を発生する。かくし
て、デコーダ103からの分岐先アドレス情報がマルチプ
レクサ111を介してマイクロアドレスレジスタ102に供給
され、分岐処理が実行される。
分岐処理においては、割込み要求信号119があるかど
うかの割込み条件分岐命令JINTRか又はループカウンタ
の内容が零であるかどうか（信号104があるかどうか）
の零条件分岐命令JZLCがまず実行される。本実施例で
は、第２図にステップ14として示すようにJINTR命令を
実行している。この命令の実行により分岐制御ユニット
108Aは割込み要求信号119のレベルを判定してハイレベ
ルであれば信号109を発生する。かくして、第２図にス
テップ15として示すように、割込み許可処理が実行され
る。この処理では、プログラムカウンタおよびプログラ
ムステータスワード（共に図示せず）の退避が行なわ
れ、割込み処理のための先頭アドレスが読み出されその
実行が開始される。割込み処理が済むと、プログラムカ
ウンタ、プログラムステータスワードの内容が復帰さ
れ、文字列またはビット列の残りのデータが転送され
る。
うかの割込み条件分岐命令JINTRか又はループカウンタ
の内容が零であるかどうか（信号104があるかどうか）
の零条件分岐命令JZLCがまず実行される。本実施例で
は、第２図にステップ14として示すようにJINTR命令を
実行している。この命令の実行により分岐制御ユニット
108Aは割込み要求信号119のレベルを判定してハイレベ
ルであれば信号109を発生する。かくして、第２図にス
テップ15として示すように、割込み許可処理が実行され
る。この処理では、プログラムカウンタおよびプログラ
ムステータスワード（共に図示せず）の退避が行なわ
れ、割込み処理のための先頭アドレスが読み出されその
実行が開始される。割込み処理が済むと、プログラムカ
ウンタ、プログラムステータスワードの内容が復帰さ
れ、文字列またはビット列の残りのデータが転送され
る。
一方、割込み要求信号119がない場合には、JINTR命令
を実行しても信号109は発生しない。したがって、ルー
プカウンタの内容が零となったためにORゲート106の出
力107がハイレベルとなったことが判断できる。かくし
て、第２図にステップ16として示すように、ストリング
命令終了処理が実行される。この処理では、次に実行す
べきマイクロ命令が取り込まれ、同命令が有するアドレ
ス情報が先頭アドレスとしてマイクロアドレスレジスタ
102に格納される。
を実行しても信号109は発生しない。したがって、ルー
プカウンタの内容が零となったためにORゲート106の出
力107がハイレベルとなったことが判断できる。かくし
て、第２図にステップ16として示すように、ストリング
命令終了処理が実行される。この処理では、次に実行す
べきマイクロ命令が取り込まれ、同命令が有するアドレ
ス情報が先頭アドレスとしてマイクロアドレスレジスタ
102に格納される。
ORゲート106によって割込み要求信号119とループカウ
ンタからの信号104との論理和を取っているので、単位
データの転送ループ内で行なう条件分岐命令はJSTRT命
令の一つでよい。二つの条件分岐命令の実行を不要とし
ている。したがって、ストリング命令の実行時間を長く
することなく同命令の実行中に割込み要求信号を受付け
ることがある。
ンタからの信号104との論理和を取っているので、単位
データの転送ループ内で行なう条件分岐命令はJSTRT命
令の一つでよい。二つの条件分岐命令の実行を不要とし
ている。したがって、ストリング命令の実行時間を長く
することなく同命令の実行中に割込み要求信号を受付け
ることがある。
第１図で、割込み要求信号105はしばしば途中で消滅
する場合がある。分岐処理において割込み条件分岐命令
JINTRが実行される前に割込み要求信号105がなくなった
ときは、プロセッサは第２図のステップ16の処理を実行
することになる。すなわち、誤動作が生じる。
する場合がある。分岐処理において割込み条件分岐命令
JINTRが実行される前に割込み要求信号105がなくなった
ときは、プロセッサは第２図のステップ16の処理を実行
することになる。すなわち、誤動作が生じる。
この問題点の解決のために、本発明に従って遅延回路
12、ANDゲート113およびＳ−Ｒフリップフロップ回路11
6で構成される割込み要求信号ラッチ回路が設けられて
いる。これらは図示のように接続されているが、遅延回
路112の遅延時間は、JSTRT命令が実行されてから分岐成
立信号109が出力されるまでの時間にほぼ等しくなるよ
う設定されている。したがって、割込み要求信号105が
供給されると、分岐成立信号106の出力と同期してフリ
ップフロップ回路116はセット状態となり、そのＱ出力1
17はハイレベルに保持される。かくして、分岐制御ユニ
ット108Aに供給される割込み要求信号119がラッチされ
ることになる。フリップフロップ116は分岐処理におけ
るJINTR命令実行後にリセット信号115によってリセット
される。
12、ANDゲート113およびＳ−Ｒフリップフロップ回路11
6で構成される割込み要求信号ラッチ回路が設けられて
いる。これらは図示のように接続されているが、遅延回
路112の遅延時間は、JSTRT命令が実行されてから分岐成
立信号109が出力されるまでの時間にほぼ等しくなるよ
う設定されている。したがって、割込み要求信号105が
供給されると、分岐成立信号106の出力と同期してフリ
ップフロップ回路116はセット状態となり、そのＱ出力1
17はハイレベルに保持される。かくして、分岐制御ユニ
ット108Aに供給される割込み要求信号119がラッチされ
ることになる。フリップフロップ116は分岐処理におけ
るJINTR命令実行後にリセット信号115によってリセット
される。
転送すべき文字列またはビット列のアドレスあるいは
転送先アドレスに所謂ページ越えが生じた場合は、スト
リング命令を終了させることが望ましい。この目的のた
めの構成が他の実施例として第３図に示されている。な
お、第１図と同一構成部は同じ番号を符してそれらの説
明を省略する。ページ越えが生じたかどうかの比較信号
は120として分岐制御ユニット108Bに供給されるととも
にORゲート106にも供給される。ORゲート106は３入力構
成とされている。したがって、複合条件分岐命令JSTRT
を用いることによって、割込み要求が生じた場合、ルー
プカウンタの内容が零となった場合、ページ越えが生じ
た場合のどれでも一つが起きると、ストリング命令は終
了し分岐処理が実行される。この分岐処理では、JINTR
命令およびJZLC命令が共に実行され、両方の命令のいず
れにおいても分岐条件が成立しない場合は、ページ越え
が生じたと判断でき、その処理が実行される。
転送先アドレスに所謂ページ越えが生じた場合は、スト
リング命令を終了させることが望ましい。この目的のた
めの構成が他の実施例として第３図に示されている。な
お、第１図と同一構成部は同じ番号を符してそれらの説
明を省略する。ページ越えが生じたかどうかの比較信号
は120として分岐制御ユニット108Bに供給されるととも
にORゲート106にも供給される。ORゲート106は３入力構
成とされている。したがって、複合条件分岐命令JSTRT
を用いることによって、割込み要求が生じた場合、ルー
プカウンタの内容が零となった場合、ページ越えが生じ
た場合のどれでも一つが起きると、ストリング命令は終
了し分岐処理が実行される。この分岐処理では、JINTR
命令およびJZLC命令が共に実行され、両方の命令のいず
れにおいても分岐条件が成立しない場合は、ページ越え
が生じたと判断でき、その処理が実行される。
この実施例においても、割込み要求信号のラッチ回路
（112,113,116,118）を備えており、途中で消滅し得る
割込み要求信号に入力に対してもプロセッサの誤動作が
防止されている。
（112,113,116,118）を備えており、途中で消滅し得る
割込み要求信号に入力に対してもプロセッサの誤動作が
防止されている。
以上のとおり、本発明によれば、ストリング命令のよ
うにその実行時間が比較的長い命令の実行中に同命令の
実行時間をさらに長くすることなく割込み要求信号を受
付ることができるマイクロプロセッサが提供される。さ
らに、割込み要求信号が途中で消滅する場合でもプロセ
ッサの誤動作を生じさせず、分岐処理の動作を保証でき
る。
うにその実行時間が比較的長い命令の実行中に同命令の
実行時間をさらに長くすることなく割込み要求信号を受
付ることができるマイクロプロセッサが提供される。さ
らに、割込み要求信号が途中で消滅する場合でもプロセ
ッサの誤動作を生じさせず、分岐処理の動作を保証でき
る。
第１図は本発明の一実施例を示すブロック図、第２図は
動作説明のためのフローチャート、第３図は本発明の他
の実施例を示すブロック図である。
動作説明のためのフローチャート、第３図は本発明の他
の実施例を示すブロック図である。
Claims (2)
- 【請求項１】実行すべきマクロ命令が要求する処理を条
件分岐マイクロ命令を含む一連のマイクロ命令を複数回
数実行することにより行うマイクロプロセッサにおい
て、前記一連のマイクロ命令を含む複数のマイクロ命令
を格納するメモリと、前記メモリのアドレスを指定し指
定したアドレスのマイクロ命令を読み出す読出し手段
と、前記一連のマイクロ命令が前記複数回実行されるよ
うに前記読出し手段が指定する前記メモリのアドレスを
更新する手段と、前記メモリから読出されたマイクロ命
令を実行する実行手段と、前記一連のマイクロ命令が前
記複数回実行されたとき、制御信号を発生する制御信号
発生手段と、割込み要求信号が供給される端子と、前記
制御信号発生手段および前記端子に結合され前記制御信
号および前記割込み要求信号を受けるORゲートとを備
え、前記実行手段は前記一連のマイクロ命令に含まれる
前記条件分岐マイクロ命令を実行することによって前記
ORゲートの出力のレベルを判断し、前記ORゲートの出力
が前記制御信号あるいは前記割込み要求信号にもとづき
活性レベルをとっているときは分岐先のアドレスを前記
読出し手段に供給することを特徴とするマイクロプロセ
ッサ。 - 【請求項２】前記端子に前記割込み要求信号をラッチす
るラッチ手段が設けられていることを特徴とする特許請
求の範囲第１高記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303928A JPH087679B2 (ja) | 1986-12-01 | 1987-12-01 | マイクロプロセッサ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-286936 | 1986-12-01 | ||
| JP28693686 | 1986-12-01 | ||
| JP62303928A JPH087679B2 (ja) | 1986-12-01 | 1987-12-01 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453233A JPS6453233A (en) | 1989-03-01 |
| JPH087679B2 true JPH087679B2 (ja) | 1996-01-29 |
Family
ID=26556524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303928A Expired - Lifetime JPH087679B2 (ja) | 1986-12-01 | 1987-12-01 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087679B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306338A (ja) * | 1989-02-03 | 1990-12-19 | Nec Corp | マイクロプログラム制御装置 |
| US5925444A (en) * | 1992-12-09 | 1999-07-20 | Hitachi, Ltd. | Organic binder for shaping ceramic, its production method and product employing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153339A (en) * | 1981-03-18 | 1982-09-21 | Hitachi Ltd | Information processor |
-
1987
- 1987-12-01 JP JP62303928A patent/JPH087679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453233A (en) | 1989-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |