JP2555912B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特に多重仮想空
間にてマルチタスクを実行するマイクロプロセッサに関
する。

〔従来の技術〕

この種の、多重仮想空間でマルチタスクを実行するマ
イクロプロセッサは、メモリに格納されるタスクコント
ロールブロック（以下TCB）により各タスクの実行状態
や仮想空間を管理する。

TCBには実行中のプログラムの状態を記述するレジス
タや仮想アドレス空間を定義するレジスタなどが含まれ
る。異なるタスクでは別のTCBを用いるため、それぞれ
独立した仮想アドレス空間をとることができる。TCBの
内容は、コンテキストと呼ばれる。

通常TCBはオペレーティングシステムが管理する。

タスク実行時にはTCBの先頭アドレスをマイクロプロ
セッサのタスクレジスタに設定し、TCBよりコンテキス
トをマイクロプロセッサ上のレジスタに転送する。

タスクを終了するときには、マイクロプロセッサ上の
コンテキストをタスクレジスタで示されるTCBに待避す
る。

コンテキストの入替えは高速に行なう必要があるた
め、タスクレジスタの設定とTCBからレジスタへコンテ
キストの転送を自動的に行なうLDTASK命令や、逆に、タ
スクレジスタで示されるTCBへレジスタからコンテキス
トを転送するSTTASK命令などの専用命令を持っている場
合がある。

従来、TCBは、プログラムやデータが格納されるメモ
リと同様のメモリに格納されていたため、以上のような
マイクロプロセッサにおけるTCBアクセス時において
も、通常のメモリアクセスと全く同じステータスを出力
するようになっていた。

第４図は、従来のマイクロプロセッサの一例を示すブ
ロック図である。

第４図において、従来のマイクロプロセッサ１は、メ
モリ管理ユニット２と、命令実行ユニット３と、エンコ
ーダ４と、メモリ管理ユニット２からのアドレスを出力
するアドレスバス５と、エンコーダ４からのステータス
Ｓを出力するステータスパス６と、メモリ管理ユニット
２からのステータスをエンコーダ４に入力する内部ステ
ータスパス７とから構成されていた。

第５図に、従来のマイクロプロセッサにおけるステー
タスの一例を示す。

第５図に示すように、TCBアクセス時においても、ス
テータスとして、、データアクセスを示すコード0011が
出力されていた。

従来のマイクロプロセッサをインサーキットエミュレ
ータに使用した場合の一例をとしてブレーク回路の部分
を第６図に示す。

ブレーク回路は、プログラム実行中のマイクロプロセ
ッサが、任意のアドレスをアクセスしたときにマイクロ
プロセッサに割込みをかけ、実行をブレークさせるため
の回路である。

第６図において、ブレーク回路は、マイクロプロセッ
サ１と、比較器９と、ブレークレジスタ10と、これらを
接続するアドレスバス５と、ステータスバス６と、ブレ
ークアドレスバス16と、ブレークステータスバス17と、
割込みパス18とから構成されていた。

ブレークレジスタ10には、マイクロプロセッサ１に割
込みをかけたいアドレスとステータスをブレークポイン
トとして設定しておく。

比較器９は、マイクロプロセッサ１がアドレスバス5,
ステータスバス６にそれぞれ出力するアドレスA,ステー
タスＳと、ブレークレジスタ10に設定され、ブレークア
ドレスバス16,ブレークステータスバス17にそれぞれ出
力されるブレークアドレスBA,ブレークステータスBSと
が一致したときマイクロプロセッサ１に割込みＩを割込
みパス18を介して要求する。

第７図に、多重仮想空間でのタスクの一例を示す。

ここで、タスク０はオペレーティングシステムの常駐
領域であり、タスク１とタスク２では、それぞれ、仮想
アドレス0000番地から独立した仮想アドレス空間を持っ
ている。

タスク１の仮想アドレス0008番地にブレークポイント
を設定し、マイクロプロセッサ１がこのアドレスをアク
セスしたらブレークするようにするものであった。

しかし、タスクが切替わってタスク２が実行開始され
てもこのブレークポイントは依然として有効であるの
で、タスク２で0008番地をアクセスしてもブレークして
しまうというものであった。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサは、タスクコント
ロールブロック（TCB）のアクセスも、通常のメモリア
クセスと全く同様のステータスを出力していたので、ど
のタスクを実行中であるかということは外部から検出で
きないという欠点があった。

したがって、たとえば、従来のマイクロプロセッサを
インサーキットエミュレータに使用した場合、マイクロ
プロセッサがどのタスクを実行しているのか判らないた
め、特定のタスクの仮想アドレスを指定してブレークポ
イントを設定することはできず、単にアドレスを指定す
るのみにすぎないという欠点があった。

このため、本来ブレークしたいタスクとは違うタスク
でブレークするという欠点があった。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、多重仮想空間にて複
数のタスクを実行するようタスク切替え命令を発する命
令実行ユニットと、メモリにタスクコントロールブロッ
クを備えるマイクロプロセッサにおいて、 前記命令実行ユニットは、前記タスクコントロールブ
ロックをアクセス中であることを示すタスクコントロー
ルブロックアクセス信号を出力する手段を有するもので
ある。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すブロック図であ
る。

第１図において、本発明のマイクロプロセッサ１は、
従来の例と同様のメモリ管理ユニット２と、エンコーダ
４と、メモリ管理ユニット２からのアドレスを出力する
アドレスバス５と、エンコーダ４からのステータスＳを
出力するステータスパス６と、メモリ管理ユニット２か
らのステータスをエンコーダ４に入力する内部ステータ
スパス７とに加えて、メモリのタスクコントロールブロ
ック（TCB）がアクセスされているときTCBアクセス信号
TCBAを出力する命令実行ユニット３と、命令実行ユニッ
ト３からエンコーダ４へのTCBアクセス信号パス８とか
ら構成されている。

命令実行ユニット３は、命令をデコードする命令デコ
ーダ31と、命令の意図する動作をマイクロプロセッサの
各構成部に実行させるシーケンサ32を有している。

デコーダ31は、所定の命令、たとえば、コンテキスト
切替え命令であるLDTASK命令や、STTASK命令をデコード
するとともに、これらの命令を実行中のTCBアクセスサ
イクルに、そのタスクを実行中であることを示すTCBア
クセス信号TAを出力する。

TCBアクセス信号TAは、シーケンサ32より、命令実行
ユニットの出力としてTCBアクセス信号パス８を介し
て、エンコーダ４に入力される。

エンコーダ４は、このTCBアクセス信号TAを、内部ス
テータスバス７を介して入力されるメモリ管理ユニット
２からの他のステータスとともにエンコードしてステー
タスバス６に出力する。

第２図は、エンコーダ４によりエンコードしたステー
タスの一例を示す。

第２図に示すように、TCBをアクセスするサイクルに
は、データアクセスのステータスコード0011とは独立し
た、ステータスコード0000を出力する。

次に、本発明のマイクロプロセッサをインサーキット
エミュレータに使用した場合の一例を第３図に示す。

第３図において、本発明のマイクロプロセッサを使用
したインサーキットエミュレータは、マイクロプロセッ
サ１と、比較器9,13と、ブレークレジスタ10と、ステー
タスデコーダ11と、イネーブルレジスタ12と、Ｄフリッ
プフロップ14と、これらを接続するアドレスバス５と、
ステータスバス６と、TCBアクセス信号パス15と、ブレ
ークアドレスバス16と、ブレークステータスバス17と、
割込みパス18と、RWパス19と、一致信号パス20と、イネ
ーブルアドレスバス21とから構成される。

次に、本インサーキットエミュレータの動作について
説明する。

ステータスデコーダ11は、マイクロプロセッサ11がス
テータスバス６を介して出力するエンコードされたステ
ータスＳをデコードして、TCBアクセス信号TAをTCBアク
セス信号パス15に出力する。

イネーブルレジスタ12にはブレークポイントを有効に
したいタスクのTCBの先頭アドレスを設定する。

指定したタスクが実行される前に、LDTASK命令によ
り、TCBからマイクロプロセッサ上のレジスタへ、コン
テキストが転送される。

ここで、TCBをアクセスするときにアドレスバス５上
に出力するアドレスＡと、イネーブルレジスタ12に設定
したアドレスとが等しく、かつ、TCBアクセス信号パス1
5上のステータスデコーダ11の出力であるTCBアクセス信
号TAが有効のとき、Ｄフリップフロップ14にマイクロプ
ロセッサ１からRWパス19を介して入力されるRW信号RWを
ラッチする。

この、RW信号RWが“H"レベルのときは、メモリからの
TCBを読出し中、すなわち、LDTASK命令実行中であるの
で、これ以降にタスクが実行されることになる。

Ｄフリップフロップ14の出力Ｑが“H"レベルになる
と、比較器９の出力がそのまま割込みＩとして割込み信
号パス18を介してマイクロプロセッサ１に入力されるよ
うになる。

タスク終了時にSTTASK命令が実行されると、同様にし
て、Ｄフリップフロップ14にRW信号RWの“L"レベルがラ
ッチされるため、Ｄフリップフロップ14のＱ出力も“L"
レベルとなり、これに接続されているアンドゲートのア
ンドがとれないことにより、比較器９の出力がそのレベ
ルに関係なく阻止されるので割込みＩは禁止される。

以上のようにして、TCBの先頭アドレスを設定したタ
スク内でのみブレークポイントが有効になるため、特定
のタスクに注目してデバッグができる。

以上、本発明の実施例を説明したが、本発明は上記実
施例に限られることなく種々の変形が可能である。

たとえば、本実施例のマクロプロセッサは、TCBアク
セス信号を他のステータスとともに、エンコーダでエン
コードして、出力端子から出力しているが、端子数に余
裕がある場合には、TCBアクセス信号をエンコードしな
いで直接独立した出力端子から出力することができるこ
とは当然である。

〔発明の効果〕

以上説明したように本発明のマイクロプロセッサは、
タスクコントロールブロックをアクセスしていることを
示すタスクコントロールブロックアクセス信号を出力す
る手段を有する命令実行ユニットを備えている。

このため、マイクロプロセッサの外部においてもどの
タスクが実行中であるかということを検出できるという
効果がある。

したがって、たとえば、インサーキットエミュレータ
に使用した場合には、特定のタスクを指定して、ブレー
クポイントを有効にできるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した回路のステータスの一例を示す図、第３
図は本発明のマイクロプロセッサを使用したインサーキ
ットエミュレータの一例を示すブロック図、第４図は従
来のマイクロプロセッサの一例を示すブロック図、第５
図は第４図で示した従来のマイクロプロセッサのステー
タスの一例を示す図、第６図は従来のマイクロプロセッ
サを使用したインサーキットエミュレータの一例を示す
ブロック図、第７図は多重仮想空間におけるタスクの例
を示す図である。 １……マイクロプロセッサ、２……メモリ管理ユニッ
ト、３……命令実行ユニット、４……エンコーダ、５…
…アドレスバス、６……ステータスパス、７……内部ス
テータスパス７、８……TCBアクセス信号パス、9,13…
…比較器、10……ブレークレジスタ、11……ステータス
デコーダ、12……イネーブルレジスタ、14……Ｄフリッ
プフロップ、15……TCBアクセス信号パス、16……ブレ
ークアドレスバス、17……ブレークステータスバス、18
……割込みパス、19……RWパス、20……一致信号パス、
21……イネーブルアドレスバス、31……命令デコーダ、
32……シーケンサ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】多重仮想空間にて複数のタスクを実行する
   ようタスク切替え命令を発する命令実行ユニットと、メ
   モリにタスクコントロールブロックを備えるマイクロプ
   ロセッサにおいて、 前記命令実行ユニットは、前記タスクコントロールブ
   ロックをアクセス中であることを示すタスクコントロー
   ルブロックアクセス信号を出力する手段を有することを
   特徴とするマイクロプロセッサ。
2. 【請求項２】前記タスクコントロールブロックアクセス
   信号を発生する手段は、前記命令をデコードする命令デ
   コーダのデコード信号の出力回路を有することを特徴と
   する請求項１記載のマイクロプロセッサ。