JPS6236581B2 - - Google Patents
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- JPS6236581B2 JPS6236581B2 JP5454780A JP5454780A JPS6236581B2 JP S6236581 B2 JPS6236581 B2 JP S6236581B2 JP 5454780 A JP5454780 A JP 5454780A JP 5454780 A JP5454780 A JP 5454780A JP S6236581 B2 JPS6236581 B2 JP S6236581B2
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- 230000010365 information processing Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は演算オプシヨンを備えたマルチプロセ
ツサ構成の情報処理システムに関する。
ツサ構成の情報処理システムに関する。
近年、処理性能を高めるために、マルチプロセ
ツサ構成でかつ高速演算オプシヨンが付加されて
いる計算機システムが種々開発されている。この
ような計算機システムでは、１台の演算オプシヨ
ンが複数のプロセツサに共有されて用いられる場
合が多い。そして、演算オプシヨンが或るプロセ
ツサにより専有されている場合、他のプロセツサ
はこの演算オプシヨンを専有することができな
い。このため従来、他のプロセツサは演算オプシ
ヨンの専有状態すなわちビジイー状態が解けるま
で待期するか、或いは自身のフアームウエアによ
つて演算オプシヨンに要求する処理と同一内容の
処理を代替実行するようになつていた。ところ
が、前者の手段ではビジイー状態が解けるまでの
時間が長い場合、極めて処理効率が悪くなる欠点
があつた。また後者の手段では、ビジイー状態が
早く解けた場合でも、処理速度の遅いフアームウ
エアによつて所望の処理の代替実行が行なわれる
ため、やはり処理効率が悪くなる欠点があつた。
ツサ構成でかつ高速演算オプシヨンが付加されて
いる計算機システムが種々開発されている。この
ような計算機システムでは、１台の演算オプシヨ
ンが複数のプロセツサに共有されて用いられる場
合が多い。そして、演算オプシヨンが或るプロセ
ツサにより専有されている場合、他のプロセツサ
はこの演算オプシヨンを専有することができな
い。このため従来、他のプロセツサは演算オプシ
ヨンの専有状態すなわちビジイー状態が解けるま
で待期するか、或いは自身のフアームウエアによ
つて演算オプシヨンに要求する処理と同一内容の
処理を代替実行するようになつていた。ところ
が、前者の手段ではビジイー状態が解けるまでの
時間が長い場合、極めて処理効率が悪くなる欠点
があつた。また後者の手段では、ビジイー状態が
早く解けた場合でも、処理速度の遅いフアームウ
エアによつて所望の処理の代替実行が行なわれる
ため、やはり処理効率が悪くなる欠点があつた。
本発明は上記事情に鑑みてなされたものでその
目的は、演算オプシヨンを共有する複数のプロセ
ツサを備えたマルチプロセツサ構成の計算機シス
テムにおいて、演算オプシヨンに要求する処理と
同一内容の処理を対応するプロセツサがそのまま
続行するか、或いは新たに演算オプシヨンを用い
て行なうかを、演算オプシヨンのビジイー状態が
解ける時期によつて決定することによつて、演算
オプシヨンを効率的に使用することができ、もつ
て高速処理が図れる情報処理システムを提供する
ことにある。
目的は、演算オプシヨンを共有する複数のプロセ
ツサを備えたマルチプロセツサ構成の計算機シス
テムにおいて、演算オプシヨンに要求する処理と
同一内容の処理を対応するプロセツサがそのまま
続行するか、或いは新たに演算オプシヨンを用い
て行なうかを、演算オプシヨンのビジイー状態が
解ける時期によつて決定することによつて、演算
オプシヨンを効率的に使用することができ、もつ
て高速処理が図れる情報処理システムを提供する
ことにある。
以下、本発明の一実施例を図面を参照して説明
する。第１図は本発明の情報処理システムの概略
構成を示すブロツク図である。図中、１１１，１
１２はプロセツサ（以下CPUと称する）、１２は
各種プログラム、データなどが格納される主メモ
リである。主メモリ１２はCPU１１１，１１２
に共用される。すなわち、第１図の情報処理シス
テムはCPU１１１，１１２を有するマルチプロ
セツサ構成となつている。１３はたとえば浮動小
数点演算装置、事務用命令演算装置などの高速演
算オプシヨンである。この演算オプシヨン１３は
CPU１１１，１１２に共有されて用いられる。
また、１４はCPU１１１と、CPU１１２と、主
メモリ１２と、および演算オプシヨン１３とを接
続するためのバスである。
する。第１図は本発明の情報処理システムの概略
構成を示すブロツク図である。図中、１１１，１
１２はプロセツサ（以下CPUと称する）、１２は
各種プログラム、データなどが格納される主メモ
リである。主メモリ１２はCPU１１１，１１２
に共用される。すなわち、第１図の情報処理シス
テムはCPU１１１，１１２を有するマルチプロ
セツサ構成となつている。１３はたとえば浮動小
数点演算装置、事務用命令演算装置などの高速演
算オプシヨンである。この演算オプシヨン１３は
CPU１１１，１１２に共有されて用いられる。
また、１４はCPU１１１と、CPU１１２と、主
メモリ１２と、および演算オプシヨン１３とを接
続するためのバスである。
第２図は第１図に示されるCPU１１２および
演算オプシヨン１３の本発明に直接関係する部分
の構成を示すブロツク図である。図中、２１はフ
リツプフロツプ（以下、FFと称する）である。
FF２１は演算オプシヨン１３が演算動作中であ
ること、すなわち演算オプシヨンがビジイー状態
であることを示す。FF２１はCPU１１１，１１
２から出力されるオプシヨンスタート信号
STARTに応じてセツトし、これにより出力端子
Ｑよりアクテイブ（論理“１”）なビジイー信号
BSYが出力される。２２はマイクロプログラム処
理機構である。マイクロプログラム処理機構２２
はマイクロプログラムが貯蔵されている図示せぬ
制御記憶部、制御記憶部に対するアドレス制御を
行なう図示せぬアドレス制御部、制御記憶部より
読出されるマイクロ命令の所定フイールドをデコ
ードして各種制御信号を出力する図示せぬデコー
ド部、CPU１１２にて演算オプシヨン１３を用
いるオプシヨン命令が発生した際に演算オプシヨ
ン１３がビジイー状態にあるか否かをテストする
図示せぬテスト回路等を備えている。
演算オプシヨン１３の本発明に直接関係する部分
の構成を示すブロツク図である。図中、２１はフ
リツプフロツプ（以下、FFと称する）である。
FF２１は演算オプシヨン１３が演算動作中であ
ること、すなわち演算オプシヨンがビジイー状態
であることを示す。FF２１はCPU１１１，１１
２から出力されるオプシヨンスタート信号
STARTに応じてセツトし、これにより出力端子
Ｑよりアクテイブ（論理“１”）なビジイー信号
BSYが出力される。２２はマイクロプログラム処
理機構である。マイクロプログラム処理機構２２
はマイクロプログラムが貯蔵されている図示せぬ
制御記憶部、制御記憶部に対するアドレス制御を
行なう図示せぬアドレス制御部、制御記憶部より
読出されるマイクロ命令の所定フイールドをデコ
ードして各種制御信号を出力する図示せぬデコー
ド部、CPU１１２にて演算オプシヨン１３を用
いるオプシヨン命令が発生した際に演算オプシヨ
ン１３がビジイー状態にあるか否かをテストする
図示せぬテスト回路等を備えている。
オプシヨン命令が発生した場合、制御記憶部よ
り対応する特定のマイクロ命令が続出される。こ
のマイクロ命令の特定ビツト（論理“１”）とビ
ジイー信号BSYとは図示せぬアンドゲートによつ
てアンドをとられる。この時点でアンドゲートの
出力が論理“１”の場合、すなわち演算オプシヨ
ン１３がビジイー状態にある場合、演算オプシヨ
ン１３に対する処理要求（オプシヨンスタート信
号START）は出力されない。そして、プログラ
ムは演算オプシヨン１３に対して要求する処理と
同一の処理を代替実行するための特定のマイクロ
プログラムに分岐する。一方、アンドゲートの出
力が論理“０”の場合、すなわち演算オプシヨン
１３がビジイー状態から解放されている場合、演
算オプシヨン１３に対する処理要求（オプシヨン
スタート信号START）が出力される。
り対応する特定のマイクロ命令が続出される。こ
のマイクロ命令の特定ビツト（論理“１”）とビ
ジイー信号BSYとは図示せぬアンドゲートによつ
てアンドをとられる。この時点でアンドゲートの
出力が論理“１”の場合、すなわち演算オプシヨ
ン１３がビジイー状態にある場合、演算オプシヨ
ン１３に対する処理要求（オプシヨンスタート信
号START）は出力されない。そして、プログラ
ムは演算オプシヨン１３に対して要求する処理と
同一の処理を代替実行するための特定のマイクロ
プログラムに分岐する。一方、アンドゲートの出
力が論理“０”の場合、すなわち演算オプシヨン
１３がビジイー状態から解放されている場合、演
算オプシヨン１３に対する処理要求（オプシヨン
スタート信号START）が出力される。
２３はフリツプフロツプ（以下、フラグと称す
る）である。フラグ２３は演算オプシヨン１３の
使用が処理速度上価値のあるものか否かを示すも
ので、前記特定のマイクロプログラムが実行され
る際にセツトされる。フラグ２３は、前記特定の
マイクロプログラムによつて演算オプシヨン１３
に対して要求する処理と同一の処理が代替実行さ
れ、或る時間が経過した後にリセツトされる。２
４はFF２１より出力されるビジイー信号がBSY
のレベルを反転するインバータ、２５はアンドゲ
ートである。アンドゲート２５はインバータ２４
の出力とフラグ２３のＱ出力とのアンドをとる。
アンドゲート２５はアンド条件成立時、アクテイ
ブ（論理“１”）なオプシヨン完了信号ENDを出
力する。このオプシヨン完了信号ENDはマイク
ロプログラム処理機構２２に入力される。オプシ
ヨン完了信号ENDは前記特定のマイクロプログ
ラムによつて監視される。そして、アクテイブな
オプシヨン完了信号ENDが入力されることによ
り、前記マイクロプログラムの実行が停止されて
オプシヨンスタート信号STARTが出力される。
なお、CPU１１１についてもCPU１１２と同様
の構成である。
る）である。フラグ２３は演算オプシヨン１３の
使用が処理速度上価値のあるものか否かを示すも
ので、前記特定のマイクロプログラムが実行され
る際にセツトされる。フラグ２３は、前記特定の
マイクロプログラムによつて演算オプシヨン１３
に対して要求する処理と同一の処理が代替実行さ
れ、或る時間が経過した後にリセツトされる。２
４はFF２１より出力されるビジイー信号がBSY
のレベルを反転するインバータ、２５はアンドゲ
ートである。アンドゲート２５はインバータ２４
の出力とフラグ２３のＱ出力とのアンドをとる。
アンドゲート２５はアンド条件成立時、アクテイ
ブ（論理“１”）なオプシヨン完了信号ENDを出
力する。このオプシヨン完了信号ENDはマイク
ロプログラム処理機構２２に入力される。オプシ
ヨン完了信号ENDは前記特定のマイクロプログ
ラムによつて監視される。そして、アクテイブな
オプシヨン完了信号ENDが入力されることによ
り、前記マイクロプログラムの実行が停止されて
オプシヨンスタート信号STARTが出力される。
なお、CPU１１１についてもCPU１１２と同様
の構成である。
次に第１図および第２図の構成の動作を第３図
および第４図のタイミングチヤートを参照して説
明する。たとえば今、演算オプシヨン１３が
CPU１１１からのオプシヨン命令によつて対応
する演算動作を実行しているものとする。すなわ
ちCPU１１１は第３図１に示されるように演算
オプシヨン１３の使用状態にあるものとする。そ
してこの間、演算オプシヨン１３がビジイー状態
にあることを示すビジイー信号BSY（論理
“１”）が第３図４に示される如くFF２１より出
力されている。この状態でCPU１１２において
オプシヨン命令が発生したものとする。これによ
りマイクロプログラム処理機構２２の図示せぬ制
御記憶部より特定のマイクロ命令が読出され、そ
の特定ビツト（論理“１”）と前記ビジイー信号
BSYとは図示せぬアンドゲートによつてアンドを
とられる。そして、ビジイー信号BSYが論理
“１”でアンドゲートの出力が論理“１”の場
合、すなわち上述のように演算オプシヨン１３が
ビジイー状態にある場合、プログラムは特定のマ
イクロプログラムに分岐する。このマイクログラ
ムによつて演算オプシヨン１３に対して要求する
処理と同一内容の処理が代替実行される。すなわ
ち、CPU１１２は第３図２に示されるように自
身の特定のマイクロプログラムによる演算処理状
態に入る。
および第４図のタイミングチヤートを参照して説
明する。たとえば今、演算オプシヨン１３が
CPU１１１からのオプシヨン命令によつて対応
する演算動作を実行しているものとする。すなわ
ちCPU１１１は第３図１に示されるように演算
オプシヨン１３の使用状態にあるものとする。そ
してこの間、演算オプシヨン１３がビジイー状態
にあることを示すビジイー信号BSY（論理
“１”）が第３図４に示される如くFF２１より出
力されている。この状態でCPU１１２において
オプシヨン命令が発生したものとする。これによ
りマイクロプログラム処理機構２２の図示せぬ制
御記憶部より特定のマイクロ命令が読出され、そ
の特定ビツト（論理“１”）と前記ビジイー信号
BSYとは図示せぬアンドゲートによつてアンドを
とられる。そして、ビジイー信号BSYが論理
“１”でアンドゲートの出力が論理“１”の場
合、すなわち上述のように演算オプシヨン１３が
ビジイー状態にある場合、プログラムは特定のマ
イクロプログラムに分岐する。このマイクログラ
ムによつて演算オプシヨン１３に対して要求する
処理と同一内容の処理が代替実行される。すなわ
ち、CPU１１２は第３図２に示されるように自
身の特定のマイクロプログラムによる演算処理状
態に入る。
一方、上記特定のマイクロプログラムが実行さ
れることにより、その実行開始時に第３図３に示
されるようにフラグ２３がセツトされる。そし
て、上述のマイクロプログラムによつて所定の演
算処理が代替実行され、或る時間経過後にフラグ
２３はリセツトされる。フラグ２３のセツトから
リセツトへの状態遷移は、たとえ演算オプシヨン
１３がビジイー状態から解放されたとしても、も
はやそれ以後では上述のマイクロプログラムによ
る代替処理を中途で停止し、新たに演算オプシヨ
ン１３を使用して所望の処理を実行することは処
理速度の点で得策でないことを意味している。い
いかえれば、フラグ２３のセツト状態は、この状
態の間に演算オプシヨン１３がビジイー状態から
解放された場合、マイクロプログラムによる代替
処理を中途で停止し、新たに演算オプシヨン１３
を使用した方が処理速度が速いことを意味してい
る。
れることにより、その実行開始時に第３図３に示
されるようにフラグ２３がセツトされる。そし
て、上述のマイクロプログラムによつて所定の演
算処理が代替実行され、或る時間経過後にフラグ
２３はリセツトされる。フラグ２３のセツトから
リセツトへの状態遷移は、たとえ演算オプシヨン
１３がビジイー状態から解放されたとしても、も
はやそれ以後では上述のマイクロプログラムによ
る代替処理を中途で停止し、新たに演算オプシヨ
ン１３を使用して所望の処理を実行することは処
理速度の点で得策でないことを意味している。い
いかえれば、フラグ２３のセツト状態は、この状
態の間に演算オプシヨン１３がビジイー状態から
解放された場合、マイクロプログラムによる代替
処理を中途で停止し、新たに演算オプシヨン１３
を使用した方が処理速度が速いことを意味してい
る。
やがて、第３図１に示されるようにCPU１１
１のオプシヨン命令の実行が終了し、演算オプシ
ヨン１３によつてFF２１がリセツトされたもの
とする。この結果、第３図４に示されるようにア
クテイブ（論理“１”）なビジイー信号BSYの出
力が停止される。ビジイー信号BSYの出力停止に
応じてインバータ２４の出力は論理“０”から論
理“１”に遷移する。この時点でフラグ２３がセ
ツト状態にある場合、すなわち第３図３に示され
るようにフラグ２３のＱ出力が論理“１”の場
合、アンドゲート２５の出力は論理“０”から論
理“１”に遷移し、アンドゲート２５よりアクテ
イブなオプシヨン完了信号ENDが出力される。
このオプシヨン完了信号ENDはマイクロプログ
ラム処理機構２２に入力される。この結果、マイ
クロプログラム処理機構２２における前述のマイ
クロプログラムによる処理が停止され、第３図５
に示される如くオプシヨンスタート信号START
が出力される。演算オプシヨン１３はオプシヨン
スタート信号STARTによつて起動をかけられ、
CPU１１２より与えられるオプシヨン命令を実
行する。この結果、CPU１１２は第３図２に示
されるようにマイクロプログラムによる演算処理
状態から演算オプシヨン１３の使用状態に状態遷
移する。なお、第３図２に示されている矢印t1
は、フラグ２３を用いず従来のように一律にマイ
クロプログラムによつて代替処理を行なう場合の
処理終了時刻を示している。第３図２によれば、
本実施例のようにマイクロプログラムによる代替
処理を中途で停止して、あらためて演算オプシヨ
ン１３を使用した方が処理速度が速いことが理解
されよう。
１のオプシヨン命令の実行が終了し、演算オプシ
ヨン１３によつてFF２１がリセツトされたもの
とする。この結果、第３図４に示されるようにア
クテイブ（論理“１”）なビジイー信号BSYの出
力が停止される。ビジイー信号BSYの出力停止に
応じてインバータ２４の出力は論理“０”から論
理“１”に遷移する。この時点でフラグ２３がセ
ツト状態にある場合、すなわち第３図３に示され
るようにフラグ２３のＱ出力が論理“１”の場
合、アンドゲート２５の出力は論理“０”から論
理“１”に遷移し、アンドゲート２５よりアクテ
イブなオプシヨン完了信号ENDが出力される。
このオプシヨン完了信号ENDはマイクロプログ
ラム処理機構２２に入力される。この結果、マイ
クロプログラム処理機構２２における前述のマイ
クロプログラムによる処理が停止され、第３図５
に示される如くオプシヨンスタート信号START
が出力される。演算オプシヨン１３はオプシヨン
スタート信号STARTによつて起動をかけられ、
CPU１１２より与えられるオプシヨン命令を実
行する。この結果、CPU１１２は第３図２に示
されるようにマイクロプログラムによる演算処理
状態から演算オプシヨン１３の使用状態に状態遷
移する。なお、第３図２に示されている矢印t1
は、フラグ２３を用いず従来のように一律にマイ
クロプログラムによつて代替処理を行なう場合の
処理終了時刻を示している。第３図２によれば、
本実施例のようにマイクロプログラムによる代替
処理を中途で停止して、あらためて演算オプシヨ
ン１３を使用した方が処理速度が速いことが理解
されよう。
次に、CPU１１１のオプシヨン命令の実行が
終了してビジイー信号BSYの出力が停止した時
に、フラグ２３がリセツト状態にある場合につい
て、第４図を参照して説明する。この場合、アン
ドゲート２５の出力は論理“０”により、アクテ
イブなオプシヨン完了信号ENDは出力されな
い。したがつて、マイクロプログラム処理機構２
２よりオプシヨンスタート信号STARTは出力さ
れず、ビジイー信号BSY（第４図４参照）の出力
が停止された後も、マイクロプログラムによる代
替処理が第４図２に示される如く続行される。な
お、第４図２に示されている矢印t2は、フラグ２
３を用いず従来のように一律にマイクロプログラ
ムによる代替処理を中途で停止し、あらためて演
算オプシヨン１３を使用する場合のオプシヨン使
用開始時刻を示している。そして矢印t3は同じく
演算オプシヨン１３による処理終了に伴うオプシ
ヨン使用終了時刻を示している。第４図２によれ
ば、ビジイー状態が解かれた時点であらためて演
算オプシヨン１３を使用せずに、本実施例のよう
にマイクロプログラムによる代替処理を処理終了
まで続行した方が処理速度が速いことが理解され
よう。
終了してビジイー信号BSYの出力が停止した時
に、フラグ２３がリセツト状態にある場合につい
て、第４図を参照して説明する。この場合、アン
ドゲート２５の出力は論理“０”により、アクテ
イブなオプシヨン完了信号ENDは出力されな
い。したがつて、マイクロプログラム処理機構２
２よりオプシヨンスタート信号STARTは出力さ
れず、ビジイー信号BSY（第４図４参照）の出力
が停止された後も、マイクロプログラムによる代
替処理が第４図２に示される如く続行される。な
お、第４図２に示されている矢印t2は、フラグ２
３を用いず従来のように一律にマイクロプログラ
ムによる代替処理を中途で停止し、あらためて演
算オプシヨン１３を使用する場合のオプシヨン使
用開始時刻を示している。そして矢印t3は同じく
演算オプシヨン１３による処理終了に伴うオプシ
ヨン使用終了時刻を示している。第４図２によれ
ば、ビジイー状態が解かれた時点であらためて演
算オプシヨン１３を使用せずに、本実施例のよう
にマイクロプログラムによる代替処理を処理終了
まで続行した方が処理速度が速いことが理解され
よう。
ところでフラグ２３のリセツト時期は、この時
期よりマイクロプログラムによる代替処理が続行
されて処理終了するまでの時間が、上記リセツト
時期よりあらためて演算オプシヨン１３を使用し
て処理終了するまでの時間に一致するように設定
されることが望ましい。
期よりマイクロプログラムによる代替処理が続行
されて処理終了するまでの時間が、上記リセツト
時期よりあらためて演算オプシヨン１３を使用し
て処理終了するまでの時間に一致するように設定
されることが望ましい。
なお、前記実施例ではCPU１１１，１１２の
如く２台のCPUを有する情報処理システムにつ
いて説明したが、上述の台数に限定されるもので
ないことは勿論である。
如く２台のCPUを有する情報処理システムにつ
いて説明したが、上述の台数に限定されるもので
ないことは勿論である。
以上詳述したように本発明によれば、演算オプ
シヨンを効率的に使用することができ、もつて高
速処理が図れる情報処理システムを提供できる。
シヨンを効率的に使用することができ、もつて高
速処理が図れる情報処理システムを提供できる。
第１図は本発明の情報処理システムの概略構成
を示すブロツク図、第２図はCPUおよび演算オ
プシヨンの本発明に直接関係する部分の構成を示
すブロツク図、第３図および第４図はタイミング
チヤートである。 １１１，１１２……プロセツサ（CPU）、１３
……演算オプシヨン、２２……マイクロプログラ
ム処理機構、２３……フリツプフロツプ（フラ
グ）。
を示すブロツク図、第２図はCPUおよび演算オ
プシヨンの本発明に直接関係する部分の構成を示
すブロツク図、第３図および第４図はタイミング
チヤートである。 １１１，１１２……プロセツサ（CPU）、１３
……演算オプシヨン、２２……マイクロプログラ
ム処理機構、２３……フリツプフロツプ（フラ
グ）。
Claims (1)
- 【特許請求の範囲】 １ 演算オプシヨンと、この演算オプシヨンを共
有する複数のプロセツサとを備えたマルチプロセ
ツサシステムにおいて、上記各プロセツサは、上
記演算オプシヨンが演算動作中であるか否かを検
出する検出手段と、上記演算オプシヨンが他のプ
ロセツサによつて使用され演算動作中である場合
に、上記演算オプシヨンに要求する処理と同一処
理を代替実行する演算実行手段と、上記演算オプ
シヨンに対する使用要求時にセツトされ、或る時
間経過後にリセツトされるフラグと、上記検出手
段によつて上記演算オプシヨンが演算動作中でな
いことが検出された際に上記フラグの状態に応じ
て上記演算オプシヨンによる演算処理および上記
演算実行手段による処理続行のいずれか一方を選
択する選択手段とを具備することを特徴とする情
報処理システム。 ２ 上記フラグのリセツト時期は、このリセツト
時期より上記演算実行手段によつて処理が続行さ
れる場合の処理終了までの時間が、このリセツト
時期より新たに上記演算オプシヨンにて同一処理
が実行される場合の処理終了までの時間に一致す
るように設定されることを特徴とする特許請求の
範囲第１項記載の情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5454780A JPS56152066A (en) | 1980-04-24 | 1980-04-24 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5454780A JPS56152066A (en) | 1980-04-24 | 1980-04-24 | Information processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56152066A JPS56152066A (en) | 1981-11-25 |
| JPS6236581B2 true JPS6236581B2 (ja) | 1987-08-07 |
Family
ID=12973699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5454780A Granted JPS56152066A (en) | 1980-04-24 | 1980-04-24 | Information processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56152066A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106075A (ja) * | 1982-12-10 | 1984-06-19 | Hitachi Ltd | デ−タ処理システム |
| JPS6027943A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | デ−タ処理装置 |
| JPH0685166B2 (ja) * | 1985-07-19 | 1994-10-26 | 富士通株式会社 | マルチプロセッサシステムの命令制御方式 |
-
1980
- 1980-04-24 JP JP5454780A patent/JPS56152066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56152066A (en) | 1981-11-25 |
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