JPS6223892B2 - - Google Patents
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- JPS6223892B2 JPS6223892B2 JP55037596A JP3759680A JPS6223892B2 JP S6223892 B2 JPS6223892 B2 JP S6223892B2 JP 55037596 A JP55037596 A JP 55037596A JP 3759680 A JP3759680 A JP 3759680A JP S6223892 B2 JPS6223892 B2 JP S6223892B2
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- 230000004044 response Effects 0.000 claims 2
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- 108091049773 miR-14 stem-loop Proteins 0.000 description 2
- 102100038546 Fibronectin type III and SPRY domain-containing protein 1 Human genes 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御装置に係り、
特に、複数台の装置からの要求を受けて其の１つ
を選択し処理するデータ処理装置に適用するに最
適なマイクロプログラム制御装置に関する。
特に、複数台の装置からの要求を受けて其の１つ
を選択し処理するデータ処理装置に適用するに最
適なマイクロプログラム制御装置に関する。
従来、マイクロプログラム制御のデータ処理装
置において、複数台の装置からの処理要求を受け
てこれらの１つを選択して処理を行う場合、次の
２つの方式が考えられる。
置において、複数台の装置からの処理要求を受け
てこれらの１つを選択して処理を行う場合、次の
２つの方式が考えられる。
第１図は第１の方式によるデータ処理装置を示
すブロツク図である。第１図に示す例は、１つの
マイクロプログラムメモリを複数台装置の処理で
共有する最も基本的な方式である。すなわち、こ
の為のマイクロプログラム制御装置及びその周辺
は複数台の装置からの処理要求を優先判定し１つ
の装置からの要求を選ぶプライオリテイ判定回路
２、選ばれた装置からの要求内容を解読するモー
ド選択回路４、マイクロプログラムのアドレスを
＋１するインクリメント回路６、複数のアドレス
源を選択するセレクタ８、アドレスを一時記憶す
るRAR（ROM Address Register）１０、マイ
クロプログラムを格納するROM１２、前記出力
（マイクロ命令）を一時記憶するMIR（Micro
Instruction Register）１４、前記MIRの内容に
よつて制御されるEXE.UNIT（Execution
Unit）１６、メモリやＩ／Ｏを制御する為の情報
を一時記憶するラツチ１８、これを解読して制御
信号を作成する出力制御回路２０から構成され
る。
すブロツク図である。第１図に示す例は、１つの
マイクロプログラムメモリを複数台装置の処理で
共有する最も基本的な方式である。すなわち、こ
の為のマイクロプログラム制御装置及びその周辺
は複数台の装置からの処理要求を優先判定し１つ
の装置からの要求を選ぶプライオリテイ判定回路
２、選ばれた装置からの要求内容を解読するモー
ド選択回路４、マイクロプログラムのアドレスを
＋１するインクリメント回路６、複数のアドレス
源を選択するセレクタ８、アドレスを一時記憶す
るRAR（ROM Address Register）１０、マイ
クロプログラムを格納するROM１２、前記出力
（マイクロ命令）を一時記憶するMIR（Micro
Instruction Register）１４、前記MIRの内容に
よつて制御されるEXE.UNIT（Execution
Unit）１６、メモリやＩ／Ｏを制御する為の情報
を一時記憶するラツチ１８、これを解読して制御
信号を作成する出力制御回路２０から構成され
る。
第２図は第１図のシステムの動作タイミングチ
ヤートである。第２図に基づいて動作原理を説明
する。図中Ａ，Ｂは優先順位、Ａ１〜Ａ４，Ｂ１
〜Ｂ３はアドレスを示している。
ヤートである。第２図に基づいて動作原理を説明
する。図中Ａ，Ｂは優先順位、Ａ１〜Ａ４，Ｂ１
〜Ｂ３はアドレスを示している。
(1) マイクロプログラムの先頭決定
先ず、複数台の装置からの処理要求はプライ
オリテイ判定回路２により１つの要求に絞られ
る。この要求選択方法はいわゆる固定優先順位
法やローテート法が用いられる。次に、選ばれ
た要求はその要求内容がモード選択回路４によ
り解読され（クロツクＴ２）、対応するマイク
ロプログラムの先頭アドレスが決定される。
オリテイ判定回路２により１つの要求に絞られ
る。この要求選択方法はいわゆる固定優先順位
法やローテート法が用いられる。次に、選ばれ
た要求はその要求内容がモード選択回路４によ
り解読され（クロツクＴ２）、対応するマイク
ロプログラムの先頭アドレスが決定される。
(2) マイクロプログラム動作
決定された先頭アドレスはセレクタ８を通し
てRAR１０に置数される（クロツクＴ３以
降）。この内容に対応したマイクロ命令がROM
１２より読み出され、その内容の一部がMIR１
４に置数される（クロツクＴ４以降）。内容の
残りの部分はジヤンプアドレス２２として次の
マイクロ命令のアドレスを決定する。一方、
RAR１０の現内容はインクリメント回路６に
より＋１した値も得られており、セレクタは通
常のマイクロプログラムシーケンスではジヤン
プアドレス２２かインクリメンタ回路６出力の
いずれか一方を選択してプログラムの流れを決
定してゆく。
てRAR１０に置数される（クロツクＴ３以
降）。この内容に対応したマイクロ命令がROM
１２より読み出され、その内容の一部がMIR１
４に置数される（クロツクＴ４以降）。内容の
残りの部分はジヤンプアドレス２２として次の
マイクロ命令のアドレスを決定する。一方、
RAR１０の現内容はインクリメント回路６に
より＋１した値も得られており、セレクタは通
常のマイクロプログラムシーケンスではジヤン
プアドレス２２かインクリメンタ回路６出力の
いずれか一方を選択してプログラムの流れを決
定してゆく。
(3) 実行
MIR１４に置数されたマイクロ命令はその一
部をEXEC信号２４として演算等を行うEXE.
UNIT１６の制御に用いる。残りは、出力制御
信号２６としてラツチ１８に一時記憶して、マ
イクロサイクルを１サイクルずらしたうえで
（一繰り返し周期終了後のクロツクＴ１以降）
出力制御回路２０の制御に用い、出力信号２８
を得る。
部をEXEC信号２４として演算等を行うEXE.
UNIT１６の制御に用いる。残りは、出力制御
信号２６としてラツチ１８に一時記憶して、マ
イクロサイクルを１サイクルずらしたうえで
（一繰り返し周期終了後のクロツクＴ１以降）
出力制御回路２０の制御に用い、出力信号２８
を得る。
このように１サイクルずらす意味は、EXE.
UNIT１６で演算された結果が処理要求を発行
した装置に転送される為、タイミング的に同時
性を取りにくいからである。出力制御回路２０
では、クロツクＴ１〜Ｔ４において優先順位の
高い機器Ａを実行し、この後に２番目の優先順
位を持つ機器Ｂを実行する。出力制御回路２０
の動作にともないDMA転送が行われ、実行終
了とともにＩ／Ｏに終了信号を送付する。
UNIT１６で演算された結果が処理要求を発行
した装置に転送される為、タイミング的に同時
性を取りにくいからである。出力制御回路２０
では、クロツクＴ１〜Ｔ４において優先順位の
高い機器Ａを実行し、この後に２番目の優先順
位を持つ機器Ｂを実行する。出力制御回路２０
の動作にともないDMA転送が行われ、実行終
了とともにＩ／Ｏに終了信号を送付する。
以上のような方式では、マイクロプログラム
（ROM）容量は、マイクロ命令語数をａステツ
プ、マイクロ命令語長をｂビツトとすると、ａ×
ｂビツトとなる。例えば、ａ＝128ステツプ、ｂ
＝40ビツトとすれば、ROM容量は5.12Kビツトで
ある。
（ROM）容量は、マイクロ命令語数をａステツ
プ、マイクロ命令語長をｂビツトとすると、ａ×
ｂビツトとなる。例えば、ａ＝128ステツプ、ｂ
＝40ビツトとすれば、ROM容量は5.12Kビツトで
ある。
ところが、ある装置からの要求を処理した後、
別の装置からの要求に移ろうとするとマイクロプ
ログラムシーケンスの連続性を失い最小でも１マ
イクロサイクル空きを生じてしまう（第２図に示
すＴ４部分が連続性を断つ部分となる）。１つの
マイクロシーケンス単位が３〜４サイクル程度の
場合、これは25％〜30％の性能低下となる。
別の装置からの要求に移ろうとするとマイクロプ
ログラムシーケンスの連続性を失い最小でも１マ
イクロサイクル空きを生じてしまう（第２図に示
すＴ４部分が連続性を断つ部分となる）。１つの
マイクロシーケンス単位が３〜４サイクル程度の
場合、これは25％〜30％の性能低下となる。
これに対して、高速動作（処理の連続性）を得
る為に第２の方式がとられる場合もある。
る為に第２の方式がとられる場合もある。
第３図は第２の方式によるデータ処理装置を示
すブロツク図である。かかる方式は、マイクロプ
ログラム制御装置を複数（第３図では２台）台備
えたものと考えることができる。
すブロツク図である。かかる方式は、マイクロプ
ログラム制御装置を複数（第３図では２台）台備
えたものと考えることができる。
すなわち、第１の方式と同じ機能をもつモード
選択回路３０、インクリメント回路３２、セレク
タ３４、RAR３６、ROM３８を各２式、２つの
ROM３８−１及び３８−２の出力のいずれか一
方を選択する新たなセレクタ４０とこれを制御す
るプライオリテイ判定回路２などである。
選択回路３０、インクリメント回路３２、セレク
タ３４、RAR３６、ROM３８を各２式、２つの
ROM３８−１及び３８−２の出力のいずれか一
方を選択する新たなセレクタ４０とこれを制御す
るプライオリテイ判定回路２などである。
第４図は第３図のシステムのタイミングチヤー
トを示すものである。第４図に示すように、第３
図のシステムは、プライオリテイ判定回路２の動
作時に同時にモード選択器３０−１，３０−２が
動作し、選択されたROM３８−１だけが出力さ
れる。すなわち、モード選択がプライオリテイに
かかわらず同時に行われる。この結果、クロツク
Ｔ４部分を無くすことができ、マイクロシーケン
大は連続性を保ち、最高の速度で動作する。しか
し、その反面、マイクロプログラム（ROM）容
量は、要求装置数ｎの倍数となる。例えば、ｎ＝
４とすれば、20.48Kビツトの大容量を必要とす
る。
トを示すものである。第４図に示すように、第３
図のシステムは、プライオリテイ判定回路２の動
作時に同時にモード選択器３０−１，３０−２が
動作し、選択されたROM３８−１だけが出力さ
れる。すなわち、モード選択がプライオリテイに
かかわらず同時に行われる。この結果、クロツク
Ｔ４部分を無くすことができ、マイクロシーケン
大は連続性を保ち、最高の速度で動作する。しか
し、その反面、マイクロプログラム（ROM）容
量は、要求装置数ｎの倍数となる。例えば、ｎ＝
４とすれば、20.48Kビツトの大容量を必要とす
る。
このように従来においては、高速化のためには
大容量メモリを必要とする欠点があつた。
大容量メモリを必要とする欠点があつた。
本発明の目的は、ROM容量を少なくして高速
処理の可能なマイクロプログラム制御装置を提供
するにある。
処理の可能なマイクロプログラム制御装置を提供
するにある。
本発明は、転送サイクルの第１ステツプがプラ
イオリテイ判定中にROMをアクセスすることに
着目し、各モードの第１ステツプのインストラク
シヨンだけをチヤネル毎に有し、第２ステツプ以
降のインストラクシヨンをチヤネル共有にするこ
とにより、ROM容量を縮少するようにしたもの
である。
イオリテイ判定中にROMをアクセスすることに
着目し、各モードの第１ステツプのインストラク
シヨンだけをチヤネル毎に有し、第２ステツプ以
降のインストラクシヨンをチヤネル共有にするこ
とにより、ROM容量を縮少するようにしたもの
である。
第５図は本発明の実施例を示すブロツク図であ
り、第６図は第５図の実施例のタイミングチヤー
トである。第５図においては第１図及び第３図で
用いたと同一部材であるものには同一符号を用い
ている。
り、第６図は第５図の実施例のタイミングチヤー
トである。第５図においては第１図及び第３図で
用いたと同一部材であるものには同一符号を用い
ている。
第５図に示すように、チヤネル毎に設けられる
モード選択回路３０−１，３０−２、エントリー
ROM４４−１，４４−２、セレクタ４６，４
８，５０、インクリメント回路５２、ロムアドレ
スレジスタ（ROM）５４、メインロム５６、セ
レクタ５８、エグゼキユーシヨンユニツト
（EXE.UNIT）６０、およびマイクロインストラ
クシヨン（MIR）１４、ラツチ１８、出力制御回
路２０より成る。
モード選択回路３０−１，３０−２、エントリー
ROM４４−１，４４−２、セレクタ４６，４
８，５０、インクリメント回路５２、ロムアドレ
スレジスタ（ROM）５４、メインロム５６、セ
レクタ５８、エグゼキユーシヨンユニツト
（EXE.UNIT）６０、およびマイクロインストラ
クシヨン（MIR）１４、ラツチ１８、出力制御回
路２０より成る。
優先順位に対応したチヤネル１，２に対応する
モード選択回路３０−１により選択されたモード
は、各モードの第１ステツプのインストラクシヨ
ンで構成されているエントリーROMのアドレス
となり（クロツクＴ２〜Ｔ３〜Ｔ１）、該当する
モードの第１ステツプのインストラクシヨンがセ
レクタ４６の入力となる。一方、チヤネル２のモ
ード選択回路３０−２により選択されたモード
も、同様にエントリーROM４４−２をアクセス
し、出力がセレクタ４６の入力となる。各チヤネ
ルのモードは、あらかじめ設定されているため、
セレクタ４６の入力端には常に各チヤネルの第１
ステツプのインストラクシヨンが確立されてい
る。
モード選択回路３０−１により選択されたモード
は、各モードの第１ステツプのインストラクシヨ
ンで構成されているエントリーROMのアドレス
となり（クロツクＴ２〜Ｔ３〜Ｔ１）、該当する
モードの第１ステツプのインストラクシヨンがセ
レクタ４６の入力となる。一方、チヤネル２のモ
ード選択回路３０−２により選択されたモード
も、同様にエントリーROM４４−２をアクセス
し、出力がセレクタ４６の入力となる。各チヤネ
ルのモードは、あらかじめ設定されているため、
セレクタ４６の入力端には常に各チヤネルの第１
ステツプのインストラクシヨンが確立されてい
る。
今、プライオリテイ判定回路２により新たにチ
ヤネルが選択されると（Ａを選択）、セレクタ４
６は選択チヤネルに相当するインストラクシヨン
を選択し、選択されたインストラクシヨンは、第
１ステツプと第２ステツプ以降とを選択するセレ
クタ５８が第１ステツプのインストラクシヨンを
エントリ選択信号６４（EXE.UNIT６０の出
力）により選択する。
ヤネルが選択されると（Ａを選択）、セレクタ４
６は選択チヤネルに相当するインストラクシヨン
を選択し、選択されたインストラクシヨンは、第
１ステツプと第２ステツプ以降とを選択するセレ
クタ５８が第１ステツプのインストラクシヨンを
エントリ選択信号６４（EXE.UNIT６０の出
力）により選択する。
第２ステツプ以降のインストラクシヨンは、以
下の方式によりアクセスされる。モード選択回路
３０−１及び３０−２により選択されているモー
ドは、プライオリテイ選択回路２により選択され
たチヤネルに応じてセレクタ４８を通して選択さ
れる。この結果、選択されたチヤネルの選択され
たモードの第２ステツプのアドレスが、セレクタ
５０を通して、全チヤネルに共通なメインROM
５６をアクセスする。第２ステツプ以降では、セ
レクタ５８はメインROM５６の出力を選択す
る。これは、現在実行中の指示がいずれであるか
を意味するエントリ選択信号６４により制御され
る。
下の方式によりアクセスされる。モード選択回路
３０−１及び３０−２により選択されているモー
ドは、プライオリテイ選択回路２により選択され
たチヤネルに応じてセレクタ４８を通して選択さ
れる。この結果、選択されたチヤネルの選択され
たモードの第２ステツプのアドレスが、セレクタ
５０を通して、全チヤネルに共通なメインROM
５６をアクセスする。第２ステツプ以降では、セ
レクタ５８はメインROM５６の出力を選択す
る。これは、現在実行中の指示がいずれであるか
を意味するエントリ選択信号６４により制御され
る。
なお、セレクタ５０への入力であるインクリメ
ント回路５２の出力及びジヤンプアドレス６２は
公知であるため詳述を省略する。
ント回路５２の出力及びジヤンプアドレス６２は
公知であるため詳述を省略する。
セレクタ５８の出力は、クロツクＴ３時点でマ
イクロインストラクシヨン・レジスタMIR１４の
入力となり、インストラクシヨンの一部はエグゼ
キユーシヨン・ユニツト６０に、残りのインスト
ラクシヨンの一部はラツチ１８に出力され、一ク
ロツク遅れて出力信号２８となることは従来技術
と同じである。
イクロインストラクシヨン・レジスタMIR１４の
入力となり、インストラクシヨンの一部はエグゼ
キユーシヨン・ユニツト６０に、残りのインスト
ラクシヨンの一部はラツチ１８に出力され、一ク
ロツク遅れて出力信号２８となることは従来技術
と同じである。
セレクタ５８が、第１ステツプのインストラク
シヨンと第２ステツプ以降のインストラクシヨン
のいずれを選択するかは、エグゼキユーシヨン・
ユニツト６０により、現在実行中のサイクルがい
ずれであるかを指示するエントリ選択信号６４に
より制御される。
シヨンと第２ステツプ以降のインストラクシヨン
のいずれを選択するかは、エグゼキユーシヨン・
ユニツト６０により、現在実行中のサイクルがい
ずれであるかを指示するエントリ選択信号６４に
より制御される。
なお、前述の説明で明らかなように、エントリ
ROM４４−１，４４−２にはメインROM５６の
場合のジヤンプアドレス６２は必要でなく、必ら
ず第２ステツプが実行される。
ROM４４−１，４４−２にはメインROM５６の
場合のジヤンプアドレス６２は必要でなく、必ら
ず第２ステツプが実行される。
以上の説明により、各チヤネルに必要なROM
はエントリROM４４−１，４４−２だけであ
り、メインROM５６は全チヤネルに共通できる
ため、ROM容量を大幅に減少でき、クロツクＴ
１，Ｔ２，Ｔ３の３クロツクで１サイクルを実行
できる。
はエントリROM４４−１，４４−２だけであ
り、メインROM５６は全チヤネルに共通できる
ため、ROM容量を大幅に減少でき、クロツクＴ
１，Ｔ２，Ｔ３の３クロツクで１サイクルを実行
できる。
例えば、従来技術で述べたごとく、各チヤネル
に必要なインストラクシヨン・ステツプ数ａ、イ
ンストラクシヨン・ビツト数ｂ、モード数ｃ、チ
ヤネル数ｎと各々定めると、本発明に必要な
ROM容量は、エントリROM４４が、nc（ｂ−
log2a）、メインROMがｂ（ａ−ｃ）であるか
ら、 nc（ｂ−log2a）＋ｂ（ａ−ｃ） で表わされる。今、ａ＝128、ｂ＝40、ｃ＝16、
ｎ＝４の場合、ROM容量＝6592ビツトであり、
各チヤネル毎に全ROMを有する方式（前述の第
３図）の場合のメモリ容量、abn＝20、480ビツ
トに比べ、6592／20、480≒0.32となり、約1/3に
減少でき、大幅にメモリ容量が減少できることが
わかる。
に必要なインストラクシヨン・ステツプ数ａ、イ
ンストラクシヨン・ビツト数ｂ、モード数ｃ、チ
ヤネル数ｎと各々定めると、本発明に必要な
ROM容量は、エントリROM４４が、nc（ｂ−
log2a）、メインROMがｂ（ａ−ｃ）であるか
ら、 nc（ｂ−log2a）＋ｂ（ａ−ｃ） で表わされる。今、ａ＝128、ｂ＝40、ｃ＝16、
ｎ＝４の場合、ROM容量＝6592ビツトであり、
各チヤネル毎に全ROMを有する方式（前述の第
３図）の場合のメモリ容量、abn＝20、480ビツ
トに比べ、6592／20、480≒0.32となり、約1/3に
減少でき、大幅にメモリ容量が減少できることが
わかる。
このように本発明の実施例によれば、性能を低
下させることなく、メモリ容量を著るしく減少さ
せることができる。
下させることなく、メモリ容量を著るしく減少さ
せることができる。
第７図は本発明の他の実施例を示すブロツク図
である。
である。
本発明の実施例では、出力信号毎にインストラ
クシヨンのビツトを有している。ここで、出力信
号を各ステツプ毎のパターンで分類すると、出力
信号の全ての組合せが必要となることは無く、限
定されたパターン（実際には16通り程度）を必要
とするにすぎない。さらに、従来技術で明らかな
ように、エグゼキユーシヨン・ユニツト６０の実
行時に比べ、出力制御回路２０は１タイミングだ
け遅れており、これをラツチ１８により実現させ
ている。以上の２点を考慮して構成したのが第７
図の実施例である。
クシヨンのビツトを有している。ここで、出力信
号を各ステツプ毎のパターンで分類すると、出力
信号の全ての組合せが必要となることは無く、限
定されたパターン（実際には16通り程度）を必要
とするにすぎない。さらに、従来技術で明らかな
ように、エグゼキユーシヨン・ユニツト６０の実
行時に比べ、出力制御回路２０は１タイミングだ
け遅れており、これをラツチ１８により実現させ
ている。以上の２点を考慮して構成したのが第７
図の実施例である。
すなわち、セレクタ５８の出力をEXE.UNIT
６０と出力制御回路２０の２系統に分けるもの
で、セレクタ５８に接続されるROM６６（EXE.
UNIT６０の制御インストラクシヨンと出力信号
パターンを記憶するもので第８図のようなタイミ
ングチヤートをもつ）、このROM６６の出力およ
びセレクタ５８の出力を入力とするマイクロイン
ストラクシヨンレジスタ６８をもつて構成され
る。
６０と出力制御回路２０の２系統に分けるもの
で、セレクタ５８に接続されるROM６６（EXE.
UNIT６０の制御インストラクシヨンと出力信号
パターンを記憶するもので第８図のようなタイミ
ングチヤートをもつ）、このROM６６の出力およ
びセレクタ５８の出力を入力とするマイクロイン
ストラクシヨンレジスタ６８をもつて構成され
る。
エントリROM４４およびメインROM５６より
ジヤンプアドレス６２を除いた部分は、セレクタ
５８により出力ROM６６に対し、アドレス７０
を出力する。従つて、出力ROM６６を介して送
られる出力制御回路２０への入力信号がマイクロ
インストラクシヨンレジスタ６８の第２のレジス
タ（第７図に図示の右側）にセツトされるタイミ
ングは、第１のレジスタ（第７図に図示のMIR６
８の左側）にセツトされる制御インストラクシヨ
ン（EXE.UNIT６０に入力されるもの）に対
し、出力ROM６６をアクセスする時間すなわち
１タイミングだけ、第８図のように遅れることに
なる。このタイミングの遅れは、前述のラツチ１
８によるラツチ機能と同一の意味をもつ。
ジヤンプアドレス６２を除いた部分は、セレクタ
５８により出力ROM６６に対し、アドレス７０
を出力する。従つて、出力ROM６６を介して送
られる出力制御回路２０への入力信号がマイクロ
インストラクシヨンレジスタ６８の第２のレジス
タ（第７図に図示の右側）にセツトされるタイミ
ングは、第１のレジスタ（第７図に図示のMIR６
８の左側）にセツトされる制御インストラクシヨ
ン（EXE.UNIT６０に入力されるもの）に対
し、出力ROM６６をアクセスする時間すなわち
１タイミングだけ、第８図のように遅れることに
なる。このタイミングの遅れは、前述のラツチ１
８によるラツチ機能と同一の意味をもつ。
第７図の例は、出力信号のパターン数が出力信
号２８の数ｄより得られるlog2dより大きい場合
に全体のROM容量を減少できる。すなわち、下
記の３ケのROM容量の合計である。
号２８の数ｄより得られるlog2dより大きい場合
に全体のROM容量を減少できる。すなわち、下
記の３ケのROM容量の合計である。
（エントリーROM容量）＝nc（ｂ−ｄ＋ｐ
−log2a）
メインROM容量＝（ｂ−ｄ＋ｐ）（ａ−ｃ）
出力ROM容量＝dp
ここで、ｐは出力ROMのアドレス信号数であ
る。
る。
実施例の場合、出力パターンは高々16通りであ
るから、ｐ＝４でよい。この結果、必要とする
ROM容量はａ＝128、ｂ＝40、ｃ＝16、ｄ＝10、
ｎ＝４、ｐ＝４の場合で、5696ビツトとなり、実
施例に比べ14％のROM容量減少、また第２図の
方式に比べ、1/3.5と大幅に減少できる。
るから、ｐ＝４でよい。この結果、必要とする
ROM容量はａ＝128、ｂ＝40、ｃ＝16、ｄ＝10、
ｎ＝４、ｐ＝４の場合で、5696ビツトとなり、実
施例に比べ14％のROM容量減少、また第２図の
方式に比べ、1/3.5と大幅に減少できる。
第７図に示した実施例によれば、第５図の実施
例により得られる効果を更に高めることができ
る。
例により得られる効果を更に高めることができ
る。
以上より明らかなように本発明によれば、マイ
クロプログラムシーケンスの連続性を確保し、高
速動作ならびにマイクロプログラム容量を縮少す
ることが可能となる。
クロプログラムシーケンスの連続性を確保し、高
速動作ならびにマイクロプログラム容量を縮少す
ることが可能となる。
第１図は従来のデータ処理装置のブロツク図、
第２図は第１図の装置のタイミングチヤート、第
３図は従来の他のデータ処理装置のブロツク図、
第４図は第３図の装置のタイミングチヤート、第
５図は本発明の実施例のブロツク図、第６図は第
５図の実施例のタイミングチヤート、第７図は本
発明の他の実施例のブロツク図、第８図は第７図
の実施例のタイミングチヤートである。 ２……プライオリテイ判定回路、１４，６８…
…マイクロインストラクシヨンレジスタ
（MIR）、１８……ラツチ、２０……出力制御回
路、３０−１，３０−２……モード選択回路、４
４−１，４４−２……エントリーROM、４６，
４８，５０，５８……セレクタ、５２……インク
リメント回路、５４……ロムアドレスレジスタ
（RAR）、５６……メインロム、６０……エグゼ
キユーシヨンユニツト（EXE.UNIT）、６６……
出力ROM。
第２図は第１図の装置のタイミングチヤート、第
３図は従来の他のデータ処理装置のブロツク図、
第４図は第３図の装置のタイミングチヤート、第
５図は本発明の実施例のブロツク図、第６図は第
５図の実施例のタイミングチヤート、第７図は本
発明の他の実施例のブロツク図、第８図は第７図
の実施例のタイミングチヤートである。 ２……プライオリテイ判定回路、１４，６８…
…マイクロインストラクシヨンレジスタ
（MIR）、１８……ラツチ、２０……出力制御回
路、３０−１，３０−２……モード選択回路、４
４−１，４４−２……エントリーROM、４６，
４８，５０，５８……セレクタ、５２……インク
リメント回路、５４……ロムアドレスレジスタ
（RAR）、５６……メインロム、６０……エグゼ
キユーシヨンユニツト（EXE.UNIT）、６６……
出力ROM。
Claims (1)
- 【特許請求の範囲】 １ 複数の装置からの要求に対しマイクロプログ
ラムメモリのアドレスを順次指定し、前記アドレ
スにより指定されたマイクロ命令を順次マイクロ
命令レジスタに読み出してデータ処理するマイク
ロプログラム制御装置において、前記複数の装置
毎に設けられて要求内容を解読するモード選択手
段と、前記モード選択手段が扱う全モードのマイ
クロプログラムの第１ステツプマイクロ命令群の
みを格納するエントリーメモリ群と、前記各モー
ドによつて共用される第２ステツプ以降のマイク
ロ命令群を格納する主メモリと、前記エントリー
メモリ群の中から優先的に選択されたエントリー
メモリの出力又は前記主メモリの出力のいずれか
を前記マイクロ命令レジスタに出力する選択手段
とを備えたことを特徴とするマイクロプログラム
制御装置。 ２ 複数の装置からの要求に対しマイクロプログ
ラムメモリのアドレスを順次指定し、前記アドレ
スにより指定されたマイクロ命令を順次マイクロ
命令レジスタに読み出してデータ処理するマイク
ロプログラム制御装置において、前記複数の装置
毎に設けられて要求内容を解読するモード選択手
段と、前記モード選択手段が扱う全モードのマイ
クロプログラムの第１ステツプマイクロ命令群の
みを格納するエントリーメモリ群と、前記各モー
ドによつて共用される第２ステツプ以降のマイク
ロ命令群を格納する主メモリと、前記エントリー
メモリ群の中から優先的に選択されたエントリー
メモリの出力又は前記主メモリの出力のいずれか
を前記マイクロ命令レジスタに出力する選択手段
と、前記選択手段から出力されるマイクロ命令の
アドレスフイールドの一部を特定のアドレスとす
る出力用メモリと、前記選択手段の出力を一時記
憶する第２マイクロ命令レジスタと、前記出力用
メモリから出力されるマイクロ命令を一時記憶す
るとともに前記第２マイクロ命令レジスタより１
サイクル遅れて命令を実行する第３マイクロ命令
レジスタとを備えたことを特徴とするマイクロプ
ログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3759680A JPS56135244A (en) | 1980-03-26 | 1980-03-26 | Microprogram controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3759680A JPS56135244A (en) | 1980-03-26 | 1980-03-26 | Microprogram controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56135244A JPS56135244A (en) | 1981-10-22 |
| JPS6223892B2 true JPS6223892B2 (ja) | 1987-05-26 |
Family
ID=12501932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3759680A Granted JPS56135244A (en) | 1980-03-26 | 1980-03-26 | Microprogram controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56135244A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49127540A (ja) * | 1973-04-05 | 1974-12-06 | ||
| JPS49130642A (ja) * | 1973-04-13 | 1974-12-14 |
-
1980
- 1980-03-26 JP JP3759680A patent/JPS56135244A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49127540A (ja) * | 1973-04-05 | 1974-12-06 | ||
| JPS49130642A (ja) * | 1973-04-13 | 1974-12-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56135244A (en) | 1981-10-22 |
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