JPS6337412B2 - - Google Patents
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- JPS6337412B2 JPS6337412B2 JP55121091A JP12109180A JPS6337412B2 JP S6337412 B2 JPS6337412 B2 JP S6337412B2 JP 55121091 A JP55121091 A JP 55121091A JP 12109180 A JP12109180 A JP 12109180A JP S6337412 B2 JPS6337412 B2 JP S6337412B2
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- 238000004364 calculation method Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に係り、特に語長の異
なる（例えば、８ビツトと16ビツト）データを扱
うデータ処理装置に関する。
なる（例えば、８ビツトと16ビツト）データを扱
うデータ処理装置に関する。
従来、８ビツト・マイクロコンピユータでは、
データが８ビツト、アドレスが16ビツトというよ
うに２種の語長のデータが混在している。これを
８ビツト構成のデータ処理装置で処理する為に次
の２方法がとられている。
データが８ビツト、アドレスが16ビツトというよ
うに２種の語長のデータが混在している。これを
８ビツト構成のデータ処理装置で処理する為に次
の２方法がとられている。
(1) ２サイクル処理
８ビツト演算を２サイクル実行する事によつて
16ビツト演算を達成する。すなわち、この場合の
データ処理装置は第１図に示すとおり、１バイ
ト／語長のレジスタ群１１とバイト演算回路１２
より構成される。ここで、プログラムカウンタ
PC（16ビツト）のインクリメントについて説明す
る。レジスタ群１１中のPCL（PCの下位バイト）
を読み出して、演算回路１２によりインクリメン
トして再びPCLに格納する。次のサイクルでは
PCH（PCの上位バイト）をレジスタ群１１から
読み出して前の演算結果の桁上げの有無を反映さ
せつつ演算回路１２によりインクリメント（桁上
げ有）あるいはスルー（桁上げ無）を行い再び
PCHに格納する。
16ビツト演算を達成する。すなわち、この場合の
データ処理装置は第１図に示すとおり、１バイ
ト／語長のレジスタ群１１とバイト演算回路１２
より構成される。ここで、プログラムカウンタ
PC（16ビツト）のインクリメントについて説明す
る。レジスタ群１１中のPCL（PCの下位バイト）
を読み出して、演算回路１２によりインクリメン
トして再びPCLに格納する。次のサイクルでは
PCH（PCの上位バイト）をレジスタ群１１から
読み出して前の演算結果の桁上げの有無を反映さ
せつつ演算回路１２によりインクリメント（桁上
げ有）あるいはスルー（桁上げ無）を行い再び
PCHに格納する。
(2) 専用16ビツト回路による処理
16ビツト演算専用のインクリメンタやデクリメ
ンタをもつて実行する。この場合、データ処理装
置は第２図に示したように第１図に示したものに
加えて16ビツト専用回路１３を必要とする。すな
わち、PC１５のインクリメントはPCH，PCLを
同時にインクリメンタ１４によつて＋１し、これ
を再びPC１５に格納して終了する。
ンタをもつて実行する。この場合、データ処理装
置は第２図に示したように第１図に示したものに
加えて16ビツト専用回路１３を必要とする。すな
わち、PC１５のインクリメントはPCH，PCLを
同時にインクリメンタ１４によつて＋１し、これ
を再びPC１５に格納して終了する。
これらの２つの方法はそれぞれ次の欠点をもつ
ている。前者は16ビツトのインクリメントにおい
ては２サイクル必要であり、低速となる。後者は
１サイクル処理で高速となる反面、専用回路が必
要なためハードウエア量が増大する。
ている。前者は16ビツトのインクリメントにおい
ては２サイクル必要であり、低速となる。後者は
１サイクル処理で高速となる反面、専用回路が必
要なためハードウエア量が増大する。
本発明は前記した従来技術に鑑みなされたもの
であり、その目的は８ビツト構造のデータ処理装
置を２組準備して、８ビツト及び16ビツト演算を
少ないハードウエアでかつ高速に実行するデータ
処理装置を提供するにある。
であり、その目的は８ビツト構造のデータ処理装
置を２組準備して、８ビツト及び16ビツト演算を
少ないハードウエアでかつ高速に実行するデータ
処理装置を提供するにある。
本発明の特徴はバスを含め切り離し可能な上
位・下位２組のデータ処理装置によつて１つのデ
ータ処理装置を構成し、データ・サイズによつて
これらを連結したり、切り離したりできるように
していることである。
位・下位２組のデータ処理装置によつて１つのデ
ータ処理装置を構成し、データ・サイズによつて
これらを連結したり、切り離したりできるように
していることである。
次に、本発明を好適に実施する具体的実施例を
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
第３図は本発明を実施するデータ処理装置の構
成図である。データ処理装置は上位バイト演算用
として入力ラツチ３００、インクリメント及びデ
クリメントのための演算回路３０１、データ選択
回路３０２、データ一時記憶ラツチ３０３、レジ
スタ・フアイル３０４、下位バイト演算用として
入力ラツチ３０５，３０６、算術及び論理演算回
路３０７、データ一時記憶ラツチ３０８、および
レジスタ・フアイル３０９を有し、バス関係とし
て上位データ・バス３１０、下位データ・バス３
１１、共通データ・バス３１２、上位書き込みバ
ス３１３、下位書き込みバス３１４、上位と下位
のデータ・バスを接続あるいは切り離すスイツチ
３１５、上位と下位の書き込みバスを接続あるい
は切り離すスイツチ３１６、演算回路３０７の演
算結果発生する桁上げ信号３１７、上位演算回路
３０１の制御信号３１８より成る。以下、本デー
タ処理装置の動作原理を詳細に述べる。
成図である。データ処理装置は上位バイト演算用
として入力ラツチ３００、インクリメント及びデ
クリメントのための演算回路３０１、データ選択
回路３０２、データ一時記憶ラツチ３０３、レジ
スタ・フアイル３０４、下位バイト演算用として
入力ラツチ３０５，３０６、算術及び論理演算回
路３０７、データ一時記憶ラツチ３０８、および
レジスタ・フアイル３０９を有し、バス関係とし
て上位データ・バス３１０、下位データ・バス３
１１、共通データ・バス３１２、上位書き込みバ
ス３１３、下位書き込みバス３１４、上位と下位
のデータ・バスを接続あるいは切り離すスイツチ
３１５、上位と下位の書き込みバスを接続あるい
は切り離すスイツチ３１６、演算回路３０７の演
算結果発生する桁上げ信号３１７、上位演算回路
３０１の制御信号３１８より成る。以下、本デー
タ処理装置の動作原理を詳細に述べる。
(1) ８ビツト演算時の構成
８ビツト演算時には下位のデータ処理装置が主
に動作する。この時、スイツチ３１５及び３１６
はそれぞれ上位データ・バス３１０と下位デー
タ・バス３１１、上位書き込みバス３１３と下位
書き込みバス３１４を接続し、データ・バス、共
通バス、書き込みバスの３バス構成とする。レジ
スタ・フアイル３０４，３０９はあたかも１つの
レジスタ・フアイルとして扱え、本フアイルより
データ・バス（バス３１０及び３１１）と共通バ
ス３１２それぞれから独立に２語のデータを読み
出し、これらを入力ラツチ３０６，３０５に置数
する。このデータは演算回路３０７により演算さ
れ、一時記憶ラツチ３０８に一旦置数される。こ
のデータは書き込みバス（バス３１３及び３１
４）を介してレジスタ・フアイル３０４，３０９
中の１語に格納される。以上の動作は第４図に示
した如く、２マイクロ・サイクルに渡つて行われ
る（パイプライン制御）。
に動作する。この時、スイツチ３１５及び３１６
はそれぞれ上位データ・バス３１０と下位デー
タ・バス３１１、上位書き込みバス３１３と下位
書き込みバス３１４を接続し、データ・バス、共
通バス、書き込みバスの３バス構成とする。レジ
スタ・フアイル３０４，３０９はあたかも１つの
レジスタ・フアイルとして扱え、本フアイルより
データ・バス（バス３１０及び３１１）と共通バ
ス３１２それぞれから独立に２語のデータを読み
出し、これらを入力ラツチ３０６，３０５に置数
する。このデータは演算回路３０７により演算さ
れ、一時記憶ラツチ３０８に一旦置数される。こ
のデータは書き込みバス（バス３１３及び３１
４）を介してレジスタ・フアイル３０４，３０９
中の１語に格納される。以上の動作は第４図に示
した如く、２マイクロ・サイクルに渡つて行われ
る（パイプライン制御）。
第１マイクロ・サイクルでは次のような動作を
行う。
行う。
データ処理装置のクロツクはφ1，φ2の２相で
あり、高速動作を実現するため先ずφ1にて全て
のバスがプリ・チヤージされる。次に、φ2でレ
ジスタ・フアイル３０４あるいは３０９の２語が
それぞれデータ・バス３１０，３１１及び共通バ
ス３１２にのせられ、入力ラツチ３０６，３０５
に置数され、演算回路３０７による演算が開始さ
れる。
あり、高速動作を実現するため先ずφ1にて全て
のバスがプリ・チヤージされる。次に、φ2でレ
ジスタ・フアイル３０４あるいは３０９の２語が
それぞれデータ・バス３１０，３１１及び共通バ
ス３１２にのせられ、入力ラツチ３０６，３０５
に置数され、演算回路３０７による演算が開始さ
れる。
第２マイクロ・サイクルでは、第１マイクロ・
サイクルによつて既に開始した演算の結果はφ1
にて一時記憶ラツチ３０８に置数され、φ1にて
既にプリ・チヤージされている書き込みバス３１
３，３１４を介してφ2にてレジスタ・フアイル
３０４，３０９の１語に格納される。本サイクル
では、次のマイクロ動作の開始サイクルともなる
ため、φ2による書き込み時には同時にレジス
タ・フアイル３０４，３０９から２語がデータ・
バス及び共通バスに読み出されている。この時、
書き込みと読み出しのアドレスが一致（レジス
タ・アクセスの競合）する可能性があるが、これ
は８ビツト演算だけの問題ではないので後程述べ
る事にする。
サイクルによつて既に開始した演算の結果はφ1
にて一時記憶ラツチ３０８に置数され、φ1にて
既にプリ・チヤージされている書き込みバス３１
３，３１４を介してφ2にてレジスタ・フアイル
３０４，３０９の１語に格納される。本サイクル
では、次のマイクロ動作の開始サイクルともなる
ため、φ2による書き込み時には同時にレジス
タ・フアイル３０４，３０９から２語がデータ・
バス及び共通バスに読み出されている。この時、
書き込みと読み出しのアドレスが一致（レジス
タ・アクセスの競合）する可能性があるが、これ
は８ビツト演算だけの問題ではないので後程述べ
る事にする。
(2) 16ビツトと８ビツト演算時の構成
16ビツト・データと８ビツト・データ間の演算
はプログラムカウンタ相対やインデツクス修飾と
いつたアドレツシングに使われる。第５図はプロ
グラムカウンタ相対の計算方式を示したものであ
り、プログラムカウンタPCの下位バイトPCLと
命令語の一部である８ビツトDISP
（Displacement；変位）との加算を行う。この時
に生じた桁上りによりPCの上位バイトPCHをイ
ンクリメントするか否かを決定する。インデツク
ス修飾についても全く同様の演算が必要である。
このような演算を第３図のデータ処理装置で実施
する場合を以下に説明する。
はプログラムカウンタ相対やインデツクス修飾と
いつたアドレツシングに使われる。第５図はプロ
グラムカウンタ相対の計算方式を示したものであ
り、プログラムカウンタPCの下位バイトPCLと
命令語の一部である８ビツトDISP
（Displacement；変位）との加算を行う。この時
に生じた桁上りによりPCの上位バイトPCHをイ
ンクリメントするか否かを決定する。インデツク
ス修飾についても全く同様の演算が必要である。
このような演算を第３図のデータ処理装置で実施
する場合を以下に説明する。
先ず、バス間のスイツチ３１５，３１６により
上位データ・バス３１０と下位データ・バス３１
１、上位書き込みバス３１３と下位書き込みバス
３１４をそれぞれ切り離す。下位ではレジスタ・
フアイル３０９中の１語PCLを下位データ・バ
スに、DISPを共通バス３１２にのせ、それぞれ
入力ラツチ３０６、３０５に置数する。一方、上
位ではレジスタ・フアイル３０４中の１語PCH
が上位データ・バス３１０に読み出された後、入
力ラツチ３００に置数される。この時、制御信号
３１８は演算回路３０１をインクリメント機能に
指示しておく。これによつて、演算回路３０１出
力は（PCH）＋１の結果を得る事になる。この状
態で前記した８ビツト演算時と同様に第２マイク
ロ・サイクルへ移ると、下位バイトでは演算回路
３０７が演算結果（PCL）＋DISP及び桁上げ信号
３１７を発生し、演算結果を一時記憶ラツチ３０
８に置数すると共に、桁上げ信号を選択回路３０
２に伝搬する。一方、上位バイトでは入力ラツチ
３００出力すなわち（PCH）、演算回路３０１出
力すなわち（PCH）＋１を得ており、桁上げ信号
３１８によつていずれか一方を選択回路３０２で
選択し、この結果を一時記憶ラツチ３０３に置数
する。すなわち、演算回路３０７より桁上げ指示
が有る場合には演算回路３０１出力（PCH）＋１
を、桁上げ指示が無い場合には入力ラツチ３００
出力（PCH）を選ぶ。一時記憶ラツチ３０３，
３０８はそれぞれ上位書き込みバス３１３、下位
書き込みバス３１４を介してレジスタ・フアイル
３０４及び３０９中の１語PCH，PCLに格納さ
れ、プログラムカウンタ相対のアドレツシングを
終了する。
上位データ・バス３１０と下位データ・バス３１
１、上位書き込みバス３１３と下位書き込みバス
３１４をそれぞれ切り離す。下位ではレジスタ・
フアイル３０９中の１語PCLを下位データ・バ
スに、DISPを共通バス３１２にのせ、それぞれ
入力ラツチ３０６、３０５に置数する。一方、上
位ではレジスタ・フアイル３０４中の１語PCH
が上位データ・バス３１０に読み出された後、入
力ラツチ３００に置数される。この時、制御信号
３１８は演算回路３０１をインクリメント機能に
指示しておく。これによつて、演算回路３０１出
力は（PCH）＋１の結果を得る事になる。この状
態で前記した８ビツト演算時と同様に第２マイク
ロ・サイクルへ移ると、下位バイトでは演算回路
３０７が演算結果（PCL）＋DISP及び桁上げ信号
３１７を発生し、演算結果を一時記憶ラツチ３０
８に置数すると共に、桁上げ信号を選択回路３０
２に伝搬する。一方、上位バイトでは入力ラツチ
３００出力すなわち（PCH）、演算回路３０１出
力すなわち（PCH）＋１を得ており、桁上げ信号
３１８によつていずれか一方を選択回路３０２で
選択し、この結果を一時記憶ラツチ３０３に置数
する。すなわち、演算回路３０７より桁上げ指示
が有る場合には演算回路３０１出力（PCH）＋１
を、桁上げ指示が無い場合には入力ラツチ３００
出力（PCH）を選ぶ。一時記憶ラツチ３０３，
３０８はそれぞれ上位書き込みバス３１３、下位
書き込みバス３１４を介してレジスタ・フアイル
３０４及び３０９中の１語PCH，PCLに格納さ
れ、プログラムカウンタ相対のアドレツシングを
終了する。
本動作において、例えば、PCへのデータ書き
込み時に次のマイクロ動作でPCアクセスがあつ
た場合には前記した８ビツト演算時と同様にレジ
スタ競合が発生する。レジスタ競合の対応につい
て本発明になる方法を以下に述べる。
込み時に次のマイクロ動作でPCアクセスがあつ
た場合には前記した８ビツト演算時と同様にレジ
スタ競合が発生する。レジスタ競合の対応につい
て本発明になる方法を以下に述べる。
(3) レジスタ競合時の構成
８ビツト演算構成におけるレジスタ競合時、第
６図に示すように１マイクロ・サイクル中のφ1
で演算回路３０７の結果が一時記憶ラツチ３０８
に置数され、次のマイクロ命令実行は同サイクル
中のφ1にてプリ・チヤージされたデータ・バス
（バス３１０及び３１１）あるいは共通バス３１
２にφ2区間に一時記憶ラツチ３０８の内容をデ
ータ・バス（バス３１０，３１１）及び書き込み
バス（バス３１３，３１４）へ送出し、データ・
バスの内容は入力ラツチ３０６に、書き込みバス
の内容はレジスタ・フアイル３０４又は３０９に
格納する。この時、レジスタ・フアイル内の指定
された語のデータ・バスへの出力は禁止される。
６図に示すように１マイクロ・サイクル中のφ1
で演算回路３０７の結果が一時記憶ラツチ３０８
に置数され、次のマイクロ命令実行は同サイクル
中のφ1にてプリ・チヤージされたデータ・バス
（バス３１０及び３１１）あるいは共通バス３１
２にφ2区間に一時記憶ラツチ３０８の内容をデ
ータ・バス（バス３１０，３１１）及び書き込み
バス（バス３１３，３１４）へ送出し、データ・
バスの内容は入力ラツチ３０６に、書き込みバス
の内容はレジスタ・フアイル３０４又は３０９に
格納する。この時、レジスタ・フアイル内の指定
された語のデータ・バスへの出力は禁止される。
また、PCのインクリメントなど16ビツト演算
時においても同様に演算結果は一時記憶ラツチ３
０３，３０８に置数されて、ラツチ３０３の内容
は上位データ・バス３１０を介して入力ラツチ３
００、上位書き込みバス３１３を介してレジス
タ・フアイル３０４中の１語PCHへ、ラツチ３
０８の内容は下位データ・バス３１１を介して入
力ラツチ３０６、下位書き込みバス３１４を介し
てレジスタ・フアイル３０９中の１語PCLへ格
納される。
時においても同様に演算結果は一時記憶ラツチ３
０３，３０８に置数されて、ラツチ３０３の内容
は上位データ・バス３１０を介して入力ラツチ３
００、上位書き込みバス３１３を介してレジス
タ・フアイル３０４中の１語PCHへ、ラツチ３
０８の内容は下位データ・バス３１１を介して入
力ラツチ３０６、下位書き込みバス３１４を介し
てレジスタ・フアイル３０９中の１語PCLへ格
納される。
以上のようにして、レジスタ・フアイル内の１
語の読み出しと書き込みが同一サイクルで競合し
た場合には、演算結果の一時記憶ラツチの内容を
演算回路への入力ラツチ及びレジスタ・フアイル
の１語へ同時に書き込む事によつて対処できる。
この場合、一時記憶レジスタをソース・レジスタ
として指定する方法はマイクロプログラム・アセ
ンブラ等のツールによつて容易に対応し得る。
語の読み出しと書き込みが同一サイクルで競合し
た場合には、演算結果の一時記憶ラツチの内容を
演算回路への入力ラツチ及びレジスタ・フアイル
の１語へ同時に書き込む事によつて対処できる。
この場合、一時記憶レジスタをソース・レジスタ
として指定する方法はマイクロプログラム・アセ
ンブラ等のツールによつて容易に対応し得る。
上記した本発明の一実施例によれば、８ビツト
演算主体のデータ処理装置のバスの一部を切り離
す事によつて16ビツト演算を効率よく行え、更に
パイプライン演算時に発生するレジスタ競合を速
度を低下させる事なく、少ないハードウエアによ
つて実現できる効果を有する。
演算主体のデータ処理装置のバスの一部を切り離
す事によつて16ビツト演算を効率よく行え、更に
パイプライン演算時に発生するレジスタ競合を速
度を低下させる事なく、少ないハードウエアによ
つて実現できる効果を有する。
本発明によれば、Ｎビツトのデータ処理装置に
おけるバスを上位と下位のＮビツトに分割して、
これを並列に動作できるため、2Nビツト・デー
タ演算を高速に実行する事ができる。
おけるバスを上位と下位のＮビツトに分割して、
これを並列に動作できるため、2Nビツト・デー
タ演算を高速に実行する事ができる。
第１図は８ビツト・データ処理装置の構成を示
す図、第２図は16ビツト専用回路を含む８ビツ
ト・データ処理装置の構成を示す図、第３図は本
発明になるデータ処理装置の構成を示す詳細ブロ
ツク図、第４図はデータ処理のタイム・チヤート
を示す図、第５図はデータ処理装置におけるアド
レツシングの例を示す図、第６図はレジスタ競合
時のタイム・チヤートを示す図である。 ３００……入力ラツチ、３０１，３０７……演
算回路、３０２……選択回路、３０３，３０８…
…一時記憶ラツチ、３０４，３０９……レジス
タ・フアイル、３１０……上位データ・バス、３
１１……下位データ・バス、３１２……共通デー
タ・バス、３１３……上位書き込みバス、３１４
……下位書き込みバス、３１５，３１６……バ
ス・スイツチ。
す図、第２図は16ビツト専用回路を含む８ビツ
ト・データ処理装置の構成を示す図、第３図は本
発明になるデータ処理装置の構成を示す詳細ブロ
ツク図、第４図はデータ処理のタイム・チヤート
を示す図、第５図はデータ処理装置におけるアド
レツシングの例を示す図、第６図はレジスタ競合
時のタイム・チヤートを示す図である。 ３００……入力ラツチ、３０１，３０７……演
算回路、３０２……選択回路、３０３，３０８…
…一時記憶ラツチ、３０４，３０９……レジス
タ・フアイル、３１０……上位データ・バス、３
１１……下位データ・バス、３１２……共通デー
タ・バス、３１３……上位書き込みバス、３１４
……下位書き込みバス、３１５，３１６……バ
ス・スイツチ。
Claims (1)
- 【特許請求の範囲】 １ レジスタ群、上位Ｎビツト・データの被処理
データを一時記憶する第１の一時記憶手段と、該
第１の一時記憶手段の内容を入力する第１の演算
手段と、該演算手段の出力を記憶する第２の一時
記憶手段と、第記第１、第２の一時記憶手段の出
力の一方を選択して、ラツチする手段とを有する
上位のデータ処理手段と、 レジスタ群、下位Ｎビツト・データの被処理デ
ータを一時記憶する第３の一時記憶手段と、該第
３の一時記憶手段の内容を入力とする第２の演算
手段と、該第２の演算手段の出力を記憶する第４
の一時記憶手段とを有する下位のデータ処理手段
と、 上位データ処理手段に接続された上位のデータ
バスおよび書き込みバスと、 下位データ処理手段に接続された下位のデータ
バスおよび書き込みバスと、 該上位のデータバスと下位のデータバスの接続
および切り離しを行う第１のバス・スイツチと、 該上位の書き込みバスと下位の書き込みバスの
接続および切り離しを行う第２のバス・スイツチ
と、 該上位および下位データ処理手段に共通に接続
された共通データバスから構成され、Ｎビツト演
算時には該第１、第２のバス・スイツチにより上
位および下位のデータバス、書き込みバスを接続
して、該上位、下位データ処理手段が少なくと
も、レジスタ群を共有してＮビツト・データを処
理し、 2Nビツトと少なくともＮビツトとの間の演算
を行う場合、該第１、第２のバス・スイツチによ
り上位および下位のデータバス、書き込みバスを
切り離し、該上位、下位データ処理手段がそれぞ
れ上位、下位のＮビツト・データを独立に処理
し、かつ、該第１の演算手段を下位データ処理手
段からの桁上りがあるものとして動作させ、その
結果を第２の一時記憶手段に記憶せしめ、下位の
データ処理手段からの桁上りが生じた場合に、該
第２の一時記憶手段の出力を、桁上りが無かつた
場合に該第１の一時記憶手段の出力を前記選択手
段により選択、ラツチするようにした事を特徴と
するデータ処理装置。 ２ 上位および下位のデータ処理手段は、それぞ
れレジスタ群と、演算手段と、該演算手段の結果
を記憶する一時記憶手段とを有し、一時記憶手段
の内容を書き込みバスを介してレジスタ群の１つ
へ書き込むサイクルに、読み出しと書き込みのレ
ジスタが一致した場合に限つて該一時記憶手段の
内容を共通データバスに読み出すようにした事を
特徴とする特許請求の範囲第１項記載のデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121091A JPS5745643A (en) | 1980-09-03 | 1980-09-03 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121091A JPS5745643A (en) | 1980-09-03 | 1980-09-03 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745643A JPS5745643A (en) | 1982-03-15 |
| JPS6337412B2 true JPS6337412B2 (ja) | 1988-07-25 |
Family
ID=14802644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55121091A Granted JPS5745643A (en) | 1980-09-03 | 1980-09-03 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745643A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59206970A (ja) * | 1983-05-11 | 1984-11-22 | Nec Corp | マイクロプロセツサ |
| JPH07104772B2 (ja) * | 1987-08-05 | 1995-11-13 | 日本電気株式会社 | 集積回路 |
-
1980
- 1980-09-03 JP JP55121091A patent/JPS5745643A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745643A (en) | 1982-03-15 |
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