JPH0128965B2 - - Google Patents
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- JPH0128965B2 JPH0128965B2 JP57148972A JP14897282A JPH0128965B2 JP H0128965 B2 JPH0128965 B2 JP H0128965B2 JP 57148972 A JP57148972 A JP 57148972A JP 14897282 A JP14897282 A JP 14897282A JP H0128965 B2 JPH0128965 B2 JP H0128965B2
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- JP
- Japan
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- register
- control memory
- signal line
- instruction
- microinstruction
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情報処理装置、特にマイクロプログラ
ム制御において制御情報のパターン判別のための
ブランチ制御方式を採用した情報処理装置に関す
る。
ム制御において制御情報のパターン判別のための
ブランチ制御方式を採用した情報処理装置に関す
る。
従来、マイクロプログラム制御のブランチ制御
方式においては、条件付分岐を行なう場合、マイ
クロ命令レジスタの数ビツトを条件付分岐の判断
ビツトに割当て、それをデコードしていろいろな
条件の一つ一つに分配していた。とくにプログラ
ム命令の中に条件付分岐のための判定ビツトがあ
るときは、直接制御メモリのマイクロ命令をプロ
グラム命令の判定ビツト専用に割当てる必要があ
つた。これはプログラム命令そのものをデータと
して扱うことが出来るようにハードウエアを構成
する必要がないため、命令レジスタに保持されて
いるときに判定しなければならない。このためプ
ログラム命令によつて判定ビツトが異なると、そ
れごとに判定用の論理回路を必要とすることにな
り、また制御メモリの割当てられるビツトも増加
して全体としてハードウエア量が増加してしまう
欠点があつた。さらに各プログラム命令ごとに異
なる判定ビツトが存在するとき、各プログラム命
令ごとに判定用のマイクロ命令を割当てること
は、該プログラム命令以外のときには不要である
にもかかわらず、１ビツトないし１コードを専有
してしまいマイクロ命令の使用方法として無駄を
生じる。
方式においては、条件付分岐を行なう場合、マイ
クロ命令レジスタの数ビツトを条件付分岐の判断
ビツトに割当て、それをデコードしていろいろな
条件の一つ一つに分配していた。とくにプログラ
ム命令の中に条件付分岐のための判定ビツトがあ
るときは、直接制御メモリのマイクロ命令をプロ
グラム命令の判定ビツト専用に割当てる必要があ
つた。これはプログラム命令そのものをデータと
して扱うことが出来るようにハードウエアを構成
する必要がないため、命令レジスタに保持されて
いるときに判定しなければならない。このためプ
ログラム命令によつて判定ビツトが異なると、そ
れごとに判定用の論理回路を必要とすることにな
り、また制御メモリの割当てられるビツトも増加
して全体としてハードウエア量が増加してしまう
欠点があつた。さらに各プログラム命令ごとに異
なる判定ビツトが存在するとき、各プログラム命
令ごとに判定用のマイクロ命令を割当てること
は、該プログラム命令以外のときには不要である
にもかかわらず、１ビツトないし１コードを専有
してしまいマイクロ命令の使用方法として無駄を
生じる。
本発明の目的はプログラム命令ごとに制御が異
なる内容を制御するための専用の制御メモリを設
け、プログラム命令の動作コードでアクセスした
結果、該プログラム命令のマイクロプログラムル
ーチンの開始番地と命令レジスタに保持されたプ
ログラム命令の複数個の判定ビツトを選択可能に
する制御フイールドを得て、必要となる判定ビツ
トを選択し該選択された信号をフリツプフロツプ
に保持するようにして、前記プログラム命令がマ
イクロプログラムルーチンの開始番地より実行を
開始した後、前記フリツプフロツプの状態を判定
してマイクロプログラムルーチンを変更すること
により、マイクロプログラムが格納されている制
御メモリのマイクロ命令のビツトないしコードを
減らすことができ、かつ前記プログラム命令に専
用となるマイクロ命令のビツトないしコードを減
らすことにより、マイクロプログラムの格納され
る制御メモリの有効活用ができる情報処理装置を
提供することにある。
なる内容を制御するための専用の制御メモリを設
け、プログラム命令の動作コードでアクセスした
結果、該プログラム命令のマイクロプログラムル
ーチンの開始番地と命令レジスタに保持されたプ
ログラム命令の複数個の判定ビツトを選択可能に
する制御フイールドを得て、必要となる判定ビツ
トを選択し該選択された信号をフリツプフロツプ
に保持するようにして、前記プログラム命令がマ
イクロプログラムルーチンの開始番地より実行を
開始した後、前記フリツプフロツプの状態を判定
してマイクロプログラムルーチンを変更すること
により、マイクロプログラムが格納されている制
御メモリのマイクロ命令のビツトないしコードを
減らすことができ、かつ前記プログラム命令に専
用となるマイクロ命令のビツトないしコードを減
らすことにより、マイクロプログラムの格納され
る制御メモリの有効活用ができる情報処理装置を
提供することにある。
本発明は命令語を保持する命令レジスタと、マ
イクロプログラムを記憶する第１の制御メモリ
と、該制御メモリから読出されたマイクロ命令を
保持するマイクロ命令レジスタと、次に実行すべ
きマイクロ命令のアドレスを選択的に保持し前記
制御メモリへ供給するための制御メモリアドレス
レジスタと、第１と第２の特定フイールドを含む
第２の制御メモリと、第１の特定フイールドを保
持しかつ前記第１の制御メモリをアクセスするた
めに前記制御メモリアドレスレジスタへ第１の特
定フイールドの信号を供給するためのレジスタ
と、第２の特定フイールドを解読するデコード回
路と、該デコード回路の信号により前記命令レジ
スタの複数の特定出力信号を選択する選択手段
と、該選択手段により選択された信号を保持する
フリツプフロツプと、マイクロ命令がある事象を
検出して分岐するための分岐検出回路とを含んで
構成される。
イクロプログラムを記憶する第１の制御メモリ
と、該制御メモリから読出されたマイクロ命令を
保持するマイクロ命令レジスタと、次に実行すべ
きマイクロ命令のアドレスを選択的に保持し前記
制御メモリへ供給するための制御メモリアドレス
レジスタと、第１と第２の特定フイールドを含む
第２の制御メモリと、第１の特定フイールドを保
持しかつ前記第１の制御メモリをアクセスするた
めに前記制御メモリアドレスレジスタへ第１の特
定フイールドの信号を供給するためのレジスタ
と、第２の特定フイールドを解読するデコード回
路と、該デコード回路の信号により前記命令レジ
スタの複数の特定出力信号を選択する選択手段
と、該選択手段により選択された信号を保持する
フリツプフロツプと、マイクロ命令がある事象を
検出して分岐するための分岐検出回路とを含んで
構成される。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明情報処理装置の一実施例のブロ
ツク図である。１は命令レジスタ、２は第１の制
御メモリ、３はマイクロ命令レジスタ、４は第１
の制御メモリ用アドレスレジスタ、５は＋１加算
器、１１は第２の制御メモリ、１２は第２の制御
メモリの第１の特定フイールドを保持する読出レ
ジスタ、１３はデコーダ回路、１４はマイクロプ
ログラムの分岐を検出する分岐検出回路、１５は
状態フリツプフロツプ、２０は命令レジスタの特
定ビツトを選択する選択手段、２１〜２３は選択
のためのAND回路、２４はOR回路である。
ツク図である。１は命令レジスタ、２は第１の制
御メモリ、３はマイクロ命令レジスタ、４は第１
の制御メモリ用アドレスレジスタ、５は＋１加算
器、１１は第２の制御メモリ、１２は第２の制御
メモリの第１の特定フイールドを保持する読出レ
ジスタ、１３はデコーダ回路、１４はマイクロプ
ログラムの分岐を検出する分岐検出回路、１５は
状態フリツプフロツプ、２０は命令レジスタの特
定ビツトを選択する選択手段、２１〜２３は選択
のためのAND回路、２４はOR回路である。
第１の制御メモリ２は通常演算処理装置におい
て実行されるプログラム命令を解読し、該プログ
ラム命令に応じたマイクロ命令を実行する。すな
わち、あるプログラム命令が実行されるとき、第
１の制御メモリアドレスレジスタ４に開始アドレ
スが信号線１２１を通して入力される。そして信
号線４０１，４０３を通して加算器５へアドレス
を＋１するためにアドレスが送られ、信号線５０
１を通してアドレスレジスタ４へ戻る。このとき
信号線４０４により加算器５からのアドレスか、
信号線１２１を通して送られてくる開始アドレス
かを選択してアドレスレジスタ４へセツトする。
この結果第１の制御メモリ２より信号線２０１を
通してマイクロ命令レジスタ３へマイクロ命令が
読出される。通常は加算器５によつて得られるア
ドレスにより、次々に第１の制御メモリ２からマ
イクロ命令がマイクロ命令レジスタ３に読出さ
れ、マイクロ命令が実行される。
て実行されるプログラム命令を解読し、該プログ
ラム命令に応じたマイクロ命令を実行する。すな
わち、あるプログラム命令が実行されるとき、第
１の制御メモリアドレスレジスタ４に開始アドレ
スが信号線１２１を通して入力される。そして信
号線４０１，４０３を通して加算器５へアドレス
を＋１するためにアドレスが送られ、信号線５０
１を通してアドレスレジスタ４へ戻る。このとき
信号線４０４により加算器５からのアドレスか、
信号線１２１を通して送られてくる開始アドレス
かを選択してアドレスレジスタ４へセツトする。
この結果第１の制御メモリ２より信号線２０１を
通してマイクロ命令レジスタ３へマイクロ命令が
読出される。通常は加算器５によつて得られるア
ドレスにより、次々に第１の制御メモリ２からマ
イクロ命令がマイクロ命令レジスタ３に読出さ
れ、マイクロ命令が実行される。
ところがある事象によりマイクロ命令によるマ
イクロプログラムのシーケンスが分岐を必要とす
るときは、マイクロ命令レジスタ３に読出された
マイクロ命令の特定のフイールドが分岐アドレス
となり、信号線３０２を通してアドレスレジスタ
４に送られる。また、分岐判断を行なうマイクロ
命令フイールドがマイクロ命令レジスタ３より信
号線３０１により分岐検出回路１４に送られる。
分岐検出回路１４ではある事象を検出したら信号
線１４１を通してアドレスレジスタ４へ信号を送
り、信号線３０２を選択してマイクロ命令レジス
タ３からのアドレスをセツトする。このようにし
てプログラム命令を次々に実行する。
イクロプログラムのシーケンスが分岐を必要とす
るときは、マイクロ命令レジスタ３に読出された
マイクロ命令の特定のフイールドが分岐アドレス
となり、信号線３０２を通してアドレスレジスタ
４に送られる。また、分岐判断を行なうマイクロ
命令フイールドがマイクロ命令レジスタ３より信
号線３０１により分岐検出回路１４に送られる。
分岐検出回路１４ではある事象を検出したら信号
線１４１を通してアドレスレジスタ４へ信号を送
り、信号線３０２を選択してマイクロ命令レジス
タ３からのアドレスをセツトする。このようにし
てプログラム命令を次々に実行する。
プログラム命令は実行されるとき、主メモリ
（図示せず）より取り出され命令レジスタ１にセ
ツトされる。プログラム命令が命令レジスタ１に
セツトされると、命令レジスタ１の動作コード部
が信号線１０１を通して第２の制御メモリ１１を
アクセスする。第２の制御メモリ１１はプログラ
ム命令ごとに第１と第２の特定フイールドを持つ
ていて、第１の特定フイールドは信号線１１１を
通じて読出レジスタ１２へセツトされる。この後
信号線１２１を通じてアドレスレジスタ４に送ら
れ、前記プログラム命令のマイクロプログラムシ
ーケンスの開始アドレスとして使われる。また、
第２の特定フイールドは信号線１１２を通してデ
コーダ回路１３に送られる。第２の特定フイール
ドはデコーダ回路１３によりデコードされて信号
１３１〜１３３となり、命令レジスタ１に設けら
れた複数の状態指定ビツトからの信号１０２〜１
０４とともに命令レジスタの特定ビツトを選択す
る手段２０に通じている。
（図示せず）より取り出され命令レジスタ１にセ
ツトされる。プログラム命令が命令レジスタ１に
セツトされると、命令レジスタ１の動作コード部
が信号線１０１を通して第２の制御メモリ１１を
アクセスする。第２の制御メモリ１１はプログラ
ム命令ごとに第１と第２の特定フイールドを持つ
ていて、第１の特定フイールドは信号線１１１を
通じて読出レジスタ１２へセツトされる。この後
信号線１２１を通じてアドレスレジスタ４に送ら
れ、前記プログラム命令のマイクロプログラムシ
ーケンスの開始アドレスとして使われる。また、
第２の特定フイールドは信号線１１２を通してデ
コーダ回路１３に送られる。第２の特定フイール
ドはデコーダ回路１３によりデコードされて信号
１３１〜１３３となり、命令レジスタ１に設けら
れた複数の状態指定ビツトからの信号１０２〜１
０４とともに命令レジスタの特定ビツトを選択す
る手段２０に通じている。
命令レジスタ１の特定ビツト（状態ビツト）は
プログラム命令によつて異なり、Ａプログラム命
命では信号線１０２を、Ｂプログラム命令では信
号線１０３を、Ｃプログラム命令では信号線１０
４を使うようにプログラムされている。さらに第
２の制御メモリ１１内には前記各プログラム命令
ごとに使用する信号線を選択できるように第２の
特定フイールドに例えばコード化されて記憶され
ている。そして、前述のごとく命令レジスタ１に
プログラム命令がセツトされたとき、該プログラ
ム命令の動作コードにより前記第２の特定フイー
ルドが第２の制御メモリ１１より読出される。命
令レジスタ１の特定ビツトを選択する手段２０で
は前記信号線の１０４と信号線１３１、信号線１
０３と信号線１３２、および信号線１０２と信号
線１３３を夫々AND回路２１〜２３とOR回路２
４により１つの組のみ選択して信号線２４１によ
り状態フリツプフロツプ１５に選択された信号を
セツトする。このときデコーダ回路１３からもデ
コード信号１３１〜１３３のいづれかが有効であ
り、状態フリツプフロツプ１５が有効であること
を信号線１３４により分岐検出回路１４に通知す
る。
プログラム命令によつて異なり、Ａプログラム命
命では信号線１０２を、Ｂプログラム命令では信
号線１０３を、Ｃプログラム命令では信号線１０
４を使うようにプログラムされている。さらに第
２の制御メモリ１１内には前記各プログラム命令
ごとに使用する信号線を選択できるように第２の
特定フイールドに例えばコード化されて記憶され
ている。そして、前述のごとく命令レジスタ１に
プログラム命令がセツトされたとき、該プログラ
ム命令の動作コードにより前記第２の特定フイー
ルドが第２の制御メモリ１１より読出される。命
令レジスタ１の特定ビツトを選択する手段２０で
は前記信号線の１０４と信号線１３１、信号線１
０３と信号線１３２、および信号線１０２と信号
線１３３を夫々AND回路２１〜２３とOR回路２
４により１つの組のみ選択して信号線２４１によ
り状態フリツプフロツプ１５に選択された信号を
セツトする。このときデコーダ回路１３からもデ
コード信号１３１〜１３３のいづれかが有効であ
り、状態フリツプフロツプ１５が有効であること
を信号線１３４により分岐検出回路１４に通知す
る。
次にプログラム命令が状態フリツプフロツプ１
５をセツトしてマイクロプログラムの分岐を行な
うときの動作を説明する。いま命令レジスタ１に
Ａプログラム命令がセツトされ、このＡプログラ
ム命令は例えば信号線１０２を使うように状態ビ
ツトが設定されている。そしてＡプログラム命令
は状態ビツトが“０”であればアドレス変換を行
なつた上で主メモリ（図示せず）の特定番地の内
容を読出し、“１”であればアドレス変換なしで
主メモリ（図示せず）の特定番地に該Ａプログラ
ム命令で指定された内容を書くような命令とす
る。Ａプログラム命令が命令レジスタ１にセツト
され、動作コードにより第２の制御メモリ１１を
アクセスして第１の特定フイールドを読出レジス
タ１２に読出す。同時に第２の特定フイールドも
読出され信号線１１２を通じデコーダ回路１３に
送られる。デコーダ回路１３でデコードされた結
果、信号線１３３に信号が送出され命令レジスタ
１よりの特定ビツト（状態ビツト）の信号線１０
２を選択しAND回路２３、OR回路２４を通し状
態フリツプフロツプ１５に状態がセツトされる。
いま、信号線１０２に“１”が送出されていれば
状態フリツプフロツプ１５は“１”がセツトされ
る。この状態はさらに信号線１５１を通して分岐
検出回路１４に送出されている。また、デコーダ
回路１３からは状態フリツプフロツプ１５の内容
が有効であることを信号線１３４を通して分岐検
出回路１４に送出している。
５をセツトしてマイクロプログラムの分岐を行な
うときの動作を説明する。いま命令レジスタ１に
Ａプログラム命令がセツトされ、このＡプログラ
ム命令は例えば信号線１０２を使うように状態ビ
ツトが設定されている。そしてＡプログラム命令
は状態ビツトが“０”であればアドレス変換を行
なつた上で主メモリ（図示せず）の特定番地の内
容を読出し、“１”であればアドレス変換なしで
主メモリ（図示せず）の特定番地に該Ａプログラ
ム命令で指定された内容を書くような命令とす
る。Ａプログラム命令が命令レジスタ１にセツト
され、動作コードにより第２の制御メモリ１１を
アクセスして第１の特定フイールドを読出レジス
タ１２に読出す。同時に第２の特定フイールドも
読出され信号線１１２を通じデコーダ回路１３に
送られる。デコーダ回路１３でデコードされた結
果、信号線１３３に信号が送出され命令レジスタ
１よりの特定ビツト（状態ビツト）の信号線１０
２を選択しAND回路２３、OR回路２４を通し状
態フリツプフロツプ１５に状態がセツトされる。
いま、信号線１０２に“１”が送出されていれば
状態フリツプフロツプ１５は“１”がセツトされ
る。この状態はさらに信号線１５１を通して分岐
検出回路１４に送出されている。また、デコーダ
回路１３からは状態フリツプフロツプ１５の内容
が有効であることを信号線１３４を通して分岐検
出回路１４に送出している。
読出レジスタ１２にアドレスがセツトされさら
に信号線４０４で信号線１２１で送られてくる開
始アドレスをアドレスレジスタ４にセツトし、第
１の制御メモリ２よりＡプログラム命令の最初の
マイクロ命令がマイクロ命令レジスタ３に信号線
２０１を通して読出される。アドレスレジスタ４
は信号線４０４の指示により、信号線４０１，４
０３，４０５を通して＋１加算されたアドレスを
セツトし、次のマイクロ命令の読出しに入る。こ
れを繰返しながらしているうちにマイクロ命令レ
ジスタ３において信号線３０１を通して分岐検出
回路１４へ送られる信号が状態フリツプフロツプ
の状態判定マイクロ命令であると、前記状態フリ
ツプフロツプ１５の内容により信号線３０２を通
して送られるアドレスへの分岐を判断する。
に信号線４０４で信号線１２１で送られてくる開
始アドレスをアドレスレジスタ４にセツトし、第
１の制御メモリ２よりＡプログラム命令の最初の
マイクロ命令がマイクロ命令レジスタ３に信号線
２０１を通して読出される。アドレスレジスタ４
は信号線４０４の指示により、信号線４０１，４
０３，４０５を通して＋１加算されたアドレスを
セツトし、次のマイクロ命令の読出しに入る。こ
れを繰返しながらしているうちにマイクロ命令レ
ジスタ３において信号線３０１を通して分岐検出
回路１４へ送られる信号が状態フリツプフロツプ
の状態判定マイクロ命令であると、前記状態フリ
ツプフロツプ１５の内容により信号線３０２を通
して送られるアドレスへの分岐を判断する。
分岐指示が分岐検出回路で判定されると分岐ア
ドレスをアドレスレジスタ４へセツトすべく信号
線１４１を通してセツト信号が送られる。もし、
信号線１３４が有効状態でなければ、状態判定マ
イクロ命令が信号線３０１に送出されても分岐は
行なわない。あるいは信号線１３４が有効状態で
あつても、信号線３０１に単なる分岐指示マイク
ロ命令が現れるか状態判定マイクロ命令が現われ
ないときは、状態フリツプフロツプ１５の内容に
従つた分岐は行なわれない。状態フリツプフロツ
プ１５の内容に従つて分岐を行なつた後はまた加
算器５によりアドレスレジスタ４のアドレスが＋
１されて、さらに次に実行すべきマイクロ命令を
マイクロ命令レジスタ３に読出す。その後Ａプロ
グラム命令のマイクロプログラムシーケンスが終
了すると、再び命令レジスタ１には次のプログラ
ム命令がセツトされ、同様に実行される。命令レ
ジスタ１にはＡプログラム命令の他にも状態ビツ
トを設定して実行するプログラム命令が現われる
が、Ａプログラム命令が実行されることで説明し
たと同様にして命令レジスタ１の特定出力を選択
する手段２０により信号線１０３あるいは信号線
１０４を選択し、状態フリツプフロツプ１５へそ
の内容をセツトし各プログラム命令を実行する。
ドレスをアドレスレジスタ４へセツトすべく信号
線１４１を通してセツト信号が送られる。もし、
信号線１３４が有効状態でなければ、状態判定マ
イクロ命令が信号線３０１に送出されても分岐は
行なわない。あるいは信号線１３４が有効状態で
あつても、信号線３０１に単なる分岐指示マイク
ロ命令が現れるか状態判定マイクロ命令が現われ
ないときは、状態フリツプフロツプ１５の内容に
従つた分岐は行なわれない。状態フリツプフロツ
プ１５の内容に従つて分岐を行なつた後はまた加
算器５によりアドレスレジスタ４のアドレスが＋
１されて、さらに次に実行すべきマイクロ命令を
マイクロ命令レジスタ３に読出す。その後Ａプロ
グラム命令のマイクロプログラムシーケンスが終
了すると、再び命令レジスタ１には次のプログラ
ム命令がセツトされ、同様に実行される。命令レ
ジスタ１にはＡプログラム命令の他にも状態ビツ
トを設定して実行するプログラム命令が現われる
が、Ａプログラム命令が実行されることで説明し
たと同様にして命令レジスタ１の特定出力を選択
する手段２０により信号線１０３あるいは信号線
１０４を選択し、状態フリツプフロツプ１５へそ
の内容をセツトし各プログラム命令を実行する。
本発明は以上説明したように、命令レジスタの
動作コードにより読出可能な第２の制御メモリと
命令レジスタの特定出力信号を選択する手段を持
ち命令レジスタに状態指定があるときは状態フリ
ツプフロツプにその状態を表示することにより第
１の制御メモリのマイクロプログラムルーチンを
分岐させることを可能とし、これにより第１の制
御メモリのマイクロ命令を各プログラム命令ごと
に専有することなく有効に使用できマイクロ命令
のビツト数を減らすことができる。
動作コードにより読出可能な第２の制御メモリと
命令レジスタの特定出力信号を選択する手段を持
ち命令レジスタに状態指定があるときは状態フリ
ツプフロツプにその状態を表示することにより第
１の制御メモリのマイクロプログラムルーチンを
分岐させることを可能とし、これにより第１の制
御メモリのマイクロ命令を各プログラム命令ごと
に専有することなく有効に使用できマイクロ命令
のビツト数を減らすことができる。
第１図は本発明の一実施例のブロツク図であ
る。 １……命令レジスタ、２……第１の制御メモ
リ、３……マイクロ命令レジスタ、４……第１の
制御メモリアドレスレジスタ、５……＋１加算
器、１１……第２の制御メモリ、１２……読出レ
ジスタ、１３……デコーダ回路、１４……分岐検
出回路、１５……状態フリツプフロツプ、２０…
…状態判定ビツト選択手段、２１〜２３……
AND回路、２４……OR回路。
る。 １……命令レジスタ、２……第１の制御メモ
リ、３……マイクロ命令レジスタ、４……第１の
制御メモリアドレスレジスタ、５……＋１加算
器、１１……第２の制御メモリ、１２……読出レ
ジスタ、１３……デコーダ回路、１４……分岐検
出回路、１５……状態フリツプフロツプ、２０…
…状態判定ビツト選択手段、２１〜２３……
AND回路、２４……OR回路。
Claims (1)
- １ 命令語を保持する命令レジスタと、マイクロ
プログラムを記憶する第１の制御メモリと、該制
御メモリから読出されたマイクロ命令を保持する
マイクロ命令レジスタと、次に実行すべきマイク
ロ命令のアドレスを選択的に保持し前記制御メモ
リへ供給するための制御メモリアドレスレジスタ
と、第１と第２の特定フイールドを含む第２の制
御メモリと、第１の特定フイールドを保持しかつ
前記第１の制御メモリをアクセスするために前記
制御メモリアドレスレジスタへ第１の特定フイー
ルドの信号を供給するためのレジスタと、第２の
特定フイールドを解読するデコード回路と、該デ
コード回路の信号により前記命令レジスタの複数
の特定出力信号を選択する選択手段と、該選択手
段により選択された信号を保持するフリツプフロ
ツプと、マイクロ命令がある事象を検出して分岐
するための分岐検出回路を含むことを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14897282A JPS5938853A (ja) | 1982-08-27 | 1982-08-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14897282A JPS5938853A (ja) | 1982-08-27 | 1982-08-27 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5938853A JPS5938853A (ja) | 1984-03-02 |
| JPH0128965B2 true JPH0128965B2 (ja) | 1989-06-07 |
Family
ID=15464787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14897282A Granted JPS5938853A (ja) | 1982-08-27 | 1982-08-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938853A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60250435A (ja) * | 1984-05-25 | 1985-12-11 | Nec Corp | 情報処理装置 |
| JPH01150933A (ja) * | 1987-12-07 | 1989-06-13 | Mitsubishi Electric Corp | マイクロプログラム制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5455336A (en) * | 1977-10-12 | 1979-05-02 | Nec Corp | Data processor controlled by microprogram |
| JPS5537656A (en) * | 1978-09-08 | 1980-03-15 | Fujitsu Ltd | Microprogram control system |
| JPS56137445A (en) * | 1980-03-27 | 1981-10-27 | Fujitsu Ltd | Conditional branch control system |
-
1982
- 1982-08-27 JP JP14897282A patent/JPS5938853A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5455336A (en) * | 1977-10-12 | 1979-05-02 | Nec Corp | Data processor controlled by microprogram |
| JPS5537656A (en) * | 1978-09-08 | 1980-03-15 | Fujitsu Ltd | Microprogram control system |
| JPS56137445A (en) * | 1980-03-27 | 1981-10-27 | Fujitsu Ltd | Conditional branch control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5938853A (ja) | 1984-03-02 |
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