JPS61220035A - 割り込み発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 割り込み機能を持たないプロセッサに対して付加される
割り込み回路であり、外部からの割り込み要求をジャン
プ・トウ・サブルーチン命令に変換してプロセッサへ入
力し、実行させる。

〔産業上の利用分野〕

本発明は、プロセッサの割り込み回路に関するものであ
る。

〔従来の技術〕

一般に、信号処理用プロセッサなどのような特定用途の
プロセッサには、ＬＳＩ設計上の制約や機構単純化への
要請から２割り込み機能を省略されているものが少なく
ない。

このような割り込み機能をもたないプロセッサを用いた
装置では、外部装置との間にインタフェースをつくる場
合、プロセッサ内にソフトウェアによる監視ループ（Ｗ
ＡＩＴＩＮＧ　　ＬＯＯＰ）を設け、外部装置に処理要
求が存在しているか否かを周期的に調べて、処理要求が
存在している場合に、その処理を行う方式、たとえばポ
ーリング。

セレクティング方式、がとられていた。

〔発明が解決しようとする問題点〕

割り込み機能を持たないプロセッサを使用する装置でも
、高速化が進むにつれ、外部に処理要求が生じたとき、
プロセッサが実行中の処理を中断して、即刻応答するこ
とが望まれる場合が増加している。

しかし、監視ループを用いて外部の処理要求を検出する
従来の方式では、監視のステップが実行されるまでは外
部の処理要求を待たせる以外に方法がなく、高速化が制
限されるという問題があった。

〔問題点を解決するための手段〕

本発明は１割り込み処理ルーチンへ分岐可能なジャンプ
・トウ・サブルーチン（ＪＳＲ）命令を利用して、これ
を外部装置からの割り込み要求に応答して、プロセッサ
のステータス信号に基づく所定のタイミングでハードウ
ェアにより発行し。

これをプロセッサへ次にフェッチする命令に代えて入力
し１次のステップで実行させることにより。

強制的に割り込むものである。

プロセッサへの入力タイミングはステータス信号からデ
コーダにより命令フェッチサイクルを検出して決定され
る。

この場合、ジャンプ・トウ・サブルーチン命令の命令コ
ードをデータ・バス上に直接発行し、プロセッサにフェ
ッチさせる回路方式と、ジャンプ・トウ・サブルーチン
命令が格納されているメモリのアドレスをアドレス・バ
ス上に発行し、メモリからデータ・バス上にジャンプ・
トウ・サブルーチン命令を読み出させ、プロセッサにフ
ェッチさせる回路方式とが可能である。

〔実施例〕

第１図は１本発明の１実施例回路の構成図である。

図において、１は割り込み機能をもたないプロセッサ、
２はデコーダ、３はメモリ、４はバッファ、５はアドレ
ス・バス、６はデータ・バス、１４は割り込み処理ルー
チン、ＩＲＱは割り込み要求信号、ＩＲＥは割り込みイ
ネーブル信号、ＪＳＲ命令はジャンプ・トウ・サブルー
チン命令、５ＴＡＴＵＳはステータス信号、ＯＥは出力
イネーブル信号、σＴはＯＥの反転信号を表す。

まず、第１図について、全体の動作概要を説明する。バ
ッファ４の入力にＪＳＲ命令をハード的に設定しておく
。また、プロセッサのステータス信号５ＴＡＴＵＳ、お
よび割り込み要求信号ＩＲＱ１割り込みイネーブル信号
ＩＲＥをデコーダ２に入れることにより、フェッチ・サ
イクルでかつ割り込み要求ができた時に、バッファ４の
出力（ＯＥ）がイネーブルになり、メモリ３の出力がデ
ィスエーブルになる。

そのため、バッファ４からデータ・バス６上にＪＳＲ命
令が現れる。この時のＪＳＲ命令の飛び先きを割り込み
処理ルーチン１４にしておくことにより割り込み動作が
可能となる。

次に第２図により、上記デコーダ２の詳細な説明を行う
。

第２図において、７はデコード回路、８はＲＳフリップ
フロップ（ＦＦＩ）、９および１０はそれぞれＤフリッ
プフロップ（ＦＦ２およびＦＦ３）、１１および１２は
ＡＮＤ回路である。

ここでは、プロセッサ１のＪＳＲ命令が１ワード命令で
ある場合を例とする。プロセッサ１のステータス信号５
ＴＡＴＵＳをデコード回路７に入れることによって、フ
ェッチ・サイクルを得る。

第２図の回路の動作タイミングを第３図に示しである。

外部からの割り込み要求があると、ＩＲＱがＨレベルに
なる。するとＲＳフリップフロップ（ＦＦＩ）の出力Ｑ
１がセットされる。

次にＩＲＱがＨレベルになってから最初のフェッチ・サ
イクルの始まりでＤフリップフロップ（ＦＦ２）の出力
Ｑ２がセットされる。

さらに後段のＤフリップフロップ（ＦＦ３）の出力Ｑ３
が、ＩＲＱがＨレベルになってから２つ目のフェッチ・
サイクルの始まりでセントされる。

このＱ３をＲＳフリップフロップ（ＦＦＩ）のリセット
に用いるため、Ｄフリップフロップ（ＦＦ３）がセット
されると同時にＲＳフリップフロップ（ＦＦＩ）はリセ
ットされる。

ここで、ＡＮＤ回路１１によりＱｌ、Ｑ２．フェッチ・
サイクルのＡＮＤを取ることによって。

ＩＲＱがＨレベルになってから２つ目のフェッチ・サイ
クルのみを抽出することができる。

さらにＡＮＤ回路１２によって、ＩＲＥをＱ４とＡＮＤ
をとることによって１割り込みの許可・禁止を制御する
ことも出来る。

ＩＲＥは９例えばメモリ・アドレスの成る番地にレジス
タを設定しておき、そのレジスタの特定ビットを割り当
てることによってソフトウェアで制御することが出来る
。また、外部からＩＲＨの制御を行えるようにすること
は容易である。

プロセッサのＪＳＲ命令が複数のワードから成る命令で
ある場合には、ワード数に相当する期間のフェッチ・サ
イクルをステータスのＩＲＱ、ＩＲＥから抽出するよう
にデコーダ２を構成しておき、データ・バス６にバッフ
ァ４から設定するコ・　−ドを、各フェッチ・サイクル
ごとに適当に変えてゆくことによって割り込み動作が行
われる。

また、第４図は他の実施例回路を示したものである。

図において、１はプロセッサ、２はデコーダ。

３はメモリ、４はバッファ、５はアドレス・バス。

６はデータ・バス、１３はバッファ、１４は割り込み処
理ルーチン、１５はＪＳＲ命令を示す。

第１図の回路の場合と異なり、バッファ４には。

メモリ３のＪＳＲ命令１５が格納されている場所のアド
レス（特定アドレスとして示されている）が供給されて
いる。

図示のように、プロセッサ１のアドレス・バス５にバッ
ファ１３を設けておき、デコーダ２の出力によって、プ
ロセッサ・アドレス・バス出力のバッファ１３の出力と
、特定アドレスがセットされたバッファ４の出力を制御
する。

よって、外部より割り込み要求があれば、デコーダ２の
出力がアクティブになり、それにより。

アドレス・バス５に、バッファ４にセットされた特定ア
ドレスが出力される。

メモリ３中のその特定アドレスにＪＳＲ命令を書き込ん
であるため、データ・バス６上にＪＳＲ命令が読み出さ
れ、プロセッサ１の割り込み動作がおこなわれる。この
ＪＳＲ命令の飛び先には割り込み処理ルーチン１４が書
き込んである。

〔発明の効果〕

以上述べた如（１本発明によれば、簡単な回路を付加す
るだけで１割り込み機能を持たないプロセッサに割り込
み処理をおこなわせ、外部からの処理要求に対して直ち
に応答することが可能となる。

【図面の簡単な説明】

第１図は本発明の１実施例回路（その１）の構成図、第
２図は第１図に示すデコーダの詳細回路図、第３図は第
２図に示す回路の動作タイミング図、第４図は他の実施
例回路（その２）の構成図である。 第１図において、１はプロセッサ、２はデコーダ、３は
メモリ、４はバッファ、５はアドレス・バス、６はデー
タ・バスを示す。

Claims (2)

【特許請求の範囲】
1. （１）ステータス線を有し、割り込み機能を持たないプ
   ロセッサに対して付加される割り込み発生回路であつて
   、 外部からの割り込み要求線と、上記プロセッサのステー
   タス線とを入力とし、割り込み要求が上がつてから命令
   フェッチ期間のみ能動状態となるデコーダと、 このデコーダの出力によつて出力を制御され上記命令フ
   ェッチ期間のみ、ジャンプ・トウ・サブルーチン命令の
   コードをデータ・バス上に設定するためのバッファと、 このバッファからジャンプ・トウ・サブルーチン命令を
   データ・バス上に設定しておく期間中、メモリの出力を
   上記デコーダの出力によつて高インピーダンス状態に保
   つためのインタフェース回路とにより構成されることを
   特徴とした割り込み発生回路。
2. （２）ステータス線を有し、割り込み機能を持たないプ
   ロセッサに対して付加される割り込み回路であつて、 外部からの割り込み要求線と上記プロセッサのステータ
   ス線とを入力とし、割り込み要求が上がつてから命令フ
   ェッチ期間のみ能動状態となるデコーダと、 ジャンプ・トウ・サブルーチン命令が書き込まれている
   メモリのアドレスをアドレス・バス上に設定するバッフ
   ァと、 このバッファから上記メモリのアドレスをアドレス・バ
   ス上に設定しておく期間中、プロセッサのアドレス・バ
   ス出力を上記デコーダの出力によつて高インピーダンス
   状態に保つための回路とにより構成されることを特徴と
   する割り込み発生回路。