JPS6229815B2 - - Google Patents

Description

【発明の詳細な説明】

〔本発明の技術分野〕 本発明はマイクロプロセツサの既存の機能的能
力を容易に拡張する技術に関する。具体的には、
本発明はマイクロプロセツサ及び共通システム・
バスを使用して接続された１個又はそれ以上のプ
ログラム論理アレイに関する。 〔背景の技術〕 プログラム論理アレイ（PLA）はコンピユー
タ・システムで命令を実行するために使用されて
来た。それに関する特許として、例えば米国特許
3949370（特開昭51−852）、同3962683、同
4074351がある。これら特許に示されたPLAは２
つのレベルに配列されている。１つのPLMは命
令又はアドレスを発生し、他の全てのPLAはそ
れに応答して最初のPLAよりも低いレベルでサ
ブルーチンを実行する。実際に、前記特許の各々
に開示されたPLAはCPUの順序制御を行うこと
ができる。もつと一般的に云えば、順序処理は米
国特許3983538に示されるようにPLAとそれに接
続されたメモリとを含むモジユールによつても広
範囲に行われた。モジユールは個別的に特殊化さ
れた（即ち、個性化された）動作能力及びレパー
トリを有する選択的にプログラム化されたミニプ
ロセツサとして自律的に動作するよう構成されて
いる。PLA及びメモリの組合せは高パフオーマ
ンスのエミユレータを形成しているとは云え、
PLAが比較的大きいため、それは本発明に比較
してコストが高いという欠点を有する。本発明に
従うPLA及びマイクロプロセツサの組合せは、
PLAが比較的小型であり、低価格のマイクロプ
ロセツサが市場で入手できるという点で、低コス
トで実現でいるという利点を有する。 〔本発明の要約〕 本発明は、命令の所与の標準セツトを実行する
に当り、マイクロプロセツサの機能的能力を拡張
して少なくとも１個の追加的命令を実行せしめる
システムに関する。このシステムはマイクロプロ
セツサ及び少なくとも１個のプログラム論理アレ
イ（PLA）を含む。これらはマイクロプロセツ
サに関連した標準システム・バス（制御、アドレ
ス、データ）を介して相互に通信する。各PLA
は機能実行ユニツトとして使用される。即ち、こ
のユニツトはマイクロプロセツサから受取られた
各々のアドレスを命令として解釈し、それに応答
して命令を実行し、その結果をデータ・バス上に
置く。この構成によりシステムのモジユラ性及び
機能的柔軟性が与えられる。又、システムのコス
ト／パフオーマンスを改善し設計のターンアラウ
ンド時間を早くするため、特別注文の命令を付加
することが可能である（即ち、マイクロプロセツ
サの既存のCPU能力が拡張される）。更に、マシ
ン動作が容易になる。マイクロプロセツサの機能
的能力は、マイクロプロセツサを改造することな
く拡張され、開発コストは低くなり、PLA設計
に伴うターンアラウンド時間の早さを十分に亨受
することができる。 第１図は本発明のシステム・ブロツク図を示
す。システムの構成要素は標準システム・バス
（制御バス１、アドレス・バス２、データ・バス
３）を介して相互に通信する。このようなバス構
造は、マイクロコンピユータ応用業務に必要なハ
ードウエア及びソフトウエアを単純化するため
に、市販のマイクロプロセツサ（MPU７）で採
用されてる特徴である。PLA４、５、６は機能
実行ユニツトとして使用される。それらはシステ
ム構成ブロツクの１部であり、高レベル命令を実
行するためにシステム・バスへ直接にプラグイン
できる構造を有する。MPU７、ROM８、メイ
ン・メモリ９はモトローラ6800、インテル8080の
如き市販の標準マイクロコンピユータの構成要素
である。6800及び8080マイクロコンピユータの構
成要素の数は異つているが、それらのバス構造は
同一であり、10本の制御線と16本のアドレス線と
８つの双方向性データ・バスとを有する。第２図
は6800プロセツサ・ユニツトの機能ブロツク図を
示す。マイクロの数、周辺入出力ポートの数、直
接メモリ・アクセス・アドレス・ビツト数などの
機能的能力を拡張するため、同一設計思想を有す
る２つ又はそれ以上のPLAが並列に接続されて
よい。 本発明の装置はMP、PIO、DMAの３つの形式
で構成することができる。MP構成はサブルーチ
ン、乗算、変換テーブル、特殊アルゴリズム、カ
ウンタ／タイマ機能、パリテイ検査／発生、
CRC（巡回冗長検査）、ポーリング・シーケン
ス、ピンポン・バツフア制御、比較／ブランチ機
能等の高レベル・マクロ機能を実行する（例え
ば、第１図のPLA４）。PIO構成は周辺装置１０
をMPU７へインターフエイスし、SERDES
（SERIALIZER／DESERIALIZER）処理、デー
タ・フオーマツト発生、タイム・インターバル解
読データ検出、変移パルス発生、モデム（変調装
置／復調装置）動作、加算／挿入／削除処理など
の入出力機能を実行する（例えば、PLA５）。
DMA構成はメイン・メモリ９と外部装置（図示
せず）との間で直接にデータを転送する（例え
ば、PLA６）。PLA４，５，６がプログラム制御
の下でどのようにしてマイクロプロセツサ
（MPU）７と通信するかの例を示そう。 マクロプロセツサ（MP）構成 マイクロプロセツサ（MPU）７によつて制御
されるPLA４の適当な動作は、或る種の制御及
びタイミング信号が与えられ、PLA４が特定の
機能（組合せ又か順次の）を有効に遂行できるよ
うPLA４の周辺回路を区分することを要する。
MP構成として形成されたPLA４のブロツク図は
第３図に示される。 双方向性データ・バス３はMPU７との間でデ
ータを転送する。データ出力駆動器１１はTSC
線１２によつて制御される３状態駆動器である。
TSC線がオンになると、出力は実際上開放回路
となる（高インピーダンス状態）。これは出力ラ
ツチ１３中に記憶されたデータをデータ・バスか
ら絶縁する。データ入力ラツチ１４は、入力バツ
フアとして使用されかつILC線１５によつて制御
されるゲーテツド・ラツチ（Ｄ形又は極性保持）
である。ILC線が高になると、入力はゲートされ
ない。これはデータ・バス上のデータがPLAを
通つてシンキング（処理）されることを禁止す
る。 マクロをアドレスするため、８つの入力が使用
される。マクロは特定の機能を実行するビツト・
パターン（即ち、product terms）の群である。
本質的には、アドレス自体はマクロ動作コードと
して使用され、アドレス・バス２に関連した８個
の入力ラツチ１４は命令レジスタとして使用され
る。８つの入力がどのようにしてアドレス・バス
２へ接続されるかに従つて、アドレス可能なマク
ロの数は異なる。第４図は典型的なMPシステム
のメモリ・マツプを示す。このマツプは各々のシ
ステム構成要素が置かれているメモリ・ロケーシ
ヨンを表わす。例えば、アドレス・ビツト１５及
び１４はPLA４アドレス入力へ結合される。従
つてアドレス・ビツト１５が高でアドレス・ビツ
ト１４が低である時、PLA４はデータ・バス３
上でMPU７と通信している。PLA４を決定する
ために２ビツトが使用されるので、残りの６ビツ
トは最大64個のマクロ動作コードを使用可能にす
る。２つ又はそれ以上のマクロが常に連続して生
じるのであれば、マクロの数はそれよりも多くて
よい。これらのマクロはいくつかのPLA中に配
分される。ここで注意すべきは、第４図に示され
るようなメモリ・マツプの方法を使用すれば、無
用なメモリ・アドレスは非常に少なくなることで
ある。もし利用可能なメモリ・アドレスの全ての
ビツトが使用されるのであれば、16本の線より成
るアドレス・バス又は外部解読回路が使用されね
ばならない。 第３図のリセツト入力１６は、電源故障の時に
生じるパワーダウン条件又はプロセツサに初期起
動の時に、PLA４をリセツトしスタートするこ
とを可能にする。リセツト入力線１６がアツプに
なると、PLA４にあるORアレイ１７の全てのレ
ジスタ及びラツチはクリアされ、停止線２３は
「高」状態になる。読出し書込み（Ｒ／Ｗ）入力
線２１は第２図のMPU７のＲ／Ｗ制御線２１へ
接続されている。第２図はモトローラ6800マイク
ロプロセツサの機能ブロツク図である。入力２１
は、MPU７が読出し（高）状態又は書込み
（低）状態のいずれにあるかをPLM４へ知らせ
る。更にこの入力は、MPU７又はPLA４のいず
れへデータ・フローが生じるかを制御するため、
ILC線１５へ接続される。読出しサイクルの場
合、ILC線１５は「高」状態にあり、入力ラツチ
１４へのゲート入力は閉じられる。書込みサイク
ルの場合、それらは開らかれる。 データ・バス能動線２２は第２図のMPU７の
データ・バス能動線２２へ接続される。この線は
通常の動作においては位相２クロツク（φ２）に
よつて駆動される。それはマクロの実行を能動化
するための有効なデータがデータ・バス３上に存
在することをPLA４へ知らせる。 停止線２３は第２図のMPU７の停止線２３へ
接続される。停止線２３が低状態にある時、
MPU７における全ての活動は停止され、MPU７
は命令の終了時に停止する。MPU７とPLA４は
非同期して動作するから、停止信号はPLA４が
そのタスクを完了するまでMPU７を待ち状態に
おく。PLA４が１つのマクロを実行するのに、
そのマクロが順次機能であれば、１サイクルより
多くのサイクルを取るかも知れない。そのマクロ
が組合せ機能であれば、PLA４は１サイクルを
取り、停止信号は必要でない。 走査イン線２４と走査アウト線２５はテスト目
的のため設けられている。ORアレイ１７中の全
てのラツチ（即ちアキユームレータ２６、マクロ
命令レジスタ２７、出力ラツチ１３）は直列に接
続されてシフト・レジスタを形成しているから、
テスト・データは走査イン線からシフトインさ
れ、テスト結果は走査アウト線からシフトアウト
されることができる。 ANDアレイ２６の制御入力部分及びアドレス
入力部分のためには、２ビツトの区分は必要でな
い。何故ならば、それらは厳密に解読のために使
用され、論理を実行するためには使用されないか
らである。今まで説明した入力は位相スプリツタ
２７へ接続される。ANDアレイ２６の「２→
４」解読器（データ・バス部分）２８及び「２→
４」解読器（フイードバツク部分）２９は論理機
能を高めるために２ビツトの区分をされている。
ANDアレイは100個のproduct termsを有し、80
×100ビツトとして構成されている。ここで注意
すべきは、高レベル命令を実行する適用業務にお
いては、product termsの数は入力の数より重要
であることである。「２→４」解読器２９は論理
フイールド３０及びマクロ選択フイールド３１に
分割される。論理フイールド３０は16ビツトの幅
を有し、組合せ機能及び順次機能を実行し、マク
ロ選択フイールド３１は４ビツトの幅を有し、マ
クロを選択するために使用される（全部で16個の
マクロ）。 ORアレイ１７のフイードバツク部分はアキユ
ームレータ（ACCUM）１２６及びマクロ命令レ
ジスタ（MIR）１２７のフイールドに分割され
る。アキユームレータ・フイールドは16ビツトの
幅を有し、２つのアキユームレータ部分より成
り、２ビツトずつ区分されている（A0B0、
A1B1、A2B2など）。マクロ命令レジスタ・フイ
ールドはアドレス・バス２と同じようにマクロを
選択するためのものである。しかし、１つのマク
ロが次のマクロに続いているような順次機能を実
行するためには、マクロ命令レジスタ１２７はそ
の実行を早くする。何故ならば、プロセツサはア
ドレス・バス２を介してPLA４へマクロ命令動
作コードを送る必要はないからである。アレイの
出力ラツチ１３はJK形のラツチを出力バツフア
（11ビツト）として使用する。出力ラツチ１３の
次には、３状態能力を有するデータ出力駆動器
（オフチツプドライバ）が続いている。ORアレイ
１７は62×100ビツトの構成を有する。 PIO（周辺入出力）構成 第５図のPIO構成において、握手（hand−
shake）信号に関連した入出力ポートがPLA５へ
付加される。周辺入力３２及び周辺出力３３はキ
ーボード、CRTデイスプレー、プリンタ、磁気
記憶装置（テープ又はデイスク）センサ及びアク
チユエータ群の如き周辺装置へ接続されている。
通常の動作において、これらの入出力ポートは外
部装置（図示せず）とMPU７（第１図）との間
でPLA５を介してデータ（１バイト又は２バイ
ト）を転送するために使用される。線３４上の入
力準備完了信号は周辺装置から来る。それはデー
タが周辺入力で利用可能であることをPLA５へ
知らせる。線３５上の入力通知信号は周辺装置へ
行く。それはデータが受取られたことを周辺装置
へ知らせる。出力要求線３６は周辺装置がデータ
を要求していることをPLA５へ知らせる。出力
準備完了線３７はデータがPLA５の周辺回路出
力で利用可能であることを周辺装置へ知らせる。
割込み要求１線３８はマシン内でハードウエア割
込みシーケンスが発生されることを要求する。ハ
ードウエア割込みシーケンスのプログラム・フロ
ーは第６図に示される。MPU７がこの要求を認
識する前に、それは実行されている現在の命令を
完了するまで（第６図の４６）待機しなければな
らない。現在の命令が完了された時点で、MPU
７（第１図、第２図）の条件コード・レジスタの
割込みマスク・ビツトがセツトされていなければ
（第６図の４７）、マシンは割込みシーケンスを開
始する。第２図のインデツクス・レジスタ３９及
び４０（XREG（XH）及びXREG（XL））、プロ
グラム・カウンタ４１及び４２（PC（ｎ＋１）
Ｈ及びPC（ｎ＋１）Ｌ）、アキユームレータ４３
及び４４（ACCA及びACCB）、条件コード・レ
ジスタ４５（COND、CODE）の内容はスタツク
上に記憶される（第６図の４８）。次いで、MPU
７は高の割込みマスク・ビツトをセツトしてそれ
以上の割込みが生じないようにすることによつ
て、割込み要求に応答する（第６図の４９）。サ
イクルの終りに、プログラム・カウンタは16ビツ
ト・アドレスをロードされる（第６図の５０）。
この16ビツト・アドレスはメモリ・ロケーシヨン
FFF８及びFFF９の内容であり、ベクトル・ア
ドレスを指定する。これらのロケーシヨンでロー
ドされたアドレスは、MPU７をメモリ中の割込
みチーチンへブランチさせる。停止線２３は割込
みを認識するために高状態になければならない。
２本以上の割込み要求線を使用する場合、外部割
込み優先順位回路をマシンへ付加することができ
る。 第５図を参照すると、ANDアレイ５１の周辺
回路は入力ラツチ５２、位相スプリツタ５３、
「２→４」解読器５４及び５５を含み、これらは
前述した第３図のPLA４におけるANDアレイ２
６の対応する部分と類似している。ここで注意す
べきは、入力バツフアとして使用される入力ラツ
チ５２（Ｄ形）は、周辺装置からの信号が安定し
ていないかも知れないので必要となることであ
る。即ち、パルス幅は狭いかも知れず又は大きい
かも知れない。入力ラツチは入力信号が利用可能
な最小の時間を有することを許す。入力ポートが
８本であるか16本であるかによつて、ANDアレ
イ５１は96×80ビツト又は112×80ビツトとして
構成される。 ORアレイ５６の周辺回路はアキユームレータ
５７（Ａ及びＢ）、マクロ命令レジスタ５８、出
力ラツチ５９、データ出力駆動器６０、TSC線
６１を含む。これらは前述した第３図のPLA４
におけるORアレイ１７の対応する部分と類似し
ている。ORアレイ５６は、出力ポートにある線
の数に従つて84×80ビツト又は100×80ビツトと
して構成されている。 DMA（直接メモリ・アクセス）構成 デイスプレー、プリンタ、デイスク又はテープ
記憶装置を使用する適用業務においては、メイ
ン・メモリ９（第１図）と外部装置（図示せず）
との間でデータ・ブロツクが頻繁に転送される。 DMA手法は、MPU７を使用しないで、メイ
ン・メモリ９との間でデータを転送することがで
きる。これによつて、MPU７のスループツトは
改善される。DMA構成をとるPLA６は第７図に
示される。この構成において、PLA６の出力に
出力線（16ビツト・アドレス・バス）62が必要で
あり、かつバス利用可能線６３、有効メモリ・ア
ドレス線６４、読出し書込み線６７に制御信号が
必要である。 バス利用可能線６３は第２図のMPU７から接
続され、DMA許可を与える。MPU７が停止さ
れ、３状態線の全てが高インピーダンス状態にな
つてDMA転送の開始が可能であることを示す
時、線６３が高状態になる。 有効メモリ・アドレス線６４はデータ出力駆動
器６５の開放コレクタ・ゲートから与えられ、
MPU７が停止した時に低となる。この線はMPU
７（第２図）の有効メモリ・アドレス線とワイヤ
OR結合されており、DMA転送の間に第１図のメ
イン・メモリ９を能動化するのに使用される。読
出し書込み線６７はDMA動作の間に転送方向を
制御するために使用される。この出力はTSC2線
７０によつて制御される。PLA６の入力におけ
る線６７の信号は反転してバス利用可能線６３へ
ゲートされる。バス利用可能線６３が高である
時、読出し書込み線６７はPLA６のANDアレイ
６８における対応する列へ何の影響も及ぼさな
い。 ここで注意すべきはアドレス・バス２、デー
タ・バス３、線６７へ接続されたPLA出力線６
２，６９，７０は３状態出力を有することであ
る。この出力は、バス利用可能線６３が低であり
かつMPU７がアドレス・バス、データ・バス、
制御バスを制御している時、高インピーダンス状
態にある。停止信号線２３はDMA要求を出すた
めに使用される。このDMA要求はMPU７が停止
して３状態線の全てを高インピーダンス状態にす
ることを命じる。MPU７の停止によつて生じる
DMA転送の動作及びタイミングの詳細は当技術
分野で周知である。PLA６の残りの入出力線及
び周辺回路は前述したMP及びPIO構成の場合と
同じである。 プログラム制御 各々のPLAの中には、マクロと呼ばれるビツ
ト・パターン又はproduct termsの群が存在す
る。マクロは特定の機能を実行する。各マクロは
高レベル命令の動作コードを与えられ、この動作
コードはアドレス・バスを介してANDアレイに
よつて対比（即ち解読）される。対比が得られた
時、そのマクロは実行され、その結果は実行され
ている機能に従つてアキユームレータ又は出力ラ
ツチへ一時的に記憶される。次いで、その結果は
プロセツサへ戻されるか、外部装置へ転送されね
ばならない。 各PLAは高レベル命令を実行するための高速
機能実行ユニツトである。元来、高レベル命令は
プロセツサ内でサブルーチンを介してステツプ順
序に従つて実行される。MPU７がモトローラ
6800マイクロプロセツサとした場合、MPU７と
PLA４，５，６（第１図）との間のデータ転送
制御は、１つの例として次のような命令を使用す
ることによつて達成される。

【表】

【表】 上に列記された6800の命令の使用法を説明する
ために、PLAマクロ命令とそれらの動作コード
が次の表に示される。

【表】 次の例は上記の命令の使用法を示す。 例 １ MPU７のアキユームレータＡに記憶された２
進データの１バイトがPLA４（第１図）にある
テーブルを介して変換され、その結果がMPU７
のアキユームレータＢへ戻されるものとする。こ
の動作のプログラム・フローは第８図に示され
る。第２図のプログラム・カウンタ（PC）４１
及び４２がROM８のロケーシヨンｎにあるJMP
命令のところまで来ると、JMP命令が実行された
後にそれはサブルーチン・ロケーシヨンＫへジヤ
ンプする。同時に、次のメイン命令のロケーシヨ
ンｎ＋２がスタツクに記憶される。これが終つた
後、MPUはSTAA、CNV（変換命令、10000001
とコード化される。第３図参照）をフエツチしこ
れらを実行することによつて、サブルーチンを実
行し始める。そのタイミングは第９Ａ図に示され
る。この書込みサイクルの間に、アキユームレー
タＡの内容は、データ・バス３を介してPLA４
（第３図）へ送られ、ANDアレイ２６のCNV1テ
ーブルを介して変換され、変換された結果は出力
ラツチ１３に記憶される。第１変換サイクル
（CNV1）の終りに、停止線２３及びデータ出力
駆動器（３状態駆動器）１１はオンにされる。第
２変換サイクル（CNV2）が完了した時に、停止
線２３はオフにされる。しかしデータ出力駆動器
１１は高インピーダンス状態にとどまる。 ここで指摘しておきたいことは、フエツチ・サ
イクルの間、STAA動作コード（１バイト）は
MPU７の命令レジスタ中に記憶され、CNV動作
コード（２バイト）はMPU７の一時的レジスタ
に記憶されていることである。実行サイクルの
間、STAA動作コードとCNV動作コードとはそ
れぞれMPU７の解読回路とPLA４のANDアレイ
２６を介して解読される。停止信号が能動化され
た時、MPU７は停止信号がオフにされるまで待
ち状態におかれる。その後、プログラム・カウン
タPCが増進され、MPU７は次の命令LDAB及び
P1OLO（PLA４の出力ラツチ開放命令、
10000010とコード化される。第３図参照）をフエ
ツチしそれらを実行し始める。P1OLO命令が実
行される時、線１２上のTSC信号が低になる。
これは出力ラツチ１３の出力を高インピーダンス
状態から通常の状態へ戻し、出力ラツチ１３の内
容はデータ・バス３で利用可能となる。この読出
しサイクルのタイミングは第９Ｂ図に示される。
このサイクルが完了した後、出力ラツチ１３の内
容はアキユームレータＢへロードされ、サブルー
チンからの戻り（RTS）が生じる。次いで、PC
は次のメイン命令のロケーシヨンｎ＋２へ行く。
その間に、スタツク・ポインタSPは第８図に示
されるように前のロケーシヨンｍを指示する。 例 ２ 第１図の周辺装置１０（例えば、センサ）から
のデータが先ず第５図のPLA５にあるCNVテー
ブルを使用して変換され、その結果が「CMP＆
AJS」マクロを使用して比較及び調整を行うため
にPLA４へ送られるものと仮定する。調整され
たデータは、周辺装置１０がそれに付加された機
械的スイツチを能動化するためにそのデータを要
求するまで、MPU７のアキユームレータＡ中に
記憶されるものとする。 第６図及び第１０図はこの動作のプログラム・
フローを示す。第５図を参照して、周辺装置１０
からのデータが利用可能になり、線３４上の入力
準備完了信号がアツプになると、データはAND
アレイ５１のCNVテーブルを介して処理され
る。その結果は出力ラツチ５９に記憶される。同
時に、線３８上の割込み要求信号が下降する。
MPU７が割込み要求信号を感知した時、それは
第６図に示されるハードウエア割込みシーケンス
を通り、プログラム・カウンタPCは第１０図に
示される割込みルーチン・ロケーシヨンＫへジヤ
ンプする。MPU７は命令LDAA、P2OLO（PLA
出力ラツチ開放命令、第５図では10000100とコー
ド化される。）をフエツチしそれらを実行し始め
る。P2OLO命令の機能は前述したP1OLO命令の
機能と同じである。それらを実行した後、MPU
７はPLA５の出力ラツチ５９の内容をアキユー
ムレータＡへロードする。 第１１図はPLA５とMPU７とに関して制御線
のタイミングを示す。第１０図に示されるよう
に、PCがロケーシヨンＫ＋２に進んだ時、MPU
７はSTAA及び「CMP＆AJS」（比較及び調整）
命令をフエツチしかつ実行しようとする。これは
アキユームレータＡの内容をPLA４へ転送さ
せ、「CMP＆AJS」マクロ（動作コードは第３図
に示されるように10000011）を通らせる。その結
果はPLA４の出力ラツチ１３に記憶される。こ
れらのデータはMPU７が次の命令LDAA及び
P1OLOを実行する時、アキユームレータＡへ戻
される。最後に、割込みからの戻り」（RTI）命
令の実行は割込みルーチンを終らせ、MPU７の
制御をメイン・プログラムへ戻す。 周辺装置１０及びMPU７（6800）は非同期的
に動作するから、周辺装置によるデータの要求は
RTI命令が実行される前又は後のいずれにおいて
もなされてよい。もしそれがRTI命令が実行され
る前に起り、周辺装置１０からの出力要求線３６
（第５図）を上昇させることによつて、線７１上
の「割込要求２」が信号が能動化されると、
MPU７は第１の割込み要求が完全にサービスを
受けるまで、次の割込みを認知しない。「割込み
要求２」信号がMPU７によつて認識された時、
外部割込み優先順位回路は、第１０図の下部に示
されるようなベクトルを得るために、MPU７を
メモリ（ROM８）中の適当なロケーシヨンＬへ
導く。MPUの次のステツプは命令STAA及び
DBPO（「データ→バスから周辺装置への出力」
命令、第５図では10000101とコード化される。）
をフエツチして、それらを実行することである。
これはデータ・バス３を介してアキユームレータ
Ａの内容を周辺出力ポートへ転送する。同時に、
第５図の出力準備完了線３７が能動化される。 第１１図のＢの部分はMPU７から周辺装置１
０へのデータ・フローのタイミングを示す。ここ
で注意すべきは、通常の握手モード動作におい
て、第５図の入力準備完了信号（線３４）及び出
力要求信号（線３６）（共に周辺装置から来る）
は、出力準備完了信号（線３７）及び入力通知信
号（線３５）（共にPLA５から出る）が高状態に
置かれた後に到着することである。第１２図は
PLA４及び５を介して起る周辺装置とMPU７と
の間の全てのデータ・フローを示す。そこには、
フローを制御するために使用される命令も示され
る。 例 ３ 第１図のメイン・メモリ９からCRTデイスプ
レー（図示せず）へ、データ・ブロツクの最初の
ロケーシヨンをM1と指定し、最後のロケーシヨ
ンM2と指定してデータ・ブロツクを転送するも
のと仮定する。通常の動作において、キーボード
の如き入力装置は周辺装置１０の入力へ接続さ
れ、CRTは周辺装置１０の出力へ接続されてい
る。周辺装置１０はPLA５へ接続され（第１
図）、直接メモリ・アクセス（DMA）動作は第７
図のPLA６によつて実行される。 割込みサービス・ルーチンを使用したDMA転
送のプログラムは次の表に示される。

【表】

【表】 キーボードがデータ転送の信号を発生すると、
プロセツサは割込みルーチンのサービスを開始す
る。先ず、M1及びM2アドレスがPLA６（第７
図）のアキユームレータＡ及びＢ（A0B0、
A1B1、…）へロードされる。次に、PLA５（第
５図）のORアレイ５６にある「データ・バスか
ら周辺出力」（DBPO）マクロ及びPLA６（第７
図）のORアレイ７２にある「増進、比較、アド
レス・アウト選択」（INCMPS）マクロが選択さ
れる。DBPOマクロは第５図のデータ・バス３か
ら周辺出力３３（CRT）へメモリ・データを転
送する通路を与える。INCMPSマクロは第７図に
おけるPLA６のアキユームレータＡからPLA出
力線６２（アドレス・バス）へデータを転送する
ためカウンタ、比較器及び通路を組合せる。線６
３上のバス利用可能（DMA許可）信号が高にな
つた後にマクロが実行される時、カウンタはM1
からM2への計数を開始し、次いで停止する。し
ばらくして、一連のメモリ・アドレスが発生さ
れ、メイン・メモリからデータがフエツチされ、
次いでPLA５のDBPO通路を介してCRTデイス
プレーへ移される。 第７図の線２３上にある停止（DMA要求）信
号は現在実行されている命令と同期していないか
も知れないので、停止信号が低になつてから線６
３上のバス利用可能（DMA許可）信号が高にな
るまで変動する時間遅延を生じるかも知れない。
停止線２３がソフトウエア割込み（SWI）命令の
ような長い命令（12サイクル長）の第１サイクル
で低になると、最大の時間遅延が生じる。MPU
７のアドレス、データ及び読出き書込み信号が高
インピーダンス状態になるために必要な１サイク
ルが、SWI命令を完了するのに必要な12サイクル
へ加えられる。DMA転送の動作においては、こ
の遅延を考慮に入れなければならない。

【図面の簡単な説明】

第１図は本発明に従うモジユラー形マクロ処理
システムのシステム・ブロツク図、第２図は本発
明で使用するのに適した市販されているマイクロ
プロセツサの機能ブロツク図、第３図は本発明に
従うマイクロプロセツサ構成のブロツク図、第４
図は第３図の実施例に関連したメモリ・マツプ、
第５図は本発明に従う周辺入出力構成のブロツク
図、第６図は第２図のマイクロプロセツサに関連
したプログラム流れ図、第７図は本発明に従う直
接メモリ・アクセス構成のブロツク図、第８図は
第３図の実施例に関連したプログラムの流れ図、
第９Ａ図及び第９Ｂ図は第３図の実施例に関連し
たタイミング図、第１０図は第５図の実施例に関
連したプログラムの流れ図、第１１図及び第１２
図は第５図の実施例に関連したタイミング図であ
る。 １……制御バス、２……アドレス・バス、３…
…データ・バス、４，５，６……プログラム論理
アレイ（PLA）、７……マイクロプロセツサ、８
……ROM、９……メイン・メモリ、１０……周
辺装置、１１……データ出力駆動器、１３……出
力ラツチ、１４……データ入力ラツチ、１７……
ORアレイ、２６……ANDアレイ、２７……位相
スプリツタ、２８，２９……「２→４」解読器、
１２６…アキユームレータ、１２７…マクロ命令
レジスタ。

Claims (1)

【特許請求の範囲】
1. １ マイクロプロセツサが制御バス、アドレス・
   バス、データ・バスを含む標準バス・システムを
   介してシステム構成要素と通信するシステムにお
   いて所与の標準命令セツトをマイクロプロセツサ
   が実行する能力以上に少なくとも１個の追加的命
   令を実行するようマイクロプロセツサの機能的能
   力を拡張する装置であつて、少なくとも１個のプ
   ログラム論理アレイが上記制御バス、アドレス・
   バス、データ・バスへ接続されていること、上記
   標準命令セツトを上記制御バスへ与えアドレスを
   上記アドレス・バスへ与えるように上記マイクロ
   プロセツサが上記標準バス・システムへ接続され
   ていること、上記プログラム論理アレイは上記ア
   ドレスを追加的命令として解釈する手段を有する
   こと、上記プログラム論理アレイは上記アドレス
   に応答して上記追加的命令に対応するマイクロ命
   令を実行し結果の信号を発生する手段を有するこ
   とより成るマイクロプロセツサ能力拡張装置。