JP2845433B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP2845433B2 JP2845433B2 JP62224655A JP22465587A JP2845433B2 JP 2845433 B2 JP2845433 B2 JP 2845433B2 JP 62224655 A JP62224655 A JP 62224655A JP 22465587 A JP22465587 A JP 22465587A JP 2845433 B2 JP2845433 B2 JP 2845433B2
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- Japan
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- control signal
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- integrated circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に関し、とくに１つの半導体チ
ップ上に命令を格納するためのメモリ（ROM）およびそ
の命令を解読して処理を実行する実行部を含む集積回路
装置に関する。 〔従来の技術〕 従来、内部にROMを有する集積回路装置に於ては、内
蔵したROMに格納されている命令をデコードし、それに
より生成される制御信号を用いて実行すべき動作が決定
されるように設計されている。例えば、マイクロプロセ
ッサやフロッピーディスク等の周辺機器を制御する周辺
コントローラ等はすべて上記のように設計されている。 〔発明が解決しようとする問題点〕 上述した従来の集積回路装置に於ては、ROMに格納さ
れる命令により実行可能な動作が決定されるため、その
処理能力はROMの物理的大きさ（すなわち、命令数や命
令ビット長）によって制約されてしまう。従って、処理
能力を向上させようとすれば、命令数を増やしたり、各
命令のビット長を長くしたりしなければならないが、い
ずれもROMの容量のみならずそのROMへアドレスを供給す
るプログラムカウンターのビット長をも増さねばならな
いという設計上大きな変更が必要となる。この結果、過
去に開発された集積回路装置を基準にしてこれに機能を
追加したり、一部を改良しようとしても、命令体系自体
を変更しなければならないため、大規模な設計変更が要
求され、改良品の完成が非常に遅れるという欠点があっ
た。しかしも、既知の集積回路装置は、それ自体できる
限りコンパクトに、かつ無駄なく設計されており、これ
をさらに改良するためには、命令を変更せざるを得ない
のが現状である。例えば、複数バイトのデータをシリア
ルに転送する機能を有する集積回路装置においては、転
送すべきデータをバイト単位で転送先に要求し、かつ転
送先から読み出されたデータに誤りがないかどうかのチ
ェックをバイト単位で行なわなければならない。その
際、データのチェックは転送先に対して次のバイトデー
タの読み出しを要求する命令を規準にして前回転送され
たバイトデータのチェックを行なうようにしている。し
かるに、最終バイトデータに関しては次のバイトデータ
を要求する命令が出されないため、この最終バイトデー
タのチェックができないという不都合が生じる。従っ
て、この不都合を解消するためには、最終バイトデータ
であることを検出し、かつそのデータをチェックするた
めの専用の命令を設けなければならない。しかしなが
ら、ROMの中にはこの専用の命令を割り当てられるだけ
のスペースがない場合、ROMの命令コード体系自体をす
べて変更しなければならないわけである。さらに、この
ような専用命令を追加できたとしても、かかる新規な命
令を追加した分、命令の読み出し時間とその解読時間と
が増加するため、処理速度が低下するという欠点もあ
る。 従って、本発明の目的は命令数や命令コードを変更す
ることなく新たな機能を設定できる集積回路装置を提供
すること、さらにはこの新たな機能を追加してもそれに
よって処理速度の低下を招くことのない新規な集積回路
装置を提供することである。 〔問題点を解決するための手段〕 本発明の集積回路装置は、命令を格納するメモリと、
該メモリへアドレスを供給するアドレス回路と、前記ア
ドレス回路から第１のアドレスが出力されたときにそれ
によって読み出された第１の命令を解読して第１の制御
信号を生成し、前記アドレス回路から第２のアドレスが
出力されたときそれによって読み出された第２の命令を
解読して第２の制御信号を生成する解読回路と、前記第
１および第２の制御信号によって各々制御される第１お
よび第２の被制御回路とを含む集積回路装置において、
前記第１のアドレスが出力されたことを検出して、前記
第２の被制御回路を制御する第３の制御信号を前記解読
回路とは独立に生成する手段を設けたことを特徴として
いる。 〔実施例〕 次に本発明の実施例を図面を参照してより詳細に説明
する。第１図は、本発明の一実施例を示すブロック図
で、１は命令を格納するためのメモリ（ROM）、２はROM
の中から一つの命令を選びだすアドレスデコーダ（A
D）、３はアドレスデコーダによってデコードされるア
ドレスを出力するプログラムカウンタ（PC）、４はROM1
から読み出された命令を一時格納するインストラクショ
ンレジスタ（IR）、５はインストラクションレジスタに
格納された命令を解読し制御信号を生成するインストラ
クションデコーダ（ID）、６は本発明によるところの所
定のアドレス10を検出してインストラクションデコーダ
５とは独立に制御信号14を生成する回路、７は生成回路
６およびインストラクションデコーダ５の制御信号をワ
イヤードオアする論理回路、８は論理回路７の出力によ
り制御される被制御回路（CR）、９はプログラムカウン
タの出力であるアドレス（Ａ）、11はROM1へのアドレス
（RA）、12はROMから出力される命令コード、13はイン
ストラクションレジスタ４の出力である。 第１図の装置において、インストラクションデコーダ
５はRoM1から読み出された各命令を解読して各種制御信
号15,16,17,19〜21を生成する。デコードされるべき命
令はプログラムカウンタ３の内容によって指定される。
ここでインストラクションデコーダ５で生成される制御
信号16と生成回路６で生成される制御信号14は実質的に
同じ機能を果たす信号である。ただし、制御信号16はRo
M1の中の所定の命令を解読して得られる信号であるのに
対し、制御信号14は前記所定の命令をRoM1から読み出す
時に用いられるアドレスとは別のアドレスがアドレスデ
コーダ２に入力される時に生成される信号である。従っ
て、装置は制御信号14が生成され、それによって被制御
回路８が制御される時はインストラクションデコーダ５
で生成された制御信号16以外の制御信号（例えば信号1
9）によって別の動作を同時に実行することができる。
しかも制御信号14はアドレス10を基にして生成されるの
で、メモリ１内の命令数を増加することも、命令コード
を変更することも不要である。従って、単に生成回路６
および論力回路７を付加するだけで、インストラクショ
ンデコータ５からの制御信号と生成回路６からの制御信
号との２つの信号を１つのアドレスだけで発生すること
ができる。生成された２つの制御信号は同じ命令実行サ
イクルで使用できるので、処理速度が低下することもな
い。 なお、第１図においては、インストラクションデコー
ダ５で生成される制御信号16と同等の制御信号14を生成
回路６で生成する例を示したが、このようにすれば制御
信号16を生成するための命令に対応するアドレスとなる
ようにプログラムカウンタ３の内容を変更しなくても、
それと等価な制御信号14を生成することができ、処理の
高速化が計れるからである。しかしながら、インストラ
クションデコーダ５では生成できない制御信号を生成回
路６で生成するようにてもよい。その時にはワイヤード
オア回路７を省略することができる。第１図によれば、
とくにメモリ１に空き領域がなく命令の追加や修正が困
難な場合、あるいは処理速度を低下したくない時に有効
である。 第２図に第１図の各ブロックのより詳細な回路図を示
し、さらに具体的に説明する。なお、第２図では説明を
簡明化するためにプログラメカウンタ３が生成するアド
レスとして３ビット（A0,A1,A2）の例を示した。また、
RoM1には第１表に示す８種類の命令コード（１命令コー
ド当り３ビット（I0,I1,I2））が予め記憶されているも
のとする。 今、プログラムカウンタ３をリセットして０番地から
順に命令を実行するものと仮定する。０番地より順次RO
M1の内容が読み出され、インストラクションレジスタ４
へ送られる。その後インストラクションデコーダ５で解
読され、各種制御信号が発生される。そして今３番地
（011）の命令（011）をフェッチするとコール命令を実
行する制御信号17がアクティブとなる。さらにこのと
き、生成回路６が動作し、制御信号14がアクティブとな
って被制御回路８であるフリップフロップへセット信号
18が出力される。続いて、４番地を実行することにより
制御信号15がアクティブとなり、被制御回路８のフリッ
プフロップはリセットされる。さらに５番地を実行する
ことにより制御信号16が、６番地を実行することにより
制御信号15が、７番地を実行することにより制御信号17
が夫々アクティブとなる。 以上のようにして本実施例によれば、被制御回路であ
るフリップフロップ８は４番地および６番地の各命令に
よってセットすることができるとともに、３番地のアド
レスによってインストラクションデコーダ５とは関係な
くブリップフロップ８のセット信号18を発生することが
できる。従って、７番地以降にフリップフロップをセッ
トする命令を置くことができないとしても、アドレス
（３番地）でこのセット信号を作り出すことができる。
しかも、アドレス（３番地）はそれ自身コール命令を実
行するのに必要な制御信号17を作るのに使用されるた
め、フリップフロップのセットとコール命令とを同じ命
令サイクルで実行することができる。 さらに、本実施例によれば前述したシリアル転送にお
ける従来の欠点を解決することができる。すなわち、第
２図のフリップフロップ８の出力をチェック指示用の信
号とすれば、各バイトデータを転送する毎に命令でフリ
ップフロップ８をセットするように装置は予め設計され
ている。この場合、第１表の命令コード（110）は次に
転送すべきバイトデータの読み出し命令となる。しかる
に、最終バイトデータについてはそれ以降読み出し命令
が存在しないので、命令によるフリップフロップのセッ
トはできない。この点、第２図の実施例によれは、プロ
グラムカウンタ３にアドレス（３番地）をセットすれ
ば、シリアルデータ転送後に実行されるべきコール命令
と並行に最終バイトデーターのチェックを行なうことが
できる。しかも、命令コードの変更は命令数の増加はな
く、かつ並行処理により高速化もできる。 第３図は第２図の生成回路６としてアドレスデコード
回路の一部を用いてその出力から制御信号14を作る例を
示した回路図である。 〔発明の効果〕 以上詳述したように本発明は、ROMのアドレス信号か
ら命令と等価な制御信号を作ることにより、動作に必要
な命令スナップ数を短縮でき、かつROM容量や命令の変
更を要しないという優れた効果がある。さらに、実質的
に２つの命令動作を並行して実現できるので高速化が計
られる。また第３者がたとえROMの容量を読み出したと
しても、それだけで完全な動作を遂行することはできな
いので、結果的にプログラムの機密保護という効果も得
られる。
ップ上に命令を格納するためのメモリ（ROM）およびそ
の命令を解読して処理を実行する実行部を含む集積回路
装置に関する。 〔従来の技術〕 従来、内部にROMを有する集積回路装置に於ては、内
蔵したROMに格納されている命令をデコードし、それに
より生成される制御信号を用いて実行すべき動作が決定
されるように設計されている。例えば、マイクロプロセ
ッサやフロッピーディスク等の周辺機器を制御する周辺
コントローラ等はすべて上記のように設計されている。 〔発明が解決しようとする問題点〕 上述した従来の集積回路装置に於ては、ROMに格納さ
れる命令により実行可能な動作が決定されるため、その
処理能力はROMの物理的大きさ（すなわち、命令数や命
令ビット長）によって制約されてしまう。従って、処理
能力を向上させようとすれば、命令数を増やしたり、各
命令のビット長を長くしたりしなければならないが、い
ずれもROMの容量のみならずそのROMへアドレスを供給す
るプログラムカウンターのビット長をも増さねばならな
いという設計上大きな変更が必要となる。この結果、過
去に開発された集積回路装置を基準にしてこれに機能を
追加したり、一部を改良しようとしても、命令体系自体
を変更しなければならないため、大規模な設計変更が要
求され、改良品の完成が非常に遅れるという欠点があっ
た。しかしも、既知の集積回路装置は、それ自体できる
限りコンパクトに、かつ無駄なく設計されており、これ
をさらに改良するためには、命令を変更せざるを得ない
のが現状である。例えば、複数バイトのデータをシリア
ルに転送する機能を有する集積回路装置においては、転
送すべきデータをバイト単位で転送先に要求し、かつ転
送先から読み出されたデータに誤りがないかどうかのチ
ェックをバイト単位で行なわなければならない。その
際、データのチェックは転送先に対して次のバイトデー
タの読み出しを要求する命令を規準にして前回転送され
たバイトデータのチェックを行なうようにしている。し
かるに、最終バイトデータに関しては次のバイトデータ
を要求する命令が出されないため、この最終バイトデー
タのチェックができないという不都合が生じる。従っ
て、この不都合を解消するためには、最終バイトデータ
であることを検出し、かつそのデータをチェックするた
めの専用の命令を設けなければならない。しかしなが
ら、ROMの中にはこの専用の命令を割り当てられるだけ
のスペースがない場合、ROMの命令コード体系自体をす
べて変更しなければならないわけである。さらに、この
ような専用命令を追加できたとしても、かかる新規な命
令を追加した分、命令の読み出し時間とその解読時間と
が増加するため、処理速度が低下するという欠点もあ
る。 従って、本発明の目的は命令数や命令コードを変更す
ることなく新たな機能を設定できる集積回路装置を提供
すること、さらにはこの新たな機能を追加してもそれに
よって処理速度の低下を招くことのない新規な集積回路
装置を提供することである。 〔問題点を解決するための手段〕 本発明の集積回路装置は、命令を格納するメモリと、
該メモリへアドレスを供給するアドレス回路と、前記ア
ドレス回路から第１のアドレスが出力されたときにそれ
によって読み出された第１の命令を解読して第１の制御
信号を生成し、前記アドレス回路から第２のアドレスが
出力されたときそれによって読み出された第２の命令を
解読して第２の制御信号を生成する解読回路と、前記第
１および第２の制御信号によって各々制御される第１お
よび第２の被制御回路とを含む集積回路装置において、
前記第１のアドレスが出力されたことを検出して、前記
第２の被制御回路を制御する第３の制御信号を前記解読
回路とは独立に生成する手段を設けたことを特徴として
いる。 〔実施例〕 次に本発明の実施例を図面を参照してより詳細に説明
する。第１図は、本発明の一実施例を示すブロック図
で、１は命令を格納するためのメモリ（ROM）、２はROM
の中から一つの命令を選びだすアドレスデコーダ（A
D）、３はアドレスデコーダによってデコードされるア
ドレスを出力するプログラムカウンタ（PC）、４はROM1
から読み出された命令を一時格納するインストラクショ
ンレジスタ（IR）、５はインストラクションレジスタに
格納された命令を解読し制御信号を生成するインストラ
クションデコーダ（ID）、６は本発明によるところの所
定のアドレス10を検出してインストラクションデコーダ
５とは独立に制御信号14を生成する回路、７は生成回路
６およびインストラクションデコーダ５の制御信号をワ
イヤードオアする論理回路、８は論理回路７の出力によ
り制御される被制御回路（CR）、９はプログラムカウン
タの出力であるアドレス（Ａ）、11はROM1へのアドレス
（RA）、12はROMから出力される命令コード、13はイン
ストラクションレジスタ４の出力である。 第１図の装置において、インストラクションデコーダ
５はRoM1から読み出された各命令を解読して各種制御信
号15,16,17,19〜21を生成する。デコードされるべき命
令はプログラムカウンタ３の内容によって指定される。
ここでインストラクションデコーダ５で生成される制御
信号16と生成回路６で生成される制御信号14は実質的に
同じ機能を果たす信号である。ただし、制御信号16はRo
M1の中の所定の命令を解読して得られる信号であるのに
対し、制御信号14は前記所定の命令をRoM1から読み出す
時に用いられるアドレスとは別のアドレスがアドレスデ
コーダ２に入力される時に生成される信号である。従っ
て、装置は制御信号14が生成され、それによって被制御
回路８が制御される時はインストラクションデコーダ５
で生成された制御信号16以外の制御信号（例えば信号1
9）によって別の動作を同時に実行することができる。
しかも制御信号14はアドレス10を基にして生成されるの
で、メモリ１内の命令数を増加することも、命令コード
を変更することも不要である。従って、単に生成回路６
および論力回路７を付加するだけで、インストラクショ
ンデコータ５からの制御信号と生成回路６からの制御信
号との２つの信号を１つのアドレスだけで発生すること
ができる。生成された２つの制御信号は同じ命令実行サ
イクルで使用できるので、処理速度が低下することもな
い。 なお、第１図においては、インストラクションデコー
ダ５で生成される制御信号16と同等の制御信号14を生成
回路６で生成する例を示したが、このようにすれば制御
信号16を生成するための命令に対応するアドレスとなる
ようにプログラムカウンタ３の内容を変更しなくても、
それと等価な制御信号14を生成することができ、処理の
高速化が計れるからである。しかしながら、インストラ
クションデコーダ５では生成できない制御信号を生成回
路６で生成するようにてもよい。その時にはワイヤード
オア回路７を省略することができる。第１図によれば、
とくにメモリ１に空き領域がなく命令の追加や修正が困
難な場合、あるいは処理速度を低下したくない時に有効
である。 第２図に第１図の各ブロックのより詳細な回路図を示
し、さらに具体的に説明する。なお、第２図では説明を
簡明化するためにプログラメカウンタ３が生成するアド
レスとして３ビット（A0,A1,A2）の例を示した。また、
RoM1には第１表に示す８種類の命令コード（１命令コー
ド当り３ビット（I0,I1,I2））が予め記憶されているも
のとする。 今、プログラムカウンタ３をリセットして０番地から
順に命令を実行するものと仮定する。０番地より順次RO
M1の内容が読み出され、インストラクションレジスタ４
へ送られる。その後インストラクションデコーダ５で解
読され、各種制御信号が発生される。そして今３番地
（011）の命令（011）をフェッチするとコール命令を実
行する制御信号17がアクティブとなる。さらにこのと
き、生成回路６が動作し、制御信号14がアクティブとな
って被制御回路８であるフリップフロップへセット信号
18が出力される。続いて、４番地を実行することにより
制御信号15がアクティブとなり、被制御回路８のフリッ
プフロップはリセットされる。さらに５番地を実行する
ことにより制御信号16が、６番地を実行することにより
制御信号15が、７番地を実行することにより制御信号17
が夫々アクティブとなる。 以上のようにして本実施例によれば、被制御回路であ
るフリップフロップ８は４番地および６番地の各命令に
よってセットすることができるとともに、３番地のアド
レスによってインストラクションデコーダ５とは関係な
くブリップフロップ８のセット信号18を発生することが
できる。従って、７番地以降にフリップフロップをセッ
トする命令を置くことができないとしても、アドレス
（３番地）でこのセット信号を作り出すことができる。
しかも、アドレス（３番地）はそれ自身コール命令を実
行するのに必要な制御信号17を作るのに使用されるた
め、フリップフロップのセットとコール命令とを同じ命
令サイクルで実行することができる。 さらに、本実施例によれば前述したシリアル転送にお
ける従来の欠点を解決することができる。すなわち、第
２図のフリップフロップ８の出力をチェック指示用の信
号とすれば、各バイトデータを転送する毎に命令でフリ
ップフロップ８をセットするように装置は予め設計され
ている。この場合、第１表の命令コード（110）は次に
転送すべきバイトデータの読み出し命令となる。しかる
に、最終バイトデータについてはそれ以降読み出し命令
が存在しないので、命令によるフリップフロップのセッ
トはできない。この点、第２図の実施例によれは、プロ
グラムカウンタ３にアドレス（３番地）をセットすれ
ば、シリアルデータ転送後に実行されるべきコール命令
と並行に最終バイトデーターのチェックを行なうことが
できる。しかも、命令コードの変更は命令数の増加はな
く、かつ並行処理により高速化もできる。 第３図は第２図の生成回路６としてアドレスデコード
回路の一部を用いてその出力から制御信号14を作る例を
示した回路図である。 〔発明の効果〕 以上詳述したように本発明は、ROMのアドレス信号か
ら命令と等価な制御信号を作ることにより、動作に必要
な命令スナップ数を短縮でき、かつROM容量や命令の変
更を要しないという優れた効果がある。さらに、実質的
に２つの命令動作を並行して実現できるので高速化が計
られる。また第３者がたとえROMの容量を読み出したと
しても、それだけで完全な動作を遂行することはできな
いので、結果的にプログラムの機密保護という効果も得
られる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
他の実施例の回路図、第３図はさらに他の実施例の回路
図である。 １……ROM、２……デコーダ（AD）、３……プログラム
カウンタ（PC）、４……インストラクションレジスタ
（IR）、５……インストラクションデコーダ（ID）、６
……生成回路、７……論理回路、８……被制御回路（C
R）。
他の実施例の回路図、第３図はさらに他の実施例の回路
図である。 １……ROM、２……デコーダ（AD）、３……プログラム
カウンタ（PC）、４……インストラクションレジスタ
（IR）、５……インストラクションデコーダ（ID）、６
……生成回路、７……論理回路、８……被制御回路（C
R）。
Claims (1)
- (57)【特許請求の範囲】 １．命令を格納するメモリと、該メモリへアドレスを供
給するアドレス回路と、前記アドレス回路から第１のア
ドレスが出力されたときそれによって読み出された第１
の命令を解読して第１の制御信号を生成し、前記アドレ
ス回路から第２のアドレスが出力されたときそれによっ
て読み出された第２の命令を解読して第２の制御信号を
生成する解読回路と、前記第１および第２の制御信号に
よって各々制御される第１および第２の被制御回路とを
含む集積回路装置において、前記第１のアドレスが出力
されたことを検出して前記第２の被制御回路を制御する
第３の制御信号を前記解読回路とは独立に生成する手段
を設けたことを特徴とする集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224655A JP2845433B2 (ja) | 1987-09-07 | 1987-09-07 | 集積回路装置 |
| EP88114613A EP0306920B1 (en) | 1987-09-07 | 1988-09-07 | Data processor having expanded operating functions |
| DE3854853T DE3854853T2 (de) | 1987-09-07 | 1988-09-07 | Datenprozessor mit erweiterten Operationsfunktionen |
| US07/241,442 US5056008A (en) | 1987-09-07 | 1988-09-07 | Data processor having expanded operating functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224655A JP2845433B2 (ja) | 1987-09-07 | 1987-09-07 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6465634A JPS6465634A (en) | 1989-03-10 |
| JP2845433B2 true JP2845433B2 (ja) | 1999-01-13 |
Family
ID=16817127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62224655A Expired - Fee Related JP2845433B2 (ja) | 1987-09-07 | 1987-09-07 | 集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5056008A (ja) |
| EP (1) | EP0306920B1 (ja) |
| JP (1) | JP2845433B2 (ja) |
| DE (1) | DE3854853T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214761A (en) * | 1989-05-08 | 1993-05-25 | Wang Laboratories, Inc. | Real-time adjustable-transform device driver for physical devices |
| FR2693571B1 (fr) * | 1992-07-13 | 1994-09-30 | Texas Instruments France | Système de traitement de données dont le programme de commande comporte des instructions dépendant de paramètres d'état. |
| GB2289353B (en) * | 1994-05-03 | 1997-08-27 | Advanced Risc Mach Ltd | Data processing with multiple instruction sets |
| GB2289354B (en) * | 1994-05-03 | 1997-08-27 | Advanced Risc Mach Ltd | Multiple instruction set mapping |
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