JPH07168803A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07168803A JPH07168803A JP6172694A JP17269494A JPH07168803A JP H07168803 A JPH07168803 A JP H07168803A JP 6172694 A JP6172694 A JP 6172694A JP 17269494 A JP17269494 A JP 17269494A JP H07168803 A JPH07168803 A JP H07168803A
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- Japan
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- input
- cpu
- signal
- circuits
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Abstract
(57)【要約】
【目的】各種応用に適したワンチップマイコンを提供す
る。 【構成】ワンチップマイコンと同一基板上に、ゲ−トア
レイ部と、ゲ−トアレイ部とチップ外部との信号をやり
取りする入出力部と、マイコン部に対して割込みをかけ
ることが可能となるように、ゲートアレイ部に隣接して
設けられた割込み信号の接続端子とを有する。 【効果】ゲ−トアレイ部を目的に応じて配線し、信号を
入出力することにより、マイコンを各種応用に適用させ
ることができる。
る。 【構成】ワンチップマイコンと同一基板上に、ゲ−トア
レイ部と、ゲ−トアレイ部とチップ外部との信号をやり
取りする入出力部と、マイコン部に対して割込みをかけ
ることが可能となるように、ゲートアレイ部に隣接して
設けられた割込み信号の接続端子とを有する。 【効果】ゲ−トアレイ部を目的に応じて配線し、信号を
入出力することにより、マイコンを各種応用に適用させ
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、とく
にセルベースＩＣ、あるいはＡＳＩＣマイコンと呼ばれ
る、ワンチップマイクロコンピュータに関する。
にセルベースＩＣ、あるいはＡＳＩＣマイコンと呼ばれ
る、ワンチップマイクロコンピュータに関する。
【０００２】
【従来の技術】従来のワンチップマイコンは例えばイン
テル社の１９８３年版マイクロ・コントローラ・ハンド
ブックの第２章から第４章に示されている、ＭＣＳ−４
８にみられるように入出力手段としては並列入出力ポー
ト、タイマといった多くの応用分野に共通に利用される
回路を固定的に具備していた。そして、各応用に際して
不足の回路は外部に付加し、マイクロ・コンピュータと
入出力ボートを介して接続していた。
テル社の１９８３年版マイクロ・コントローラ・ハンド
ブックの第２章から第４章に示されている、ＭＣＳ−４
８にみられるように入出力手段としては並列入出力ポー
ト、タイマといった多くの応用分野に共通に利用される
回路を固定的に具備していた。そして、各応用に際して
不足の回路は外部に付加し、マイクロ・コンピュータと
入出力ボートを介して接続していた。
【０００３】また、特開昭５７−１２４４６３号に見ら
れるものは、ＣＰＵをコアとして、Ｉ／Ｏポートを有
し、周辺にマスタースライスによりタンダムロジックを
構成している。
れるものは、ＣＰＵをコアとして、Ｉ／Ｏポートを有
し、周辺にマスタースライスによりタンダムロジックを
構成している。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来技
術ではワンチップ・マイクロ・コンピュータが持ってい
る入出力機能が不足した場合、あるいはＲＡＭ，ＲＯＭ
を外部に拡張しようとした場合には外部に付加する回路
が増加し、必要なＩＣチップ数も増加し、装置の小型
化、低コスト化を阻んでいた。そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
一つの基板上に、マイクロ・コンピュータと有機的に結
合し、かつ多様な応用の各々に最適な機能を持った周辺
回路を具備したワンチップ・マイクロ・コンピュータを
若干のマスクの変更で作成し、安価に供給することにあ
る。
術ではワンチップ・マイクロ・コンピュータが持ってい
る入出力機能が不足した場合、あるいはＲＡＭ，ＲＯＭ
を外部に拡張しようとした場合には外部に付加する回路
が増加し、必要なＩＣチップ数も増加し、装置の小型
化、低コスト化を阻んでいた。そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
一つの基板上に、マイクロ・コンピュータと有機的に結
合し、かつ多様な応用の各々に最適な機能を持った周辺
回路を具備したワンチップ・マイクロ・コンピュータを
若干のマスクの変更で作成し、安価に供給することにあ
る。
【０００５】また特開昭５７−１２４４６３号によれ
ば、ランダムロジック部から信号を出力することができ
ない。
ば、ランダムロジック部から信号を出力することができ
ない。
【０００６】
【課題を解決するための手段】１つの基板上にＣＰＵと
入出力手段を具備するワンチップ・マイクロ・コンピュ
ータにおいて、所望の論理を構成可能な基本論理セルを
有するゲ−トアレイ部と、ゲ−トアレイ部とチップ外部
との信号の入出力機能を有する入出力セルと、ＣＰＵと
ゲ−トアレイ部、及びゲ−トアレイ部と入出力セルを接
続する配線手段を有することを特徴とする。
入出力手段を具備するワンチップ・マイクロ・コンピュ
ータにおいて、所望の論理を構成可能な基本論理セルを
有するゲ−トアレイ部と、ゲ−トアレイ部とチップ外部
との信号の入出力機能を有する入出力セルと、ＣＰＵと
ゲ−トアレイ部、及びゲ−トアレイ部と入出力セルを接
続する配線手段を有することを特徴とする。
【０００７】
【作用】本発明の上記の構成によれば、各々の応用に必
要な回路はＧＡ部を使って作り、その回路を書き込んだ
アルミ配線マスクを使ってＩＣを作成することにより、
ＣＰＵをコアとして、各応用に最適な周辺回路の機能を
持った半導体装置を提供できる。
要な回路はＧＡ部を使って作り、その回路を書き込んだ
アルミ配線マスクを使ってＩＣを作成することにより、
ＣＰＵをコアとして、各応用に最適な周辺回路の機能を
持った半導体装置を提供できる。
【０００８】
【実施例】図１は本発明の実施例におけるチップのレイ
アウト図である。図中１はシリコン基板、２はＲＡＭ、
３はＲＯＭ、４はＣＰＵ部、５は入出力ポートで８ビッ
ト並列入出力ポートであるが、外部にＲＡＭ，ＲＯＭを
拡張する際にはそれらを繋ぐバス端子となる。６はこれ
らを接続する内部データ・バスである。７はＧＡ部を示
す。７以外の部分はマイクロ・コンピュータ部である。
ＧＡ部の中の８が入出力セルで各々パッド８´を持つ。
内部を横方向に並んでいる９がベーシック・セルであ
る。そして、これらの間の領域が配線領域になる。
アウト図である。図中１はシリコン基板、２はＲＡＭ、
３はＲＯＭ、４はＣＰＵ部、５は入出力ポートで８ビッ
ト並列入出力ポートであるが、外部にＲＡＭ，ＲＯＭを
拡張する際にはそれらを繋ぐバス端子となる。６はこれ
らを接続する内部データ・バスである。７はＧＡ部を示
す。７以外の部分はマイクロ・コンピュータ部である。
ＧＡ部の中の８が入出力セルで各々パッド８´を持つ。
内部を横方向に並んでいる９がベーシック・セルであ
る。そして、これらの間の領域が配線領域になる。
【０００９】本実施例に於けるＧＡ部を更に詳しく述べ
る。
る。
【００１０】図２（ａ）はベーシック・セルの構造図で
ある。図２（ｂ）はその等価回路を示す。本実施例はＣ
ＭＯＳ構造である。１６はＮウェル（上側）とＰウェル
（下側）の境を表わす。１７はポリシリコン、１８はポ
リシリコンとアルミのコンタクト、１９はＰチャネル拡
散、２０はＰチャネル拡散とアルミとのコンタクト、２
１，２２はＮチャネル拡散とそのコンタクト、２３は高
電圧側の電源アルミ、２４は低電圧側の電源アルミを示
す。等価回路図中の１８´，２２´，２３´，２４´は
構造図中の１８，２０，２２，２３，２４に対応する。
２５は３ケのＰチャネルＭＯＳ型トランジスタ、２６は
３ケのＮチャネルＭＯＳ型トランジスタである。１つあ
るいは複数のベーシック・セルのＭＯＳ型トランジスタ
をアルミで接続し、セルと呼ばれる特定の論理機能を持
った最小単価をつくる。セルの例として３入力ＮＡＮＤ
の構造図と等価回路図を各々図３（ａ）と（ｂ）に示
す。図中２７の黒い太い線はセルを作るためのアルミ配
線を示す。セルにはインバータ、バッファ、ＮＡＮＤ、
ＮＯＲ、シュミット・トリガを含むインターフェース用
セルラッチ、フリップ・フロップ等があり、ライブラリ
として登録されており、設計に際してはこのライブラリ
から必要な機能を持つセルを指定し、セル間の接続を行
なう。トランジスタの接続、セル間の接続はアルミ配線
で形成される。
ある。図２（ｂ）はその等価回路を示す。本実施例はＣ
ＭＯＳ構造である。１６はＮウェル（上側）とＰウェル
（下側）の境を表わす。１７はポリシリコン、１８はポ
リシリコンとアルミのコンタクト、１９はＰチャネル拡
散、２０はＰチャネル拡散とアルミとのコンタクト、２
１，２２はＮチャネル拡散とそのコンタクト、２３は高
電圧側の電源アルミ、２４は低電圧側の電源アルミを示
す。等価回路図中の１８´，２２´，２３´，２４´は
構造図中の１８，２０，２２，２３，２４に対応する。
２５は３ケのＰチャネルＭＯＳ型トランジスタ、２６は
３ケのＮチャネルＭＯＳ型トランジスタである。１つあ
るいは複数のベーシック・セルのＭＯＳ型トランジスタ
をアルミで接続し、セルと呼ばれる特定の論理機能を持
った最小単価をつくる。セルの例として３入力ＮＡＮＤ
の構造図と等価回路図を各々図３（ａ）と（ｂ）に示
す。図中２７の黒い太い線はセルを作るためのアルミ配
線を示す。セルにはインバータ、バッファ、ＮＡＮＤ、
ＮＯＲ、シュミット・トリガを含むインターフェース用
セルラッチ、フリップ・フロップ等があり、ライブラリ
として登録されており、設計に際してはこのライブラリ
から必要な機能を持つセルを指定し、セル間の接続を行
なう。トランジスタの接続、セル間の接続はアルミ配線
で形成される。
【００１１】入出力セルはＧＡ部とチップの外との信号
の入出力を行う部分で、図４にその等価回路図を示す。
図中２８はパッドで金線等をボンディングすることによ
りチップ外部と接続する。２９はＰチャネルのＭＯＳ型
トランジスタ。３０はＮチャネルのＭＯＳ型トランジス
タ。３１はプルアップ抵抗用のＰチャネルＭＯＳ型トラ
ンジスタで５０ＫΩ程度のオン抵抗を持つ、３２はプル
アップ抵抗の使用・不使用を決めるスイッチである。３
３は入力保護抵抗である。３４〜３６はＧＡ部との接続
端子である。３４〜３６の接続端子の処理と３２のスイ
ッチの開閉により次のような入出力の仕様を選ぶことが
できる。
の入出力を行う部分で、図４にその等価回路図を示す。
図中２８はパッドで金線等をボンディングすることによ
りチップ外部と接続する。２９はＰチャネルのＭＯＳ型
トランジスタ。３０はＮチャネルのＭＯＳ型トランジス
タ。３１はプルアップ抵抗用のＰチャネルＭＯＳ型トラ
ンジスタで５０ＫΩ程度のオン抵抗を持つ、３２はプル
アップ抵抗の使用・不使用を決めるスイッチである。３
３は入力保護抵抗である。３４〜３６はＧＡ部との接続
端子である。３４〜３６の接続端子の処理と３２のスイ
ッチの開閉により次のような入出力の仕様を選ぶことが
できる。
【００１２】入力の仕様：プルアップの有無 ３１に接続するインターフェイス用セルの選択によりＴ
ＴＬレベル入力，ＣＭＯＳレベル入力、シュミット・ト
リガ入力が選べる。
ＴＬレベル入力，ＣＭＯＳレベル入力、シュミット・ト
リガ入力が選べる。
【００１３】出力の仕様：コンプリメンタリ、Ｐチャネ
ル・オープン・ドレイン，Ｎチャネル・オープン・ドレ
イン，３ステート出力が選択できる。
ル・オープン・ドレイン，Ｎチャネル・オープン・ドレ
イン，３ステート出力が選択できる。
【００１４】次にＣＰＵ部とＧＡ部の接続について説明
する。
する。
【００１５】図１に示すようにＣＰＵ部からＧＡ部には
内部タイミング信号（バーＳ１，バーＳ２，バーＳ３，
バーＳ４，Ｓ２Ｘ，Ｓ３Ｘ）１０、リセット信号（バー
ＲＳＴ）１１、命令により発生する命令デコーデの出力
信号（ＭＯＶＧＡ，ＭＯＶＡＧ，ＳＥＬＧＸ，ＳＥＬＧ
Ｙ，ＩＲＯ，ＩＲ１）１２が、逆にＧＡ部からＣＰＵ部
へは割り込み信号（バーＩＮＴＲＰＴ）１３が接続でき
るよう接続端子がＧＡ部の周辺に配置されている。又、
外部タイミング信号１５と入出力ポート回路５の出力
（ＤＢ０，ＤＢ１……ＤＢ７）１４と内部バス（Ｕ０Ｖ
〜Ｕ７Ｖ）６の接続端子も同様に配置されている。ＧＡ
部中の回路はこれら多くの信号とアルミ配線で容易に接
続できるが、これらはＧＡ部を同じシリコン基板上に持
っていることによっている。
内部タイミング信号（バーＳ１，バーＳ２，バーＳ３，
バーＳ４，Ｓ２Ｘ，Ｓ３Ｘ）１０、リセット信号（バー
ＲＳＴ）１１、命令により発生する命令デコーデの出力
信号（ＭＯＶＧＡ，ＭＯＶＡＧ，ＳＥＬＧＸ，ＳＥＬＧ
Ｙ，ＩＲＯ，ＩＲ１）１２が、逆にＧＡ部からＣＰＵ部
へは割り込み信号（バーＩＮＴＲＰＴ）１３が接続でき
るよう接続端子がＧＡ部の周辺に配置されている。又、
外部タイミング信号１５と入出力ポート回路５の出力
（ＤＢ０，ＤＢ１……ＤＢ７）１４と内部バス（Ｕ０Ｖ
〜Ｕ７Ｖ）６の接続端子も同様に配置されている。ＧＡ
部中の回路はこれら多くの信号とアルミ配線で容易に接
続できるが、これらはＧＡ部を同じシリコン基板上に持
っていることによっている。
【００１６】このようにアルミ・マスク１枚を変更する
ことにより、多様な入出力端子を持ち、ＣＰＵの各種の
信号で制御された任意の周辺回路を持つワンチップ・マ
イクロ・コンピュータを作ることが可能になる。
ことにより、多様な入出力端子を持ち、ＣＰＵの各種の
信号で制御された任意の周辺回路を持つワンチップ・マ
イクロ・コンピュータを作ることが可能になる。
【００１７】更にＧＡ部とＣＰＵ部は上述した多くの信
号により緊密に結合される。例えば１つの命令ＭＯＶＧ
ＡでＣＰＵ部内のレジスタのデータをＧＡ部に渡すこと
ができる。図５（ａ），（ｂ）にこのタイミング図とＧ
Ａ部の回路図を示した。図中３７はクロック波形、３８
は内部タイミング信号バーＳ４の波形、３９は命令ＭＯ
ＶＧＡによって出力される信号（ＭＯＶＧＡ）の波形、
４１は内部バスの波形である。ＭＯＶＧＡ命令実行中バ
ーＳ４に同期してレジスタの内容が内部バスに乗るので
３８と３９からストローグ信号４０を作りフリップ・フ
ロップ（（６）の４３）に読み込む、４２はフリップ・
フロップ４３の出力波形を示す。ＭＯＶＧＡと同様にＭ
ＯＶＡＧ，ＳＥＬＧＸ，ＳＥＬＧＹも各々命令ＭＯＶＧ
Ａ，ＳＥＬＧＸ，ＳＥＬＧＹを実行した時に出力される
信号である。これらの命令は命令の実行時間が入出力ポ
ートに対する入出力命令の実行時間より速くできる。こ
れはＧＡ部が内部バスに直接接続できること、更にＩＣ
の内部で信号が伝搬するため遅延が少ないことによって
いる。
号により緊密に結合される。例えば１つの命令ＭＯＶＧ
ＡでＣＰＵ部内のレジスタのデータをＧＡ部に渡すこと
ができる。図５（ａ），（ｂ）にこのタイミング図とＧ
Ａ部の回路図を示した。図中３７はクロック波形、３８
は内部タイミング信号バーＳ４の波形、３９は命令ＭＯ
ＶＧＡによって出力される信号（ＭＯＶＧＡ）の波形、
４１は内部バスの波形である。ＭＯＶＧＡ命令実行中バ
ーＳ４に同期してレジスタの内容が内部バスに乗るので
３８と３９からストローグ信号４０を作りフリップ・フ
ロップ（（６）の４３）に読み込む、４２はフリップ・
フロップ４３の出力波形を示す。ＭＯＶＧＡと同様にＭ
ＯＶＡＧ，ＳＥＬＧＸ，ＳＥＬＧＹも各々命令ＭＯＶＧ
Ａ，ＳＥＬＧＸ，ＳＥＬＧＹを実行した時に出力される
信号である。これらの命令は命令の実行時間が入出力ポ
ートに対する入出力命令の実行時間より速くできる。こ
れはＧＡ部が内部バスに直接接続できること、更にＩＣ
の内部で信号が伝搬するため遅延が少ないことによって
いる。
【００１８】図６に従来技術の一例であるインテル社の
ＭＣＳR −４８を用い外部にＲＯＭ，ＲＡＭ，入出力ポ
ート拡張した応用例の回路図を示した。図中４４はワン
チップ・マイクロ・コンピュータ、４９はバス線で外部
に拡張されたＲＯＭ４６と入出力付のＲＡＭ４７を繋い
でいる。バス４９はアドレスの送出とデータの転送を時
分割で行う。ＡＬＥ５０はバス４９上のアドレスをラッ
チするタイミングを示す信号である。ＲＡＭ４７は内部
にアドレス・ラッチを持っているがＲＯＭ４６はアドレ
ス・ラッチを持たないため外部にラッチ４５が必要とな
る。４８は入出力ポート回路である。この回路は応用に
よって様々な回路が考えられるが、一般に、ＩＣ等の部
品を多く必要とする部分である。このように従来は多く
の外付部品を必要としその結果部品コストが上昇し、更
にプリント基板上の広い面積を占有して装置の小型化を
阻んでいる。
ＭＣＳR −４８を用い外部にＲＯＭ，ＲＡＭ，入出力ポ
ート拡張した応用例の回路図を示した。図中４４はワン
チップ・マイクロ・コンピュータ、４９はバス線で外部
に拡張されたＲＯＭ４６と入出力付のＲＡＭ４７を繋い
でいる。バス４９はアドレスの送出とデータの転送を時
分割で行う。ＡＬＥ５０はバス４９上のアドレスをラッ
チするタイミングを示す信号である。ＲＡＭ４７は内部
にアドレス・ラッチを持っているがＲＯＭ４６はアドレ
ス・ラッチを持たないため外部にラッチ４５が必要とな
る。４８は入出力ポート回路である。この回路は応用に
よって様々な回路が考えられるが、一般に、ＩＣ等の部
品を多く必要とする部分である。このように従来は多く
の外付部品を必要としその結果部品コストが上昇し、更
にプリント基板上の広い面積を占有して装置の小型化を
阻んでいる。
【００１９】これに対し、図１に示した本発明の実施例
のワンチップ・マイクロ・コンピュータを利用すれば上
記の欠点を改善できる。図７にその応用例である回路図
を示す。図中５４は図１の実施例に示したワンチップ・
マイクロ・コンピュータで４６がＲＯＭ，５１がＲＡＭ
である。４９はＲＯＭとＲＡＭを繋ぐデータ・バスであ
る。５２はアドレス線で図６に於けるラッチ４５をＧＡ
部に作りその出力を入出力セルによりチップの外に引き
出したものである。前述のように入出力ポートＤＢ０〜
ＤＢ７はＧＡ部に接続可能であるため、ＧＡ部中のアド
レス・ラッチの入出力に繋ぐためＩＣの外部で配続する
必要がなく、入出力セルを効率的に使用できる。このよ
うにして図６に示した応用例では必要だったラッチ用の
ＩＣが不要になった。又、５３は入出力ポート回路であ
るが、ＧＡ部に回路の一部を作ることにより、外付けす
る部品数を低減したり、あるいは全く無くすことも可能
である。又、ＣＰＵ部はＧＡ部を専用の命令により高速
に制御できるため高速の入出力処理も可能である。
のワンチップ・マイクロ・コンピュータを利用すれば上
記の欠点を改善できる。図７にその応用例である回路図
を示す。図中５４は図１の実施例に示したワンチップ・
マイクロ・コンピュータで４６がＲＯＭ，５１がＲＡＭ
である。４９はＲＯＭとＲＡＭを繋ぐデータ・バスであ
る。５２はアドレス線で図６に於けるラッチ４５をＧＡ
部に作りその出力を入出力セルによりチップの外に引き
出したものである。前述のように入出力ポートＤＢ０〜
ＤＢ７はＧＡ部に接続可能であるため、ＧＡ部中のアド
レス・ラッチの入出力に繋ぐためＩＣの外部で配続する
必要がなく、入出力セルを効率的に使用できる。このよ
うにして図６に示した応用例では必要だったラッチ用の
ＩＣが不要になった。又、５３は入出力ポート回路であ
るが、ＧＡ部に回路の一部を作ることにより、外付けす
る部品数を低減したり、あるいは全く無くすことも可能
である。又、ＣＰＵ部はＧＡ部を専用の命令により高速
に制御できるため高速の入出力処理も可能である。
【００２０】
【発明の効果】以上述べたように本発明によれば各応用
に必要な回路を組み込んだワンチップ・マイクロ・コン
ピュータを若干の枚数のマスクの変更により作成でき
る。これによりＩＣ部品数を削減でき、低コスト化、小
型化を可能にする。又、高速の入出力制御ができるとい
う効果も有する。
に必要な回路を組み込んだワンチップ・マイクロ・コン
ピュータを若干の枚数のマスクの変更により作成でき
る。これによりＩＣ部品数を削減でき、低コスト化、小
型化を可能にする。又、高速の入出力制御ができるとい
う効果も有する。
【図１】 本発明のワンチップ・マイクロ・コンピュー
タの一実施例を示すＩＣチップのレイアウト図。
タの一実施例を示すＩＣチップのレイアウト図。
【図２】 （ａ）（ｂ）は本発明のワンチップ・マイク
ロ・コンピュータを構成するゲート・アレイ部に使われ
るベーシック・セルの一実施例を示す構造図と等価回路
図。
ロ・コンピュータを構成するゲート・アレイ部に使われ
るベーシック・セルの一実施例を示す構造図と等価回路
図。
【図３】 （ａ）（ｂ）は本発明のワンチップ・マイク
ロ・コンピュータを構成するゲート・アレイ部に使われ
るベーシック・セルの一実施例を示す構造図と等価回路
図。
ロ・コンピュータを構成するゲート・アレイ部に使われ
るベーシック・セルの一実施例を示す構造図と等価回路
図。
【図４】 本発明のワンチップ・マイクロ・コンピュー
タを構成するゲート・アレイ部に使われる入出力セルの
一実施例を示す等価回路図。
タを構成するゲート・アレイ部に使われる入出力セルの
一実施例を示す等価回路図。
【図５】 図１に示した実施例の応用例を示すタイミン
グ図（ａ）と回路図（ｂ）。
グ図（ａ）と回路図（ｂ）。
【図６】 従来のワンチップ・マイクロ・コンピュータ
の応用例を示す回路図。
の応用例を示す回路図。
【図７】 図１に示した実施例を図６と同じ応用例に適
応した回路図。
応した回路図。
１‥‥シリコン基板 ２・・・・ＲＡＭ ３‥‥ＲＯＭ ４‥‥ＣＰＵ部 ５‥‥入出力ポート回路 ６‥‥内部バス ７‥‥ゲート・アレイ部 ８‥‥入出力セル ９‥‥ベーシック・セル ４４‥‥ワンチップ・マイクロ・コンピュータ ４５‥‥アドレス・ラッチ ４６‥‥ＲＯＭ ４７‥‥入出力付ＲＡＭ ４８‥‥入出力回路 ５１‥‥ＲＡＭ ５３‥‥入出力回路 ５４‥‥ワンチップ・マイクロ・コンピュータ
【手続補正書】
【提出日】平成６年８月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、とく
にセルベースＩＣ、あるいはＡＳＩＣマイコンと呼ばれ
る、ワンチップマイコンとして構成した半導体装置に関
する。
にセルベースＩＣ、あるいはＡＳＩＣマイコンと呼ばれ
る、ワンチップマイコンとして構成した半導体装置に関
する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するために、マイクロ・コンピュータ部と、所望の論理
回路を選択的に構成可能なゲート・アレイ部とを単一の
基板上に備えた半導体装置において、前記ゲート・アレ
イ部から前記マイクロ・コンピュータ部に割り込み信号
を伝送するための配線接続端子を設けてなることを特徴
とする。
するために、マイクロ・コンピュータ部と、所望の論理
回路を選択的に構成可能なゲート・アレイ部とを単一の
基板上に備えた半導体装置において、前記ゲート・アレ
イ部から前記マイクロ・コンピュータ部に割り込み信号
を伝送するための配線接続端子を設けてなることを特徴
とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【作用】本発明の上記の構成によれば、各々の応用に必
要な回路はＧＡ部を使って作り、その回路を配線マスク
を使ってＩＣを作成することにより、ＣＰＵに割り込み
信号を供給する周辺回路をＧＡ部に容易に作成でき、Ｃ
ＰＵをコアとして、各応用に最適な周辺回路の機能を持
ったワンチップの半導体装置を提供できる。
要な回路はＧＡ部を使って作り、その回路を配線マスク
を使ってＩＣを作成することにより、ＣＰＵに割り込み
信号を供給する周辺回路をＧＡ部に容易に作成でき、Ｃ
ＰＵをコアとして、各応用に最適な周辺回路の機能を持
ったワンチップの半導体装置を提供できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【発明の効果】以上述べたように本発明によれば、各応
用に必要な回路を組み込んだワンチップの半導体装置に
よりマイクロ・コンピュータを、若干の枚数のマスクの
変更により容易に作成できる。これによりＩＣ部品数を
削減でき、低コスト化、小型化を可能にする。又、高速
の入出力制御ができるという効果も有する。特に、ゲー
ト・アレイ部からマイクロ・コンピュータ部に割り込み
信号を供給する配線接続端子を設けたので、マイクロ・
コンピュータ部にに割り込み信号を供給しなければなら
ない周辺回路を、ゲート・アレイ部に容易に構成するこ
とができる。
用に必要な回路を組み込んだワンチップの半導体装置に
よりマイクロ・コンピュータを、若干の枚数のマスクの
変更により容易に作成できる。これによりＩＣ部品数を
削減でき、低コスト化、小型化を可能にする。又、高速
の入出力制御ができるという効果も有する。特に、ゲー
ト・アレイ部からマイクロ・コンピュータ部に割り込み
信号を供給する配線接続端子を設けたので、マイクロ・
コンピュータ部にに割り込み信号を供給しなければなら
ない周辺回路を、ゲート・アレイ部に容易に構成するこ
とができる。
Claims (1)
- 【請求項１】 １つの基板上にＣＰＵと入出力手段を具
備するワンチップ・マイクロ・コンピュータにおいて、
所望の論理を構成可能な基本論理セルを有するゲ−トア
レイ部と、前記ゲ−トアレイ部とチップ外部との信号の
入出力機能を有する入出力セルと、前記ＣＰＵと前記ゲ
−トアレイ部、及び前記ゲ−トアレイ部と前記入出力セ
ルを接続する配線手段を有することを特徴とするワンチ
ップ・マイクロ・コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172694A JPH07168803A (ja) | 1994-07-25 | 1994-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172694A JPH07168803A (ja) | 1994-07-25 | 1994-07-25 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091387A Division JP2562406B2 (ja) | 1993-04-19 | 1993-04-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07168803A true JPH07168803A (ja) | 1995-07-04 |
Family
ID=15946627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172694A Pending JPH07168803A (ja) | 1994-07-25 | 1994-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07168803A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040081A (ja) * | 2002-03-29 | 2004-02-05 | Altera Corp | プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115143A (en) * | 1979-02-26 | 1980-09-04 | Ibm | Microprocessor capability expander |
| JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
| JPS57134759A (en) * | 1981-02-14 | 1982-08-20 | Pioneer Electronic Corp | Microcomputer system |
-
1994
- 1994-07-25 JP JP6172694A patent/JPH07168803A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115143A (en) * | 1979-02-26 | 1980-09-04 | Ibm | Microprocessor capability expander |
| JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
| JPS57134759A (en) * | 1981-02-14 | 1982-08-20 | Pioneer Electronic Corp | Microcomputer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040081A (ja) * | 2002-03-29 | 2004-02-05 | Altera Corp | プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 |
| JP2012143000A (ja) * | 2002-03-29 | 2012-07-26 | Altera Corp | プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 |
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