KR930015352A - 반도체 집적회로 장치 - Google Patents

Abstract

조합논리회로의 전후에 배치된 데이터 보지수단을 외부에서 주어진 어드레스 신호에 의해 선택해서 외부에서 직접 진단신호를 입력하기도, 보지데이터를 외부단자로 직접 판독시키도록 구성된 진단기능을 구비한 논리 LSI에 있어서, 시스템의 신호가 공급되는 랫치회로로 바이폴라 트랜지스터 회로로 구성하여 진단용의 신호가 공급되는 진단용 보조회로는 CMOS 구성하도록 했다.

시스템 데이터가 공급되는 랫치회로는 바이폴라 트랜지스트 회로로 구성되기 때문에 신호의 지연이 적게됨과 동시에 통상 동작모드시에는 동작하지 않고 고속성이 요구되지 않는 진단용 보조회로는 CMOS회로로 구성되기 때문에 소비전류가 적게 된다. 또, 상기 랫치회로 및 스캔아웃트 데이터를 출력하기 위한 회로에서 신호를 ECL게이트를 통해서 출력시키도록 한 것이므로 레벨변환회로가 불필요하게 되고 회로설계가 용이하게 된다.

Description

반도체 집적회로 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명을 적용한 논리기능 부착 반도체 집적회로 장치(이하 논리 LSI라 칭한다.)의 블럭도를 나타낸다,

제2도는 본 발명을 적용한 논리 LSI에서 플립플롭의 논리도를 나타낸다,

제3도는 입력용 플립플롭을 구성하는 랫치회로의 회로도를 나타낸다,

제4도는 조합논리회로간의 플립플롭을 구성하는 랫치회로의 회로도를 나타낸다.

Claims (13)

1. 조합 논리회로와, 상기 조합논리회로의 전후에 배치된 복수의 데이터 보지수단과, 상기 복수의 데이터 보지수단을 외부에서 주는 어드레스 신호에 의해 선택하여 외부에서 직접 데이터를 입력하기도, 보지데이터를 외부단자에 직접 판독하도록 상기 복수의 데이터 보지 수단을 제어하는 진단 제어수단을 구비하고, 각각의 상기 데이터 보지수단은 바이폴라 트랜지스터 회로로 구성된 랫치회로를 포함하고, 상기 진단제어수단은 상기 랫치회로로의 제어신호를 형성하기 위한 진단신호가 공급되는 진단용 보조회로를 포함하며, 상기 진단용 보조회로는 MOSFET로 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
2. 제1항에 있어서, 상기 랫치회로와 상기 진단용 보조회로로부터의 신호는 바이폴라 논리게이트를 통해서 출력되는 것을 특징으로 하는 반도체 집적회로.
3. 제1항에 있어서, 반도체 칩과, 상기 반도체 칩의 주면상에 배치된 복수의 기본셀을 포함하고, 상기 복수의 기본셀의 각각은 상기 랫치회로를 구성하기 위한 복수의 바이폴라 트랜지스터 소자 및 저항소자가 형성된 영역과 상기 진단용 보조회로를 구성하기 위한 복수의 MOSFET 소자가 형성된 영역을 더 포함한 것을 특징으로 하는 반도체 집적회로.
4. 복수의 입력단자와 복수의 출력단자들을 가지는 논리회로부(11)와고, 상기 제1의 데이터를 상기 논리회로부로 출력하기 위한 수단을 가지는 복수의 제1데이터 보지수단(FF11,FF12 및 FF13)과, 상기 복수의 출력단자의 각각에 결합되어 상기 논리회로부에서의 데이터를 포함하는 제2의 데이터를 보지하기 위한 수단을 가지는, 제2데이터 보지수단(FF12 및 FF22)과, 적어도 하나의 상기 제1데이터 보지수단에 상기 테스트 데이터를 기록하기위한 어드레스 신호(A0 및 A1)를 포함하는 제1신호(A0, A1, TM, TD 및 CKs)가 입력되기 위한 제1외부단자(61-68 및 69)와, 적어도 하나의 상기 제2데이터 보지수단에 보지된 상기 논리회로부에서의 데이터를 상기 반도체 집적회로 장치의 외부로 출력하기 위한 제2외부단자(55)와, 상기 제1신호를 받아 상기 어드레스 신호를 디코드하기 위한 디코더를 포함하고 적어도 하나의 상기 제1데이터 보지수단에 데스트 데이터를 기록하기 위한 제2신호를 출력하기 위한 복수의 제어회로부(10 및 72)를 구비하고, 상기 논리회로부, 상기 제1데이터 보지수단 및 제2데이터 보지수단은 바이폴라 트랜지스터를 포함하며, 상기 제어회로는 N채널 MOSFET 및 P채널 MOSFET를 포함하고, 상기 테스트 데이터는 상기 논리회로부를 테스트하기 위해서 이용되도록 한 반도체 집적회로 장치.
5. 제4항에 있어서, 상기 반도체 장치는 반도체 기판상에 형성되고 각각 직사각형인 복수의 기본셀을 더 포함하도록 구성하고, 상기 복수의 기본셀의 각각은 직사각형의 제1영역, 제2영역 및 제3영역을 포함도록 구성하고, 상기 복수의 기본셀의 각각은 직사각형의 제1영역, 제2영역 및 제3영역을 포함하며, 제2영역이 제1영역과 제3영역과의 사이에 형성되고, 상기 제1영역 및 제3영역은 바이폴라 트랜지스터를 포함하는 반면에 상기 제2영역은 N채널 MOSFET 및 P채널 MOSFET를 포함하는 상기 논리회로부, 제1데이터 보지수단 및 제2데이터 보지수단은 상기 복수의 기본셀의 상기 제1영역 및 제3영역으로 형성되도록 한 반도체 집적회로 장치.
6. 제5항에 있어서, 상기 제어회로부의 일부는 상기 기본셀의 상기 제2영역으로 형성되도록 한 반도체 집적회로 장치.
7. 제6항에 있어서, 상기 제어회로부는 상기 기본셀의 상기 제2영역으로 형성되도록 한 반도체 집적회로 장치.
8. 제4항에 있어서, 상기 제1데이터 보지수단은 제1클럭신호를 받고, 상기 제2데이터 보지수단은 제2클럭신호를 받아서 상기 제1의 데이터가 상기 제1클럭신호에 의해서 상기 제1데이터 보지수단에 보지되고 상기 제2의 데이터 상기 제2클럭신호에 의해서 상기 제2데이터 보지수단에 보지되도록 한 반도체 집적회로 장치.
9. 제8항에 있어서, 복수의 제1입력단자와 상기 제1데이터 보지수단의 각각에 결합된 복수의 제1출력단자를 가지는 제1논리회로부를 더 포함하고, 상기 제1출력단자의 신호가 상기 제1의 클럭신호에 의해서 상기 제1데이터 보지수단으로 입력되도록 한 반도체 집적회로 장치.
10. 제9항에 있어서, 복수의 제2출력단자와 상기 제2데이터 보지수단의 각각에 결합된 복수의 제2입력단자들을 가지는 제2논리회로부를 더 포함하고, 상기 제2데이터 보지수단에 보지되어 있는 상기 제2데이터가 상기 제2의 클럭신호에 의해서 상기 제2입력단자로 입력되도록 한 반도체 집적회로 장치.
11. 제10항에 있어서, 상기 제2논리회로부를 테스트 하기 위한 테스트 데이터가 상기 제2클럭신호에 의해 제2데이터 보지수단을 보지하도록 한 반도체 집적회로 장치.
12. 제9항에 있어서, 통상 동작시에는 상기 제1논리회로부의 제1출력단자의 신호가 상기 제1데이터 보지수단으로 입력되어 보지되고 상기 논리회로부를 테스트할 때에는 상기 제어회로부에서의 제2신호에 의거해서 테스트 데이터가 상기 제1데이터 보지수단으로 보지되도록 한 반도체 집적회로 장치.
13. 반도체 기판과, 상기 반도체 기판상에 형성되고 각각 직사각형인 복수의 기본셀을 구비하고, 상기 복수의 기본셀 각각은 제2영역이 제1영역과 제3영역사이에 형성되고, 상기 제1영역 및 제3영역은 바이폴라 트랜지스터로 포함하는 반면에 상기 제2영역은 N-채널 MOSFET와 P-채널 MOSFET를 포함하도록 하는 각각 직사각형인 제1영역, 제2영역 및 제3영역을 가지며 소정의 논리를 실현시키기 위한 논리 회로부는 상기 복수의 기본셀의 제1영역 및 제3영역으로 형성되는 반면에 상기 논리회로부를 테스트하기 위한 제어회로부는 상기 복수의 기본셀의 제2영역으로 형성되도록 한 반도체 집적회로 장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.