JPH07312384A - 信号線切替回路 - Google Patents
信号線切替回路Info
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- JPH07312384A JPH07312384A JP6102512A JP10251294A JPH07312384A JP H07312384 A JPH07312384 A JP H07312384A JP 6102512 A JP6102512 A JP 6102512A JP 10251294 A JP10251294 A JP 10251294A JP H07312384 A JPH07312384 A JP H07312384A
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】通常データ信号の選択時における速度低下の要
因を除去するとともに、チップサイズを削減する。 【構成】信号線Ｂ１，Ｂ２に並列接続し増幅器Ａ１より
十分大きい電流供給能力を持ち、テスト選択信号Ｉｍに
応答して信号ａ，Ｉａの各々のレベルと無関係にテスト
判定結果信号ｔ，Ｉｔを信号線Ｂ１，Ｂ２にそれぞれ供
給可能とする切替回路３を備える。
因を除去するとともに、チップサイズを削減する。 【構成】信号線Ｂ１，Ｂ２に並列接続し増幅器Ａ１より
十分大きい電流供給能力を持ち、テスト選択信号Ｉｍに
応答して信号ａ，Ｉａの各々のレベルと無関係にテスト
判定結果信号ｔ，Ｉｔを信号線Ｂ１，Ｂ２にそれぞれ供
給可能とする切替回路３を備える。
Description
【０００１】
【産業上の利用分野】本発明は信号線切替回路に関し、
特にテスト回路付き半導体集積回路の信号線切替回路に
関する。
特にテスト回路付き半導体集積回路の信号線切替回路に
関する。
【０００２】
【従来の技術】半導体集積回路の大規模化に伴ない、こ
れを構成する諸回路の動作が正常であるか否かのテスト
が重要な課題となってきている。このテスト容易化設計
の一つとして、通常動作させる前に故障の有無を調べる
ため、スターティックランダムアクセスメモリ（ＳＲＡ
Ｍ）などの大規模半導体集積回路では、通常動作時のデ
ータ信号（以下通常データ信号）とテスト信号とを切替
える信号切替回路を内蔵するものが広く用いらている。
れを構成する諸回路の動作が正常であるか否かのテスト
が重要な課題となってきている。このテスト容易化設計
の一つとして、通常動作させる前に故障の有無を調べる
ため、スターティックランダムアクセスメモリ（ＳＲＡ
Ｍ）などの大規模半導体集積回路では、通常動作時のデ
ータ信号（以下通常データ信号）とテスト信号とを切替
える信号切替回路を内蔵するものが広く用いらている。
【０００３】従来、ＳＲＡＭのセンス増幅器などに用い
られているこの種の信号切替回路は、トランスファゲー
トを用いたものやクロックドインバータを用いたものな
どが知られている。
られているこの種の信号切替回路は、トランスファゲー
トを用いたものやクロックドインバータを用いたものな
どが知られている。
【０００４】従来のトランスファゲートを用いた第１の
信号切替回路をブロックで示す図５を参照すると、この
従来の第１の信号線切替回路は、小振幅の相補通常デー
タ信号ａ，Ｉａを増幅し信号線Ｂ１，Ｂ２にそれぞれ信
号ｂ，Ｉｂを出力する第１段目の増幅器Ａ１と、相補信
号である通常データ／テスト選択信号ｍ，Ｉｍに応答し
て信号ｂ，Ｉｂと相補信号であるテスト判定結果信号
ｔ，Ｉｔとを切替え信号ｃ，Ｉｃを出力する切替回路１
と、信号ｃ，Ｉｃを増幅し信号ｄ，Ｉｄを出力する第２
段目の増幅器Ａ２と、信号ｄ，Ｉｄを所定の形式の出力
信号ｅに生成して出力する出力回路６とを備える。
信号切替回路をブロックで示す図５を参照すると、この
従来の第１の信号線切替回路は、小振幅の相補通常デー
タ信号ａ，Ｉａを増幅し信号線Ｂ１，Ｂ２にそれぞれ信
号ｂ，Ｉｂを出力する第１段目の増幅器Ａ１と、相補信
号である通常データ／テスト選択信号ｍ，Ｉｍに応答し
て信号ｂ，Ｉｂと相補信号であるテスト判定結果信号
ｔ，Ｉｔとを切替え信号ｃ，Ｉｃを出力する切替回路１
と、信号ｃ，Ｉｃを増幅し信号ｄ，Ｉｄを出力する第２
段目の増幅器Ａ２と、信号ｄ，Ｉｄを所定の形式の出力
信号ｅに生成して出力する出力回路６とを備える。
【０００５】切替回路１は、各々のソースが信号ｂ，Ｉ
ｂの各々に各々のゲートが共通接続され通常データ選択
信号ｍに各々のドレインが信号ｃ，Ｉｃの各々にそれぞ
れ接続されたＮＭＯＳトランジスタＮ１１，Ｎ１２と、
各々のソースが信号ｔ，Ｉｔの各々に各々のゲートが共
通接続されテスト選択信号Ｉｍに各々のドレインが信号
ｃ，Ｉｃの各々にそれぞれ接続されたＮＭＯＳトランジ
スタＮ１３，Ｎ１４とを備える。
ｂの各々に各々のゲートが共通接続され通常データ選択
信号ｍに各々のドレインが信号ｃ，Ｉｃの各々にそれぞ
れ接続されたＮＭＯＳトランジスタＮ１１，Ｎ１２と、
各々のソースが信号ｔ，Ｉｔの各々に各々のゲートが共
通接続されテスト選択信号Ｉｍに各々のドレインが信号
ｃ，Ｉｃの各々にそれぞれ接続されたＮＭＯＳトランジ
スタＮ１３，Ｎ１４とを備える。
【０００６】次に、図５を参照して、従来の第１の信号
線切替回路の動作について説明すると、まず、通常デー
タ信号を出力させる場合は、通常データ／テスト選択信
号ｍ，ＩｍをそれぞれＨレベル，Ｌレベルに設定する。
通常データ信号ａ，Ｉａは増幅器Ａ１により増幅され、
信号ｂ，Ｉｂとして出力される。通常データ選択信号ｍ
のＨレベルに応答してトランジスタＮ１１，Ｎ１２の各
々は導通状態となり、信号ｂ，Ｉｂがそのまま信号ｃ，
Ｉｃとして出力され増幅器Ａ２に供給される。一方、テ
スト選択信号ＩｍのＬレベルに応答してトランジスタＮ
１３，Ｎ１４の各々は遮断状態となり、テスト判定結果
信号ｔ，Ｉｔは阻止され信号ｃ，Ｉｃに影響することは
ない。次に、信号ｃ，Ｉｃの供給に応答して増幅器Ａ２
は出力信号ｄ，Ｉｄを出力回路６に供給し、出力回路６
は信号ｄ，Ｉｄの供給に応答して出力信号ｅを出力す
る。
線切替回路の動作について説明すると、まず、通常デー
タ信号を出力させる場合は、通常データ／テスト選択信
号ｍ，ＩｍをそれぞれＨレベル，Ｌレベルに設定する。
通常データ信号ａ，Ｉａは増幅器Ａ１により増幅され、
信号ｂ，Ｉｂとして出力される。通常データ選択信号ｍ
のＨレベルに応答してトランジスタＮ１１，Ｎ１２の各
々は導通状態となり、信号ｂ，Ｉｂがそのまま信号ｃ，
Ｉｃとして出力され増幅器Ａ２に供給される。一方、テ
スト選択信号ＩｍのＬレベルに応答してトランジスタＮ
１３，Ｎ１４の各々は遮断状態となり、テスト判定結果
信号ｔ，Ｉｔは阻止され信号ｃ，Ｉｃに影響することは
ない。次に、信号ｃ，Ｉｃの供給に応答して増幅器Ａ２
は出力信号ｄ，Ｉｄを出力回路６に供給し、出力回路６
は信号ｄ，Ｉｄの供給に応答して出力信号ｅを出力す
る。
【０００７】次に、テスト判定結果信号を出力させる場
合は、通常データ／テスト選択信号ｍ，Ｉｍをそれぞれ
上述とは逆のＬレベル，Ｈレベルに設定する。これによ
り、テスト選択信号ＩｍのＨレベルに応答してトランジ
スタＮ１３，Ｎ１４の各々は導通状態となり、テスト判
定結果信号ｔ，Ｉｔがそのまま信号ｃ，Ｉｃとして出力
され増幅器Ａ２に供給される。一方、通常データ選択信
号ｍのＬレベルに応答してトランジスタＮ１１，Ｎ１２
の各々は遮断状態となり、通常データ信号ｂ，Ｉｂは阻
止される。したがって、テスト判定結果信号ｔ，Ｉｔに
対応する信号ｃ，Ｉｃが増幅器Ａ２，出力回路６を経由
して信号ｅとして出力される。
合は、通常データ／テスト選択信号ｍ，Ｉｍをそれぞれ
上述とは逆のＬレベル，Ｈレベルに設定する。これによ
り、テスト選択信号ＩｍのＨレベルに応答してトランジ
スタＮ１３，Ｎ１４の各々は導通状態となり、テスト判
定結果信号ｔ，Ｉｔがそのまま信号ｃ，Ｉｃとして出力
され増幅器Ａ２に供給される。一方、通常データ選択信
号ｍのＬレベルに応答してトランジスタＮ１１，Ｎ１２
の各々は遮断状態となり、通常データ信号ｂ，Ｉｂは阻
止される。したがって、テスト判定結果信号ｔ，Ｉｔに
対応する信号ｃ，Ｉｃが増幅器Ａ２，出力回路６を経由
して信号ｅとして出力される。
【０００８】このように切替回路１のトランジスタＮ１
１〜Ｎ１４はそれぞれ通常データ／テスト選択信号ｍ，
Ｉｍにより制御されるトランスファゲートとして動作す
る。
１〜Ｎ１４はそれぞれ通常データ／テスト選択信号ｍ，
Ｉｍにより制御されるトランスファゲートとして動作す
る。
【０００９】次に、従来のクロックドインバータを用い
た第２の信号切替回路を図５と共通の構成要素には共通
の参照文字／数字を付して同様にブロックで示す図６を
参照すると、この従来の第２の信号線切替回路の第１の
切替回路との相違点は、切替回路１の代りにトランスフ
ァゲートをクロックドインバータに置換えた切替回路２
を備えることである。
た第２の信号切替回路を図５と共通の構成要素には共通
の参照文字／数字を付して同様にブロックで示す図６を
参照すると、この従来の第２の信号線切替回路の第１の
切替回路との相違点は、切替回路１の代りにトランスフ
ァゲートをクロックドインバータに置換えた切替回路２
を備えることである。
【００１０】切替回路２は、各々の選択ゲートが共通接
続され通常データ選択信号ｍに各々の入力端が信号ｂ，
Ｉｂの各々に各々の出力端が信号ｃ，Ｉｃの各々にそれ
ぞれ接続されたクロックドインバータであるインバータ
Ｉ２１，Ｉ２２と、各々の選択ゲートが共通接続されテ
スト選択信号ｍに各々の入力端が信号ｔ，Ｉｔの各々に
各々の出力端が信号ｃ，Ｉｃの各々にそれぞれ接続され
たクロックドインバータであるインバータＩ２３，Ｉ２
４とを備える。
続され通常データ選択信号ｍに各々の入力端が信号ｂ，
Ｉｂの各々に各々の出力端が信号ｃ，Ｉｃの各々にそれ
ぞれ接続されたクロックドインバータであるインバータ
Ｉ２１，Ｉ２２と、各々の選択ゲートが共通接続されテ
スト選択信号ｍに各々の入力端が信号ｔ，Ｉｔの各々に
各々の出力端が信号ｃ，Ｉｃの各々にそれぞれ接続され
たクロックドインバータであるインバータＩ２３，Ｉ２
４とを備える。
【００１１】この従来の第２の信号線切替回路の動作
は、信号ｃ，Ｉｃの極性が反転する以外は上述の従来の
第１の信号線切替回路と同様であるので、説明を省略す
る。
は、信号ｃ，Ｉｃの極性が反転する以外は上述の従来の
第１の信号線切替回路と同様であるので、説明を省略す
る。
【００１２】
【発明が解決しようとする課題】上述した従来の第１の
信号線切替回路は、通常データの伝達経路にトランスフ
ァゲートとして挿入されるＮＭＯＳトランジスタの伝達
速度低下要因となる導通抵抗と接合容量との低減のため
上記ＮＭＯＳトランジスタのサイズを増大する必要があ
ることと、テスト判定結果信号および通常データ／テス
ト選択信号の各々の所要信号線数がそれぞれ相補の２本
であることとにより、チップサイズが増大するという欠
点がある。
信号線切替回路は、通常データの伝達経路にトランスフ
ァゲートとして挿入されるＮＭＯＳトランジスタの伝達
速度低下要因となる導通抵抗と接合容量との低減のため
上記ＮＭＯＳトランジスタのサイズを増大する必要があ
ることと、テスト判定結果信号および通常データ／テス
ト選択信号の各々の所要信号線数がそれぞれ相補の２本
であることとにより、チップサイズが増大するという欠
点がある。
【００１３】従来の第２の信号線切替回路は、通常デー
タの伝達経路に挿入されるクロックドレインバータによ
り少なくともインバータ１段分の動作遅延を生じるとい
う欠点がある。さらに、４個のクロックドレインバータ
を構成するための所要のトランジスタ数が最低１６個で
あることと、第１の例と同様にテスト判定結果信号およ
び通常データ／テスト選択信号の各々の所要信号線数が
それぞれ相補の２本であることとにより、チップサイズ
が増大するという欠点がある。
タの伝達経路に挿入されるクロックドレインバータによ
り少なくともインバータ１段分の動作遅延を生じるとい
う欠点がある。さらに、４個のクロックドレインバータ
を構成するための所要のトランジスタ数が最低１６個で
あることと、第１の例と同様にテスト判定結果信号およ
び通常データ／テスト選択信号の各々の所要信号線数が
それぞれ相補の２本であることとにより、チップサイズ
が増大するという欠点がある。
【００１４】
【課題を解決するための手段】本発明の信号線切替回路
は、通常動作時のデータ信号を増幅し第１のレベルの振
幅かつ相補の第１および第２の信号をそれぞれ第１およ
び第２の信号線に出力する第１の増幅回路と、前記第１
および第２の信号線を経由して供給される前記第１およ
び第２の信号の各々を増幅し所定のレベルで出力する第
２の増幅回路と、通常動作とテスト動作とを選択切替制
御するテスト選択信号の供給に応答してテスト判定結果
を示すテスト判定結果信号対応の相補の第３および第４
の信号を前記第１および第２の信号線に供給するよう切
替る切替手段とを備える信号線切替回路において、前記
切替回路が前記第１および第２の信号線に並列接続され
前記第１の増幅回路より十分大きい電流供給能力を持ち
前記第１，第２の信号の各々のレベルと無関係に前記第
３および第４の信号の各々をそれぞれ前記第１および第
２の信号線に供給可能とする切替回路を備えて構成され
ている。
は、通常動作時のデータ信号を増幅し第１のレベルの振
幅かつ相補の第１および第２の信号をそれぞれ第１およ
び第２の信号線に出力する第１の増幅回路と、前記第１
および第２の信号線を経由して供給される前記第１およ
び第２の信号の各々を増幅し所定のレベルで出力する第
２の増幅回路と、通常動作とテスト動作とを選択切替制
御するテスト選択信号の供給に応答してテスト判定結果
を示すテスト判定結果信号対応の相補の第３および第４
の信号を前記第１および第２の信号線に供給するよう切
替る切替手段とを備える信号線切替回路において、前記
切替回路が前記第１および第２の信号線に並列接続され
前記第１の増幅回路より十分大きい電流供給能力を持ち
前記第１，第２の信号の各々のレベルと無関係に前記第
３および第４の信号の各々をそれぞれ前記第１および第
２の信号線に供給可能とする切替回路を備えて構成され
ている。
【００１５】
【実施例】次に、本発明の実施例を従来と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の信号線
切替回路は、信号線Ｂ１，Ｂ２で接続された従来と共通
の増幅器Ａ１，Ａ２と、出力回路６とに加えて、切替回
路１または２の代りにテスト選択信号Ｉｍに応答して信
号線Ｂ１，Ｂ２のそれぞれの信号ｂ，Ｉｂを強制的にテ
スト判定結果信号ｔ対応の信号レベルに切替る切替回路
３とを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の信号線
切替回路は、信号線Ｂ１，Ｂ２で接続された従来と共通
の増幅器Ａ１，Ａ２と、出力回路６とに加えて、切替回
路１または２の代りにテスト選択信号Ｉｍに応答して信
号線Ｂ１，Ｂ２のそれぞれの信号ｂ，Ｉｂを強制的にテ
スト判定結果信号ｔ対応の信号レベルに切替る切替回路
３とを備える。
【００１６】切替回路３は、各々のゲートが共通接続さ
れテストデータ選択信号Ｉｍに各々のドレインが信号線
Ｂ１，Ｂ２の各々に接続されたＮＭＯＳトランジスタＮ
３１，Ｎ３２と、ゲートがテスト判定結果信号ｔにドレ
インがトランジスタＮ３１のソースにソースが接地電位
にそれぞれ接続されたＮＭＯＳトランジスタＮ３３と、
入力端がテスト判定結果信号ｔに接続され反転信号Ｉｔ
を生成するインバータＩ３１と、ゲートが反転信号Ｉｔ
にドレインがトランジスタＮ３２のソースにソースが接
地電位にそれぞれ接続されたＮＭＯＳトランジスタＮ３
３とを備える。トランジスタＮ３１〜Ｎ３４の各々の電
流供給能力は増幅器Ａ１の電流供給能力の２倍以上と十
分大きいものとする。
れテストデータ選択信号Ｉｍに各々のドレインが信号線
Ｂ１，Ｂ２の各々に接続されたＮＭＯＳトランジスタＮ
３１，Ｎ３２と、ゲートがテスト判定結果信号ｔにドレ
インがトランジスタＮ３１のソースにソースが接地電位
にそれぞれ接続されたＮＭＯＳトランジスタＮ３３と、
入力端がテスト判定結果信号ｔに接続され反転信号Ｉｔ
を生成するインバータＩ３１と、ゲートが反転信号Ｉｔ
にドレインがトランジスタＮ３２のソースにソースが接
地電位にそれぞれ接続されたＮＭＯＳトランジスタＮ３
３とを備える。トランジスタＮ３１〜Ｎ３４の各々の電
流供給能力は増幅器Ａ１の電流供給能力の２倍以上と十
分大きいものとする。
【００１７】図１および動作の一例を示すタイムチャー
トである図２を参照して本実施例の動作について説明す
ると、まず、通常データ信号を出力させる場合は、テス
ト選択信号Ｉｍを接地電位すなわちＬレベルに設定す
る。通常データ信号ａ，Ｉａは増幅器Ａ１により増幅さ
れ、小振幅レベルの信号ｂ，Ｉｂとしてそれぞれ信号線
Ｂ１，Ｂ２に出力される。ここで、説明の便宜上、図２
（Ａ）に示すように、通常データ信号選択時の各信号の
状態は、信号ＩｂがＨレベルより低いレベルである小振
幅のハイ（ｈ）レベル、信号ｂがＬレベルより高いレベ
ルである小振幅のロウ（ｌ）レベル、信号ｔがＨレベ
ル、出力信号ｅはＨレベルであるとする。テスト選択信
号ＩｍのＬレベルに応答してトランジスタＮ３１，Ｎ３
２は遮断状態であり、したがって、テスト判定結果信号
ｔ，Ｉｔは阻止され信号ｂ，Ｉｂに影響することはな
い。次に、信号ｂ，Ｉｂの供給に応答して増幅器Ａ２は
出力信号ｄ，Ｉｄを出力回路６に供給し、出力回路６は
信号ｄ，Ｉｄの供給に応答してＨレベルの出力信号ｅを
出力する。
トである図２を参照して本実施例の動作について説明す
ると、まず、通常データ信号を出力させる場合は、テス
ト選択信号Ｉｍを接地電位すなわちＬレベルに設定す
る。通常データ信号ａ，Ｉａは増幅器Ａ１により増幅さ
れ、小振幅レベルの信号ｂ，Ｉｂとしてそれぞれ信号線
Ｂ１，Ｂ２に出力される。ここで、説明の便宜上、図２
（Ａ）に示すように、通常データ信号選択時の各信号の
状態は、信号ＩｂがＨレベルより低いレベルである小振
幅のハイ（ｈ）レベル、信号ｂがＬレベルより高いレベ
ルである小振幅のロウ（ｌ）レベル、信号ｔがＨレベ
ル、出力信号ｅはＨレベルであるとする。テスト選択信
号ＩｍのＬレベルに応答してトランジスタＮ３１，Ｎ３
２は遮断状態であり、したがって、テスト判定結果信号
ｔ，Ｉｔは阻止され信号ｂ，Ｉｂに影響することはな
い。次に、信号ｂ，Ｉｂの供給に応答して増幅器Ａ２は
出力信号ｄ，Ｉｄを出力回路６に供給し、出力回路６は
信号ｄ，Ｉｄの供給に応答してＨレベルの出力信号ｅを
出力する。
【００１８】次に、テスト判定結果信号を出力させる場
合は、テスト選択信号Ｉｍを上述とは逆のＨレベルに設
定する（時刻Ｔ０）。これにより、テスト選択信号Ｉｍ
のＨレベルに応答してトランジスタＮ３１，Ｎ３２の各
々は導通状態となり、トランジスタＮ３３はテスト判定
結果信号ｔのＨレベルに応答して導通し信号線Ｂ２のｈ
レベルの信号Ｉｂのレベルを引下げる。上述のように、
増幅器Ａ１に比較してトランジスタＮ３１〜Ｎ３４は電
流供給能力が十分大きいので、信号Ｉｂはｌレベルより
も低いＬレベル（付近）まで引下げられる。一方、トラ
ンジスタＮ３４は反転信号ＩｔのＬレベルに応答して遮
断状態となり、信号線Ｂ１の信号ｂのレベルは影響を受
けずｌレベルを保持する。この結果、増幅器Ａ２の相補
入力信号ｂ，Ｉｂのレベルの相対関係は、各々ｌレベル
およびより低いＬレベルとなり、通常データ信号の場合
と逆転することにより、出力回路６の出力信号ｅがＬレ
ベルに逆転する。
合は、テスト選択信号Ｉｍを上述とは逆のＨレベルに設
定する（時刻Ｔ０）。これにより、テスト選択信号Ｉｍ
のＨレベルに応答してトランジスタＮ３１，Ｎ３２の各
々は導通状態となり、トランジスタＮ３３はテスト判定
結果信号ｔのＨレベルに応答して導通し信号線Ｂ２のｈ
レベルの信号Ｉｂのレベルを引下げる。上述のように、
増幅器Ａ１に比較してトランジスタＮ３１〜Ｎ３４は電
流供給能力が十分大きいので、信号Ｉｂはｌレベルより
も低いＬレベル（付近）まで引下げられる。一方、トラ
ンジスタＮ３４は反転信号ＩｔのＬレベルに応答して遮
断状態となり、信号線Ｂ１の信号ｂのレベルは影響を受
けずｌレベルを保持する。この結果、増幅器Ａ２の相補
入力信号ｂ，Ｉｂのレベルの相対関係は、各々ｌレベル
およびより低いＬレベルとなり、通常データ信号の場合
と逆転することにより、出力回路６の出力信号ｅがＬレ
ベルに逆転する。
【００１９】また、図２（Ｂ）に示すように、通常デー
タ信号選択時の信号ｂ，Ｉｂのレベルが、図２（Ａ）と
逆に、それぞれｈレベル，ｌレベルとすると、時刻Ｔ０
におけるテスト選択信号ＩｍのＨレベルの設定により、
信号ｂはｈレベルを保持し、信号ＩｂはｌレベルからＬ
レベルに引下げられる。このように、増幅器Ａ２への入
信号の相対関係は不変であるので、出力回路６の出力信
号ｅがＬレベルの状態を保持する。このように、テスト
選択時には、出力信号ｅのレベルは、通常データ信号
ａ，Ｉａ対応のもとの信号ｂ，Ｉｂのレベル状態とは無
関係にテスト判定結果信号ｔのレベル状態により決定さ
れる。
タ信号選択時の信号ｂ，Ｉｂのレベルが、図２（Ａ）と
逆に、それぞれｈレベル，ｌレベルとすると、時刻Ｔ０
におけるテスト選択信号ＩｍのＨレベルの設定により、
信号ｂはｈレベルを保持し、信号ＩｂはｌレベルからＬ
レベルに引下げられる。このように、増幅器Ａ２への入
信号の相対関係は不変であるので、出力回路６の出力信
号ｅがＬレベルの状態を保持する。このように、テスト
選択時には、出力信号ｅのレベルは、通常データ信号
ａ，Ｉａ対応のもとの信号ｂ，Ｉｂのレベル状態とは無
関係にテスト判定結果信号ｔのレベル状態により決定さ
れる。
【００２０】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す示す図３を参照すると、この図に示す本実
施例の第１の実施例との相違点は、切替回路３の代り
に、ゲートがテスト判定結果信号ｔにドレインが信号線
Ｂ２にそれぞれ接続されたＮＭＯＳトランジスタＮ４１
と、入力端がテスト判定結果信号ｔに接続され反転信号
Ｉｔを生成するインバータＩ４１と、ゲートが反転信号
Ｉｔにドレインが信号線Ｂ１にソースがトランジスタＮ
４１のソースにそれぞれ接続されたＮＭＯＳトランジス
タＮ４２と、ゲートがテストデータ選択信号Ｉｍにドレ
インがトランジスタＮ４１，Ｎ４２のソースにソースが
接地電位にそれぞれ接続されたＮＭＯＳトランジスタＮ
４３とを備える切替回路４を備えることである。これら
トランジスタＮ４１〜Ｎ４３の電流供給能力は、第１の
実施例のトランジスタＮ３１〜Ｎ３４と同様に、増幅器
Ａ１の電流供給能力の２倍以上と十分大きいものとす
る。
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す示す図３を参照すると、この図に示す本実
施例の第１の実施例との相違点は、切替回路３の代り
に、ゲートがテスト判定結果信号ｔにドレインが信号線
Ｂ２にそれぞれ接続されたＮＭＯＳトランジスタＮ４１
と、入力端がテスト判定結果信号ｔに接続され反転信号
Ｉｔを生成するインバータＩ４１と、ゲートが反転信号
Ｉｔにドレインが信号線Ｂ１にソースがトランジスタＮ
４１のソースにそれぞれ接続されたＮＭＯＳトランジス
タＮ４２と、ゲートがテストデータ選択信号Ｉｍにドレ
インがトランジスタＮ４１，Ｎ４２のソースにソースが
接地電位にそれぞれ接続されたＮＭＯＳトランジスタＮ
４３とを備える切替回路４を備えることである。これら
トランジスタＮ４１〜Ｎ４３の電流供給能力は、第１の
実施例のトランジスタＮ３１〜Ｎ３４と同様に、増幅器
Ａ１の電流供給能力の２倍以上と十分大きいものとす
る。
【００２１】本実施例の動作は、信号線Ｂ１，Ｂ２のそ
れぞれの信号ｂ，Ｉｂに対しテスト選択信号Ｉｍにより
制御されテスト選択を行うスイッチングトランジスタと
して共通のトランジスタＮ４３の１個とするほかは第１
の実施例と全く同様であり、出力信号ｅのレベルは、通
常データ信号ａ，Ｉａ対応のもとの信号ｂ，Ｉｂのレベ
ル状態とは無関係にテスト判定結果信号ｔのレベル状態
により決定される。
れぞれの信号ｂ，Ｉｂに対しテスト選択信号Ｉｍにより
制御されテスト選択を行うスイッチングトランジスタと
して共通のトランジスタＮ４３の１個とするほかは第１
の実施例と全く同様であり、出力信号ｅのレベルは、通
常データ信号ａ，Ｉａ対応のもとの信号ｂ，Ｉｂのレベ
ル状態とは無関係にテスト判定結果信号ｔのレベル状態
により決定される。
【００２２】次に、本発明の第３の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す示す図４を参照すると、この図に示す本実
施例の第１の実施例との相違点は、切替回路３の代りに
各々のゲートが共通接続されテストデータ選択信号Ｉｍ
に各々のドレインが信号線Ｂ１，Ｂ２の各々に接続され
たＮＭＯＳトランジスタＮ５１，Ｎ５２と、入力端がテ
スト判定結果信号ｔおよびトランジスタＮ５１のソース
に出力端がトランジスタＮ５２のソースにそれぞれ接続
され反転信号Ｉｔを生成するインバータＩ５１とを備え
る切替回路５を備えることである。第１の実施例と同様
に、これらトランジスタＮ５１，Ｎ５２およびインバー
タＩ５１の電流供給能力は増幅器Ａ１の電流供給能力の
２倍以上と十分大きいものとする。
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す示す図４を参照すると、この図に示す本実
施例の第１の実施例との相違点は、切替回路３の代りに
各々のゲートが共通接続されテストデータ選択信号Ｉｍ
に各々のドレインが信号線Ｂ１，Ｂ２の各々に接続され
たＮＭＯＳトランジスタＮ５１，Ｎ５２と、入力端がテ
スト判定結果信号ｔおよびトランジスタＮ５１のソース
に出力端がトランジスタＮ５２のソースにそれぞれ接続
され反転信号Ｉｔを生成するインバータＩ５１とを備え
る切替回路５を備えることである。第１の実施例と同様
に、これらトランジスタＮ５１，Ｎ５２およびインバー
タＩ５１の電流供給能力は増幅器Ａ１の電流供給能力の
２倍以上と十分大きいものとする。
【００２３】本実施例の動作は、信号線Ｂ１，Ｂ２に対
しテスト判定結果信号ｔ，およびその反転信号Ｉｔを直
接トランジスタＮ５１，Ｎ５２の各々のソースを経由し
て供給するほかは、第１および第２の実施例と全く同様
であり、出力信号ｅのレベルは、通常データ信号ａ，Ｉ
ａ対応のもとの信号ｂ，Ｉｂのレベル状態とは無関係に
テスト判定結果信号ｔのレベル状態により決定される。
しテスト判定結果信号ｔ，およびその反転信号Ｉｔを直
接トランジスタＮ５１，Ｎ５２の各々のソースを経由し
て供給するほかは、第１および第２の実施例と全く同様
であり、出力信号ｅのレベルは、通常データ信号ａ，Ｉ
ａ対応のもとの信号ｂ，Ｉｂのレベル状態とは無関係に
テスト判定結果信号ｔのレベル状態により決定される。
【００２４】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、切替回路のスイッチングトランジスタと
してＮＭＯＳトランジスタの代りにＰＭＯＳトランジス
タを用いることも、本発明の主旨を逸脱しない限り適用
できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、切替回路のスイッチングトランジスタと
してＮＭＯＳトランジスタの代りにＰＭＯＳトランジス
タを用いることも、本発明の主旨を逸脱しない限り適用
できることは勿論である。
【００２５】
【発明の効果】以上説明したように、本発明の信号線切
替回路は、切替対象の信号線に並列接続され増幅回路よ
り十分大きい電流供給能力を持ち通常データ信号対応の
上記増幅器出力信号のレベルと無関係にテスト判定結果
信号のレベル対応の相補信号を上記信号線に供給可能と
する切替駆動回路を備えることにより、通常データ信号
の選択時における速度低下の要因を除去できるという効
果がある。また、比較的小サイズのＮＭＯＳトランジス
タを用いることが可能であることと、テスト選択信号お
よびテスト判定結果信号対応の信号線数を半減できるこ
ととからチップサイズを削減できるという効果がある。
替回路は、切替対象の信号線に並列接続され増幅回路よ
り十分大きい電流供給能力を持ち通常データ信号対応の
上記増幅器出力信号のレベルと無関係にテスト判定結果
信号のレベル対応の相補信号を上記信号線に供給可能と
する切替駆動回路を備えることにより、通常データ信号
の選択時における速度低下の要因を除去できるという効
果がある。また、比較的小サイズのＮＭＯＳトランジス
タを用いることが可能であることと、テスト選択信号お
よびテスト判定結果信号対応の信号線数を半減できるこ
ととからチップサイズを削減できるという効果がある。
【図１】本発明の信号線切替回路の第１の実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例の信号線切替回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図３】本発明の信号線切替回路の第２の実施例を示す
ブロック図である。
ブロック図である。
【図４】本発明の信号線切替回路の第３の実施例を示す
ブロック図である。
ブロック図である。
【図５】従来の信号線切替回路の第１の例を示すブロッ
ク図である。
ク図である。
【図６】従来の信号線切替回路の第２の例を示すブロッ
ク図である。
ク図である。
１，２，３，４，５ 切替回路 ６ 出力回路 Ａ１，Ａ２ 増幅回路 Ｂ１，Ｂ２ 信号線 Ｉ２１〜Ｉ２４，Ｉ３１，Ｉ４１，Ｉ５１ インバー
タ Ｎ１１〜Ｎ１４，Ｎ３１〜Ｎ３４，Ｎ４１〜Ｎ４３，Ｎ
５１，Ｎ５２ トランジスタ
タ Ｎ１１〜Ｎ１４，Ｎ３１〜Ｎ３４，Ｎ４１〜Ｎ４３，Ｎ
５１，Ｎ５２ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｂ 7004−5Ｌ
Claims (4)
- 【請求項１】 通常動作時のデータ信号を増幅し第１の
レベルの振幅かつ相補の第１および第２の信号をそれぞ
れ第１および第２の信号線に出力する第１の増幅回路
と、前記第１および第２の信号線を経由して供給される
前記第１および第２の信号の各々を増幅し所定のレベル
で出力する第２の増幅回路と、通常動作とテスト動作と
を選択切替制御するテスト選択信号の供給に応答してテ
スト判定結果を示すテスト判定結果信号対応の相補の第
３および第４の信号を前記第１および第２の信号線に供
給するよう切替る切替手段とを備える信号線切替回路に
おいて、 前記切替手段が前記第１および第２の信号線に並列接続
され前記第１の増幅回路より十分大きい電流供給能力を
持ち前記第１，第２の信号の各々のレベルと無関係に前
記第３および第４の信号の各々をそれぞれ前記第１およ
び第２の信号線に供給可能とする切替回路を備えること
を特徴とする信号線切替回路。 - 【請求項２】 前記切替回路が、各々のゲートを共通接
続し前記テスト選択信号に各々のドレインを前記第１お
よび第２の信号線の各々に接続したＭＯＳ型の第１およ
び第２のトランジスタと、 ゲートを前記テスト判定結果信号にドレインを前記第１
のトランジスタのソースにソースを接地電位にそれぞれ
接続したＭＯＳ型の第３のトランジスタと、 入力端を前記テスト判定結果信号に接続し反転テスト判
定結果信号を生成する第１のインバータと、 ゲートを前記反転テスト判定結果信号にドレインを前記
第２のトランジスタのソースにソースを第１の電源にそ
れぞれ接続したＭＯＳ型の第４のトランジスタとを備
え、 前記第１〜第４のトランジスタの各々の電流供給能力が
前記第１の増幅回路の電流供給能力より十分大きいこと
を特徴とする請求項１記載の信号線切替回路。 - 【請求項３】 前記切替回路が、ゲートを前記テスト判
定結果信号にドレインを前記第２の信号線にそれぞれ接
続したＭＯＳ型の第５のトランジスタと、 入力端を前記テスト判定結果信号に接続し反転テスト判
定結果信号を生成する第２のインバータと、 ゲートを前記反転テスト判定結果信号にドレインを前記
第１の信号線にソースを前記第５のトランジスタのソー
スにそれぞれ接続したＭＯＳ型の第６のトランジスタ
と、 ゲートを前記テストデータ選択信号にドレインを前記第
５，第６のトランジスタのソースにソースを第１の電源
にそれぞれ接続したＭＯＳ型の第７のトランジスタとを
備え、 前記第５〜第７のトランジスタの各々の電流供給能力が
前記第１の増幅回路の電流供給能力より十分大きいこと
を特徴とする請求項１記載の信号線切替回路。 - 【請求項４】 前記切替回路が、各々のゲートを共通接
続し前記テストデータ選択信号に各々のドレインを前記
第１および第２の信号線のそれぞれに接続したＭＯＳ型
の第８および第９のトランジスタと、入力端を前記テス
ト判定結果信号および前記第８のトランジスタのソース
に出力端を前記第９のトランジスタのソースにそれぞれ
接続し反転テスト判定結果信号を生成する第３のインバ
ータとを備え、前記第８，第９のトランジスタの各々お
よび前記３のインバータの電流供給能力が前記第１の増
幅回路の電流供給能力より十分大きいことを特徴とする
請求項１記載の信号線切替回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6102512A JP2912158B2 (ja) | 1994-05-17 | 1994-05-17 | 信号線切替回路 |
| US08/443,013 US5570058A (en) | 1994-05-17 | 1995-05-17 | Signal line testing circuit causing no delay in transmission of a normal data signal |
| KR1019950012663A KR100190212B1 (ko) | 1994-05-17 | 1995-05-17 | 신호선 절환 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6102512A JP2912158B2 (ja) | 1994-05-17 | 1994-05-17 | 信号線切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312384A true JPH07312384A (ja) | 1995-11-28 |
| JP2912158B2 JP2912158B2 (ja) | 1999-06-28 |
Family
ID=14329435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6102512A Expired - Lifetime JP2912158B2 (ja) | 1994-05-17 | 1994-05-17 | 信号線切替回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5570058A (ja) |
| JP (1) | JP2912158B2 (ja) |
| KR (1) | KR100190212B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898735A (en) * | 1995-10-06 | 1999-04-27 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal transmission |
| US6992629B2 (en) * | 2003-09-03 | 2006-01-31 | Raytheon Company | Embedded RF vertical interconnect for flexible conformal antenna |
| KR20150096891A (ko) * | 2014-02-17 | 2015-08-26 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그것의 동작 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02296167A (ja) * | 1989-05-10 | 1990-12-06 | Hitachi Ltd | 論理回路の診断方法 |
| JPH0536273A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621191A (ja) * | 1985-03-11 | 1987-01-07 | Nec Ic Microcomput Syst Ltd | 信号出力回路 |
| US5331206A (en) * | 1992-05-01 | 1994-07-19 | The Grass Valley Group, Inc. | Circuit for driving a transmission line |
-
1994
- 1994-05-17 JP JP6102512A patent/JP2912158B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-17 US US08/443,013 patent/US5570058A/en not_active Expired - Fee Related
- 1995-05-17 KR KR1019950012663A patent/KR100190212B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02296167A (ja) * | 1989-05-10 | 1990-12-06 | Hitachi Ltd | 論理回路の診断方法 |
| JPH0536273A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100190212B1 (ko) | 1999-06-01 |
| JP2912158B2 (ja) | 1999-06-28 |
| KR950033825A (ko) | 1995-12-26 |
| US5570058A (en) | 1996-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970610 |