KR100190212B1

KR100190212B1 - 신호선 절환 회로

Info

Publication number: KR100190212B1
Application number: KR1019950012663A
Authority: KR
Inventors: 마루야마시게루
Original assignee: 가네꼬 히사시; 니뽄 덴끼 가부시끼 가이샤
Priority date: 1994-05-17
Filing date: 1995-05-17
Publication date: 1999-06-01
Also published as: JPH07312384A; JP2912158B2; KR950033825A; US5570058A

Abstract

통상의 데이터 신호의 선택시에 있어서 속도 저하의 요인을 제거함과 동시에 칩 사이즈를 경감한다.

신호선 B1, B2에 병렬 접속되고 증폭기 A1 보다 충분히 큰 전류 공급 능력을 갖아서 테스트 선택 신호 Im에 응답해서 신호 a, Ia의 각각의 레벨과 관계없이 테스트 판정 결과 신호 t, It를 신호선 B1, B2에 각각 공급가능케 하는 절환 회로(3)를 구비한다.

Description

신호선 절환 회로

제1도는 본 발명의 신호선 절환 회로의 제1의 실시예를 도시하는 블록도.

제2(a)도 및 (b)도는 본 실시예의 신호선 절환 회로에 있어서 동작의 한 예를 도시하는 타임 챠트.

제3도는 본 발명의 신호선 절환 회로의 제2의 실시예를 도시하는 블록도.

제4도는 본 발명의 신호선 절환 회로의 제3의 실시예를 도시하는 블록도.

제5도는 종래의 신호선 절환 회로의 제1의 예를 도시하는 블록도.

제6도는 종래의 신호선 절환 회로의 제2의 예를 도시하는 블록도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 3, 4, 5 : 절환 회로 6 : 출력 회로

A1, A2 : 증폭 회로 B1, B2 : 신호선

I21∼I24, I31, I41, I51 : 인버터

N11∼N14, N31∼N34, N41∼N43, N51, N52 : 트랜지스터

[산업상의 이용분야]

본 발명은 신호선 절환 회로에 관한 것으로, 특히 테스트 회로를 구비한 반도체 집적 회로의 신호선 절환 회로에 관한 것이다.

[종래의 기술]

반도체 집적 회로의 대규모화와 더불어 이것을 구성하는 제반 회로의 동작이 정상인가 아닌가의 테스트가 중요한 과제로 되어왔다. 이 테스트 용이화 설계의 일례로서 통상 동작시키기 전에 고장의 유무를 조사하기 위해 스태틱 랜덤 액세스 메모리(SRAM) 등의 대규모 반도체 집적 회로에서는 통상 동작시의 데이터 신호(이하, 통상 데이터 신호)와 테스트 신호를 절환하는 신호 절환 회로를 내장한 것이 널리 사용되고 있다.

종래 SRAM의 센스 증폭기 등에 사용되고 있는 이같은 종류의 신호 절환 회로로는 전송 게이트를 사용한 것이나 클록 인버터를 사용한 것 등이 알려져 있다.

종래의 전송 게이트를 사용한 제1신호 절환 회로를 제5도를 참조하면 상기 종래의 제1신호선 절환 회로는 소진폭의 상보 통상 데이터 신호 a, Ia를 증폭하여 신호선 B1, B2에 각각 신호 b, Ib를 출력하는 제1단째의 증폭기 A1과, 상보 신호인 통상 데이터/테스트 선택 신호 m, Im에 응답하여 신호 b, Ib와 상보 신호인 테스트 판정 결과 신호 t, It를 절환하여 신호 c, Ic를 출력하는 절환 회로(1)와, 신호 c, Ic를 증폭하여 신호 d, Id를 출력하는 제2단째의 증폭기 A2와, 신호 d, Id를 소정 형식의 출력 신호 e로 생성하여 출력하는 출력 회로(6)를 구비한다.

절환 회로(1)는 각각의 소스가 신호 b, Ib를 수신하기 위해 접속되고 각각의 게이트가 통상 데이터 선택 신호 m을 수신하기 위해 공통 접속되며 각각의 드레인이 신호 c, Ic를 공급하기 위해 각각 접속된 NMOS 트랜지스터 N11, N12 및, 각각의 소스가 신호 t, It와 접속되고 각각의 게이트가 신호 Im에 공통 접속되며 각각의 드레인이 신호 c, Ic와 각각 접속된 NMOS 트랜지스터 N13, N14를 구비한다.

다음에, 제5도를 참조하여 종래의 제1신호선 절환 회로의 동작에 대해서 설명하면, 먼저 통상 데이터 신호를 출력시키는 경우는 통상 데이터/테스트 선택 신호 m, Im을 각각 H레벨, L레벨로 설정한다. 통상 데이터 신호 a, Ia는 증폭기 A1에 의해 증폭되어 신호 b, Ib로서 출력된다. 통상 데이터 선택 신호 m의 H레벨에 응답하여 트랜지스터 N11, N12의 각각은 도통 상태로 되며 신호 b, Ib가 그대로 신호 c, Ic로서 출력되어 증폭기 A2에 공급된다. 한편 테스트 선택 신호 Im의 L레벨에 응답해서 트랜지스터 N13, N14의 각각은 차단 상태로 되고, 테스트 판정 결과 신호 t, It는 차단되어, 신호 c, Ic에 영향을 미치는 일은 없다. 다음에, 신호 c, Ic의 공급에 응답해서 증폭기 A2는 출력 신호 d, Id를 출력 회로(6)에 공급하고, 상기 출력 회로(6)는 신호 d, Id의 공급에 응답해서 출력 신호 e를 출력한다.

다음에, 테스트 판정 결과 신호를 출력시키는 경우는 통상 데이터/테스트 선택 신호 m, Im을 각각 상술한 바와는 역의 L레벨, H레벨로 설정한다. 이에 따라 테스트 선택 신호 Im의 H레벨에 응답해서 트랜지스터 N13, N14의 각각은 도통 상태로 되고, 테스트 판정 결과 신호 t, It가 그대로 신호 c, Ic로서 출력되어, 증폭기 A2에 공급된다. 한편, 통상 데이터 선택 신호 m의 L레벨에 응답해서 트랜지스터 N11, N12 각각은 차단 상태로 되어, 통상 데이터 신호 b, Ib가 차단된다. 따라서, 테스트 판정 결과 신호 t, It에 대응하는 신호 c, Ic가 증폭기 A2, 출력 회로(6)를 경유해서 신호 e로서 출력된다.

이와 같이 절환 회로(1)의 트랜지스터 N11∼N14는 각각 통상 데이터/테스트 선택 신호 m, Im에 의해 제어되는 전송 게이트로서 동작한다.

다음에, 종래의 클록 인버터를 사용한 제2신호 절환 회로를 제5도와 공통의 구성 요소에는 공통의 참조 문자/숫자를 붙여서 같은 블록으로 도시한 제6도를 참조하면, 상기 종래의 제2신호선 절환 회로가 제1절환 회로와 상이한 점은 절환 회로(1) 대신에 전송 게이트를 클록 인버터로 치환한 절환 회로(2)를 구비한데 있다.

절환 회로(2)는 통상 데이터 선택 신호 m을 수신하기 위해 공통 접속된 선택 게이트와, 신호 b, Ib를 각각 수신하기 위해 접속된 입력단 및 선택된 신호 c, Ic를 각각 출력하기 위해 접속된 출력단을 구비한 클록 인버터 I21, I22 및, 테스트 선택 신호 Im을 수신하기 위해 공통 접속된 선택 게이트와, 신호 t, It를 각각 수신하기 위해 공통 접속된 입력단 및 신호 c, Ic를, 각각 출력하기 위해 접속된 출력단을 구비한 클록 인버터 I23, I24를 구비한다.

상기 종래의 제2신호선 절환 회로의 동작은 신호 c, Ic의 극성이 반전하는 이외에는 상술한 종래의 제1신호선 절환 회로와 동일하기 때문에 설명을 생략한다.

[발명이 해결하고자 하는 과제]

상술한 종래의 제1신호선 절환 회로는 통상 데이터의 전달 경로에 전송 게이트로서 삽입되는 NMOS 트랜지스터의 전송 속도 저하 요인이 되는 도통 저항과 접합 용량과의 저감을 위해 상기 NMOS 트랜지스터의 사이즈를 증대시켜야 하는 동시에 테스트 판정 결과 신호 및 통상 데이터/테스트 선택 신호의 각각의 소요 신호선 수가 각각 상보의 2개이므로 칩 사이즈가 증대한다는 결점이 있다.

종래의 제2신호선 절환 회로는 통상 데이터의 전달 경로에 삽입되는 클록 인버터에 의해 최소한 인버터 1단분의 동작 지연을 일으키는 결점이 있다. 더불어, 4개의 클록 인버터를 구성하기 위해 소요되는 트랜지스터 수가 최저 16개나 되는 동시에 제1예와 마찬가지로 테스트 판정 결과 신호 및 통상 데이터/테스트 선택 신호 각각의 소요 신호선 수가 각각 상보의 2개이므로 칩 사이즈가 증대하는 결점이 있다.

[과제를 해결하기 위한 수단]

본 발명의 신호선 절환 회로는 통상 동작시의 데이터 신호를 증폭하여 제1레벨의 진폭 또는 상보의 제1 및 제2신호를 각각 제1 및 제2신호선에 출력하는 제1증폭 회로와, 상기 제1 및 제2신호선을 경유해서 공급되는 상기 제1 및 제2신호의 각각을 증폭하여 소정의 레벨로 출력하는 제2증폭 회로와, 통상 동작과 테스트 동작을 선택 절환 제어하는 테스트 선택 신호의 공급에 응답해서 테스트 판정 결과를 나타하는 테스트 판정 결과 신호 대응의 상보의 제3 및 제4신호를 상기 제1 및 제2신호선에 공급 가능하도록 절환하는 절환 수단을 구비하는 신호선 절환 회로에 있어서, 상기 절환 회로가 상기 제1 및 제2신호선에 병렬 접속되고 상기 제1증폭 회로보다 충분히 큰 전류 공급 능력을 갖고 상기 제1, 제2신호의 각각의 레벨과 관계없이 상기 제3 및 제4신호의 각각을 각각 상기 제1 및 제2신호선에 공급하도록 하는 절환 회로를 구비하여 이루어진다.

[실시예]

다음에 본 발명의 실시예를 종래와 공통의 구성 요소에는 공통의 참조문자/숫자를 붙여서 동일하게 블록으로 도시한 제1도를 참조하면 상기 도면에 도시된 본 실시예의 신호선 절환 회로는 신호선 B1, B2에 접속된 종래와 공통인 증폭기 A1, A2와 출력 회로(6)에 부가하여 절환 회로(1 또는 2) 대신에 테스트 선택 신호 Im에 응답해서 신호선 B1, B2의 각각의 신호 b, Ib를 강제적으로 테스트 판정 결과 신호 t 대응의 신호 레벨로 절환하는 절환 회로(3)를 구비한다.

절환 회로(3)는 각각의 게이트가 테스트 선택 신호 Im을 수신하기 위해 공통 접속되고 각각의 드레인이 신호선 B1, B2에 각각 접속된 NMOS 트랜지스터 N31, N32와, 게이트가 테스트 판정 결과 신호 t에 접속되고 드레인이 트랜지스터 N31의 소스에 접속되며 소스가 접지 전위에 접속된 NMOS 트랜지스터 N33 및 입력단이 테스트 판정 결과 신호 t에 접속되어 반전 신호 It를 생성하는 인버터 I31와, 게이트가 반전 신호 It에 접속되고 드레인이 트랜지스터 N32의 소스에 접속되며 소스가 접지 전위에 접속된 NMOS 트랜지스터 N34를 구비한다. 트랜지스터 N31∼N34 각각의 전류 공급 능력은 증폭기 A1의 전류 공급 능력의 2배 이상으로 충분히 큰 것으로 한다.

제1도 및 동작의 일례를 도시한 타임 챠트인 제2도를 참조하여 본 실시예의 동작에 대해서 설명하면, 먼저 통상 데이터 신호를 출력시키는 경우는 테스트 선택 신호 Im을 접지 전위, 즉 L레벨로 설정한다. 통상 데이터 신호 a, Ia는 증속기 A1에 의해 증폭되어 소진폭 레벨의 신호 b, Ib로서 각각 신호선 B1, B2에 출력된다. 여기에서 설명의 편의상 제2a도에 도시한 바와 같이 통상 데이터 신호 선택시의 각 신호의 상태는 신호 Ib가 H레벨보다 낮은 레벨인 소진폭의 하이(h) 레벨, 신호 b가 L레벨보다 높은 레벨인 소진폭의 로우(ℓ) 레벨, 신호 t가 H레벨, 출력신호 e는 H레벨로 한다. 테스트 선택 신호 Im의 L레벨에 응답해서 트랜지스터 N31, N32는 차단 상태로 되기 때문에, 테스트 판정 결과 신호 t, It가 차단되어 신호 b, Ib에 영향을 주는 일은 없다. 다음에, 신호 b, Ib의 공급에 응답해서 증폭기 A2는 출력 신호 d, Id를 출력 회로(6)에 공급하며, 출력 회로(6)는 신호 d, Id의 공급에 응답해서 H레벨의 출력 신호 e를 출력한다.

다음으로, 테스트 판정 결과 신호를 출력시키는 경우는 테스트 선택 신호 Im을 상술한 바와는 역으로 H레벨로 설정한다(시각 TO). 이에 의해 테스트 선택 신호 Im의 H레벨에 응답해서 트랜지스터 N31, N32의 각각은 도통 상태로 되고, 트랜지스터 N33은 테스트 판정 결과 신호 t의 H레벨에 응답해서 도통 상태로 되어, 신호선 B2의 h레벨의 신호 Ib의 레벨을 인하한다. 상술한 바와 같이, 증폭기 A1에 비해서 트랜지스터 N31∼N34는 전류 공급 능력이 충분히 크기 때문에 신호 Ib는 ℓ레벨보다도 낮은 L레벨(부근)까지 인하된다. 한편, 트랜지스터 N34는 반전 신호 It의 L레벨에 응답해서 차단 상태로 되고 신호선 B1의 신호 b의 레벨은 영향을 받지 아니하고 ℓ레벨을 유지한다. 그 결과, 증폭기 A2의 상보 입력 신호 b, Ib의 레벨의 상대 관계는 각각 ℓ레벨 및 보다 낮은 L레벨로 되어 통상 데이터 신호의 경우와 역전하므로서 출력 회로(6)의 출력 신호 e가 L레벨로 역전된다.

또, 제2(b)도에 도시된 바와 같이 통상 데이터 신호 선택시의 신호 b, Ib의 레벨이 제2(a)도와 역으로 각각 h레벨, ℓ레벨로 하면, 시각 TO에서의 테스트 선택 신호 Im의 H레벨의 설정에 의해 신호 b는 h레벨을 유지하고 신호 Ib는 ℓ레벨에서 L레벨로 인하된다. 이와 같이 증폭기 A2로의 입력 신호의 상대 관계는 불변하기 때문에, 출력 회로(6)의 출력 신호 e가 L레벨의 상태를 유지한다. 이와 같이, 테스트 선택시에 출력 신호 e의 레벨은 통상 데이터 신호 a, la 대응의 것과 신호 b, Ib의 레벨 상태와는 관계없이 테스트 판정 결과 신호 t의 레벨 상태에 의해 결정된다.

다음에, 본 발명의 제2실시예를 제1도와 공통의 구성 요소에는 공통의 참조문자/숫자를 붙여서 동일하게 블록으로 도시한 제3도를 참조하면, 상기 도면에 도시된 본 실시예의 제1실시예와의 상이점은, 절환 회로(3) 대신에 게이트가 테스트 판정 결과 신호 t에 접속되고 드레인이 신호 B2에 접속된 NMOS 트랜지스터 N41와, 입력단이 테스트 판정 결과 신호 t에 접속되고 반전 신호 It를 생성하는 인버터 N41과 게이트가 반전 신호 It에 드레인이 신호선 B1에 소스가 트랜지스터 N41의 소스에 각각 접속된 NMOS 트랜지스터 N42와, 게이트가 테스트 데이터 선택 신호 Im에 드레인이 트랜지스터 N41, N42의 소스에 소스가 접지 전위에 각각 접속된 NMOS 트랜지스터 N43을 구비한 절환 회로(4)로 이루어진데 있다. 이들 트랜지스터 N41∼N43의 전류 공급 능력은 제1실시예의 트랜지스터 N31∼N34와 마찬가지로 증폭기 A1의 전류 공급 능력의 2배 이상으로 충분히 큰 것으로 한다.

본 실시예의 동작은 신호선 B1, B2 각각의 신호 b, Ib에 대해 테스트 선택 신호 Im에 의해 제어되어 테스트 선택을 행하는 스위칭 트랜지스터로서 공통의 트랜지스터 N43 한개만으로 하는 것 이외에는 제1실시예와 동일하고 출력 신호 e의 레벨은 통상 데이터 신호 a, Ia에 응답하는 신호 b, Ib의 레벨 상태와는 관계없이 테스트 판정 결과 신호 t의 레벨 상태에 의해 결정된다.

다음으로, 본 발명의 제3실시예를 제1도와 공통의 구성 요소에는 공통의 참조 문자/숫자를 붙여서 동일하게 블록으로 도시한 제4도를 참조하면, 상기 도면에 도시된 본 실시예의 제1실시예와의 상이점은, 절환 회로(3) 대신에 각각의 게이트가 테스트 선택 신호 Im을 수신하기 위해 공통 접속되고, 각각의 드레인이 신호선 B1, B2에 각각 접속된 NMOS 트랜지스터 N51, N52와, 입력단이 테스트 판정 결과 신호 t 및 트랜지스터 N51의 소스에 출력단이 트랜지스터 N52의 소스에 각각 접속되어 반전 신호 It를 생성하는 인버터 I51를 구비하는 절환 회로(5)로 이루어진데 있다. 제1의 실시예와 마찬가지로 이들 트랜지스터 N51, N52 및 인버터 I51의 전류 공급 능력은 증폭기 A1의 전류 공급 능력의 2배 이상으로 충분히 큰 것으로 한다.

본 실시예의 동작은 신호선 B1, B2에 대해 테스트 판정 결과 신호 t 및 상기 신호의 반전 신호 It를 직접 트랜지스터 N51, N52의 각 소스를 경유해서 공급하는 외에는 제1 및 제2실시예와 동일하며, 출력 신호 e의 레벨은 통상 데이터 신호 a, Ia 응답하는 신호 b, Ib의 레벨 상태와는 관계없이 테스트 판정 결과 신호 t의 레벨 상태에 의해 결정된다.

이상, 본 발명의 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되지 아니하고 여러가지 변형이 가능하다. 예를 들면, 절환 회로의 스위칭 트랜지스터로서, NMOS 트랜지스터 대신에 PMOS 트랜지스터를 사용하는 것도 본 발명의 주지를 이탈하지 아니하는 한 적용할 수 있는 것은 물론이다.

[발명의 효과]

이상 설명한 바와 같이, 본 발명의 신호선 절환 회로는 절환 대상의 신호선에 병렬 접속되며 증폭 회로보다 충분히 큰 전류 공급 능력을 갖아서 통상 데이터 신호 대응의 상기 증폭기 출력 신호의 레벨과 관계없이 테스트 판정 결과 신호 레벨 대응의 상보 신호를 상기 신호선에 공급 가능하도록 하는 절환 구동 회로를 구비함으로써, 통상 데이터 신호를 선택시에 속도 저하의 요인을 제거할 수 있는 효과가 있다. 또, 비교적 적은 사이즈의 NMOS 트랜지스터를 사용할 수가 있는 동시에 테스트 선택 신호 및 테스트 판정 결과 신호 대응의 신호선 수를 저감할 수 있기 때문에, 칩 사이즈를 감소시킬 수 있는 효과가 있다.

Claims

통상 동작시의 데이터 신호를 증폭하여 제1레벨의 진폭과 함께 상보의 제1 및 제2신호를 각각 제1 및 제2신호선에 출력하는 제1증폭 회로와, 상기 제1 및 제2신호선을 경유해서 공급되는 상기 제1 및 제2신호의 각각을 증폭하여 소정 레벨로 출력하는 제2증폭 회로와, 통상 동작과 테스트 동작을 선택 절환 제어하는 테스트 선택 신호의 공급에 응답하여 테스트 판정 결과를 나타내는 테스트 판정 결과 신호에 대응하는 상보의 제3 및 제4신호를 상기 제1 및 제2신호선에 공급하도록 절환하는 절환 수단을 구비한 신호선 절환 회로에 있어서, 상기 절환 수단이, 상기 제1 및 제2신호선에 병렬로 접속되며, 상기 제1증폭 회로보다 충분히 큰 전류 공급 능력을 가지며, 상기 제1 및 제2신호 각각의 레벨과 관계없이 상기 제3 및 제4신호를 각각 상기 제1 및 제2신호선에 공급 가능하도록 하는 절환 회로를 구비하는 것을 특징으로 하는 신호선 절환 회로.
제1항에 있어서, 상기 절환 회로가, 각각의 게이트를 상기 테스트 선택 신호에 공통 접속하고 각각의 드레인을 상기 제1 및 제2신호선 각각에 접속한 MOS형의 제1 및 제2트랜지스터와, 게이트를 상기 테스트 판정 결과 신호에 접속하고, 드레인을 상기 제1트랜지스터의 소스에 접속하며, 소스를 접지 전위에 각각 접속한 MOS형의 제3트랜지스터와, 입력단을 상기 테스트 판정 결과 신호에 접속하여 반전 테스트 판정 결과 신호를 생성하는 제1인버터와, 게이트를 상기 반전 테스트 판정 결과 신호에 접속하고, 드레인을 상기 제2트랜지스터의 소스에 접속하며, 소스를 제1전원에 각각 접속한 MOS형의 제4트랜지스터를 구비하며, 상기 제1 내지 제4트랜지스터 각각의 전류 공급 능력이 상기 제1증폭 회로의 전류 공급 능력보다 충분히 큰 것을 특징으로 하는 신호선 절환 회로.
제1항에 있어서, 상기 절환 회로가, 게이트를 상기 테스트 판정 결과 신호에 접속하고, 드레인을 상기 제2신호선에 접속한 MOS형의 제5트랜지스터와, 입력단을 상기 테스트 판정 결과 신호에 접속하여 반전 테스트 판정 결과 신호를 생성하는 제2인버터와, 게이트를 상기 반전 테스트 판정 결과 신호에 접속하고, 드레인을 상기 제1신호선에 접속하며, 소스를 상기 제5트랜지스터의 소스에 접속한 MOS형의 제6트랜지스터와, 게이트를 상기 테스트 데이터 선택 신호에 접속하고, 드레인을 상기 제5, 제6트랜지스터의 소스에 접속하며, 소스를 제1전원에 접속한 MOS형의 제7트랜지스터를 구비하며, 상기 제5 내지 제7트랜지스터 각각의 전류 공급 능력이 상기 제1증폭 회로의 전류 공급 능력보다 충분히 큰 것을 특징으로 하는 신호선 절환 회로.
제1항에 있어서, 상기 절환 회로가, 각각의 게이트를 상기 테스트 데이터 선택 신호에 공통 접속하고 각각의 드레인을 상기 제1 및 제2신호선 각각에 접속한 MOS형의 제8 및 제9트랜지스터와, 입력단을 상기 테스트 판정 결과 신호 및 상기 제8트랜지스터의 소스에 접속하고, 출력단을 상기 제9트랜지스터의 소스에 각각 접속하여 반전 테스트 판정 결과 신호를 생성하는 제3인버터를 구비하며, 상기 제8 및 제9트랜지스터 각각 및 상기 제3인버터의 전류 공급 능력이 상기 제1증폭 회로의 전류 공급 능력보다 충분히 큰 것을 특징으로 하는 신호선 절환 회로.