KR19990086201A - 반도체 메모리 장치의 인터페이스 - Google Patents

반도체 메모리 장치의 인터페이스 Download PDF

Info

Publication number
KR19990086201A
KR19990086201A KR1019980019065A KR19980019065A KR19990086201A KR 19990086201 A KR19990086201 A KR 19990086201A KR 1019980019065 A KR1019980019065 A KR 1019980019065A KR 19980019065 A KR19980019065 A KR 19980019065A KR 19990086201 A KR19990086201 A KR 19990086201A
Authority
KR
South Korea
Prior art keywords
inverter
interface
input buffer
input
transistor
Prior art date
Application number
KR1019980019065A
Other languages
English (en)
Other versions
KR100298433B1 (ko
Inventor
이상호
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019980019065A priority Critical patent/KR100298433B1/ko
Publication of KR19990086201A publication Critical patent/KR19990086201A/ko
Application granted granted Critical
Publication of KR100298433B1 publication Critical patent/KR100298433B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers

Landscapes

  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

반도체 메모리 장치의 인터페이스에 관한 것으로, 서로 다른 두 개 이상의 입력 버퍼들로 구성된 입력 버퍼부와, 외부에서 인가되는 기준 전압에 따라 입력 버퍼부의 입력 버퍼들 중 어느 하나를 선택하여 동작시키는 제어부와, 제어부의 제어 신호에 따라 입력 버퍼들의 출력 신호들 중 어느 하나를 선택하여 출력시키는 출력 신호 선택부로 구성됨으로써, 제작이 간단하고 제조 비용이 절감된다.

Description

반도체 메모리 장치의 인터페이스
본 발명은 반도체 메모리 장치에 관한 것으로, 반도체 메모리 장치의 인터페이스에 관한 것이다.
첨부된 도면을 참조하여 종래 기술에 따른 반도체 메모리 장치의 인터페이스를 설명하면 다음과 같다.
도 1은 일반적인 싱크로노스 다이나믹 랜덤 억세스 메모리(Syncronous Dynamic Random Access Memoery ; SDRAM)을 일예로 한 인터페이스 버퍼 회로를 보여주는 블록도이다.
도 1에 도시된 바와 같이, 그 구성을 살펴보면 서로 다른 인터페이스 버퍼 회로인 제 1 입력 버퍼(1)와 제 2 입력 버퍼(2)가 있고, 그 입력은 패드(pad)쪽에 있는 제 1 메탈 마스터(metal master)(3)에 의해 연결되어 있다.
여기서, 메탈 마스터라는 것은 반도체 공정 중의 배선층을 의미한다.
이 인터페이스 버퍼 회로는 메탈 마스터(3)에 의해 제 1 입력 버퍼(1)를 사용할 것인지 또는 제 2 입력 버퍼(2)를 사용할 것인지를 결정하게 된다.
또한, 인터페이스 버퍼 회로인 제 1 입력 버퍼(1)와 제 2 입력 버퍼(2)의 출력도 제 2 메탈 마스터(4)에 의해 내부 회로(5)에 연결된다.
그리고, 제 2 입력 버퍼(2)는 외부 신호인 VREF가 연결된다.
일반적으로, 이 VREF의 전위는 외부 전원인 VDD에 비례한다.
즉, VREF는 0.45 × VDD이다.
도 2a 및 도 2b는 도 1의 제 1 입력 버퍼와 제 2 입력 버퍼를 보여주는 회로도로서, 도 2a에 도시된 바와 같이, 제 1 입력 버퍼는 CMOS 인버퍼 타입(inverter type)으로서, PMOS와 NMOS의 게이트 폭을 조절하고 외부 신호의 로직 드레스홀드(LOGIC Threshold)(TTL 인터페이스의 경우는 약 1.4V 이다.) 근처에 트립 포인트(Trip point)를 설정하여 트립 포인트보다 높은 전위가 입력되면 하이(high) 상태로 인식하고, 트립 포인트보다 낮은 전위가 입력되면 로우(low) 상태로 인식하게 된다.
그리고, 도 2b에 도시된 바와 같이, 제 2 입력 버퍼는 크로스 커플(cross couple) 형태의 다이나믹 타입(dynamic type)으로 기준 레벨(reference level)인 VREF 전위보다 높은 전위가 입력되면 하이 상태로 인식하고, VREF 전위보다 낮은 전위가 입력되면 로우 상태로 인식하게 된다.
그러나, 종래 기술에 따른 반도체 메모리 장치의 인터페이스에 있어서는 다음과 같은 문제점이 있었다.
외부의 인터페이스에 맞는 적절한 인터페이스 버퍼 회로를 사용할 때, 종래에는 반도체 제조 공정상에서 따로 배선층을 사용하여 칩(Chip)을 제작하여야 하므로 제조 비용이 상승된다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 제조 비용이 낮출 수 있는 반도체 메모리 장치의 인터페이스를 제공하는데 그 목적이 있다.
도 1은 일반적인 반도체 메모리 장치의 인터페이스 버퍼 회로를 보여주는 블록도
도 2a 및 도 2b는 도 1의 제 1 입력 버퍼와 제 2 입력 버퍼를 보여주는 회로도
도 3은 본 발명에 따른 반도체 메모리 장치의 인터페이스를 보여주는 블록도
도 4a는 도 3의 제 1 입력 버퍼를 보여주는 회로도
도 4b는 도 3의 제 2 입력 버퍼를 보여주는 회로도
도 5는 도 3의 제어부를 보여주는 회로도
도 6은 도 3의 출력 신호 선택부를 보여주는 회로도
도면의 주요부분에 대한 부호의 설명
21 : 제 1 입력 버퍼 22 : 제 2 입력 버퍼
23 : 제어부 24 : 출력 신호 선택부
25 : 내부 회로
본 발명에 따른 반도체 메모리 장치의 인터페이스의 특징은 서로 다른 두 개 이상의 입력 버퍼들로 구성된 입력 버퍼부와, 외부에서 인가되는 기준 전압에 따라 입력 버퍼부의 입력 버퍼들 중 어느 하나를 선택하여 동작시키는 제어부와, 제어부의 제어 신호에 따라 입력 버퍼들의 출력 신호들 중 어느 하나를 선택하여 출력시키는 출력 신호 선택부로 구성되는데 있다.
상기와 같은 특징을 갖는 반도체 메모리 장치의 인터페이스를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 인터페이스를 보여주는 블록도로서, 도 3에 도시된 바와 같이, 본 발명은 입력 단자가 있고 이에 연결된 서로 다른 제 1 입력 버퍼(21)와 제 2 입력 버퍼(22)가 있다.
이 제 1, 제 2 입력 버퍼(21,22)는 제어부(23)에 의해 생성된 제어신호 "CON"이 연결되어 있고, 제 1, 제 2 입력 버퍼(21,22)의 출력들(OUT1, OUT2)은 출력 신호 선택부(24)로 입력된다.
이 출력 신호 선택부(24)도 제어부(23)의 제어신호인 "CON"이 입력되고, 그 출력은 칩의 내부 회로(25)로 연결된다.
그리고, 제어부(23)는 외부에서 인가되는 기준 신호인 VREF가 입력된다.
도 4a는 도 3의 제 1 입력 버퍼를 보여주는 회로도이고, 도 4b는 도 3의 제 2 입력 버퍼를 보여주는 회로도이다.
도 4a의 제 1 입력 버퍼는 CMOS 인버터 타입(inverter type)에 "CON"의 제어를 받는 것으로, 그 구성은 CMOS 인버터의 PMOS에 병렬 연결되는 PMOS 트랜지스터(P1)와, CMOS 인버터의 NMOS에 직렬 연결되는 NMOS 트랜지스터(N1)와, 제어부의 제어 신호 "CON"을 반전시켜 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 게이트 단자로 출력하는 제 1 인버터(M1)와, CMOS 인버터의 출력신호를 반전시켜 출력하는 제 2 인버터(M2)로 이루어진다.
도 4b의 제 2 입력 버퍼는 크로스 커플드 다이나믹 타입(cross coupled dynamic type)에 외부의 기준 신호인 VREF와 제어부의 제어 신호인 "CON"의 제어를 받는 것으로, 그 구성은 크로스 커플드 다이나믹과 VDD 사이에 직렬 연결되는 PMOS 트랜지스터(P1)와, 크로스 커플드 다이나믹의 출력 단자에 소오스 단자가 연결되고 드레인 단자는 접지되는 NMOS 트랜지스터(N1)와, 제어부의 제어 신호인 "CON"을 반전시켜 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 게이트 단자에 출력하는 인버터(M1)로 이루어진다.
도 5는 도 3의 제어부를 보여주는 회로도로서, 도 5에 도시된 바와 같이, 외부의 기준 신호인 VREF를 입력으로 하고 이 VREF의 전위를 "하이(HIGH)" 상태로 인식할 수 있는, 즉 문턱 전압(threshold voltage)이 VREF보다 낮게 구현된 제 1 인버터(M1)가 있고, 외부로부터의 VREF가 플로팅(floating)일 때를 고려해 상기 제 1 인버터(M1)의 출력을 입력으로 하고 그 입력을 출력으로 하는(래치(latch) 역할을 하는) 제 2 인버터(M2)가 연결되며, VREF가 입력되지 않을 때에 "CON"의 출력을 항상 "로우(LOW)"의 전위로 유지하기 위하여 "CON"의 앞단에 있는 제 3 인버터(M3)의 입력과 VDD 사이에 저항(R)이 달려 있다.
여기서, 이 저항(R)은 VDD에서 그라운드(ground)로 흐르는 전류를 감소하기 위한 고 저항이어야만 한다.
또한, VDD에서 그라운드(ground)로 흐르는 전류를 감소하기 위하여 VDD와 저항(R) 사이에 클램프(clamp) MOS를 직렬로 추가 배치할 수 있다.
그리고, "CON"을 출력으로 하는 제 3 인버터(M3)의 입력은 문턱 전압이 VREF보다 낮게 구현된 제 1 인버터(M1)의 출력과 연결되어 있다.
도 6은 도 3의 출력 신호 선택부를 보여주는 회로도로서, 도 6에 도시된 바와 같이, 제어부의 출력인 "CON"이 연결되고, 제 1 입력 버퍼와 제 2 입력 버퍼의 출력이 입력된다.(IN1, IN2)
제 1 입력 버퍼와 제 2 입력 버퍼의 출력들은 "CON"에 의해 제어되는 제 1 , 제 2 패스 트랜지스터(N1, N2)에 연결되고, 각 패스 트랜지스터의 출력은 서로 연결되어 있다.
이와 같이 구성되는 본 발명의 동작을 설명하면 다음과 같다.
SDRAM에는 일반적으로 외부와의 인터페이스가 2개가 있는데, 그 하나는 LVTTL(Low Voltage Transistor Transistor Logic)이고, 다른 하나는 SSTL(Stub Series Terminated Transceiver Logic)이다.
이때, 각각의 인터페이스에 알맞은 인터페이스 버퍼 회로가 칩 내부에 내장되어 있는데 도 4a 및 도 4b에서 보듯이 일반적으로 LVTTL시는 CMOS 인버터 타입의 인터페이스 버퍼 회로를 사용하고, SSTL시는 VREF를 이용한 크로스 커플드 다이나믹 타입을 사용한다.
본 발명에서는 LVTTL시 VREF가 오픈(open)되고 SSTL시는 VREF가 칩 외부에서 인가되는 것을 이용하여 두 개의 인터페이스 버퍼 중 어느 것을 사용할지를 결정하는 기술이다.
즉, VREF 레벨(level)을 감지하여 자동적으로 적합한 인터페이스 버퍼를 선택하는 것이다.
좀 더 상세히 설명하면, 먼저 도 5의 제어부는 VREF가 인가되면 그 출력이 "하이"가 되고 인가되지 않으면 그 출력이 "로우"가 되는 회로이므로, 제어부에 VREF가 인가되면 이 레벨보다 낮은 트립 포인트(Trip Point)를 갖는 인버터(M1)에 의해 그 출력이 "로우"가 되고, 'CON"은 "하이"가 된다.
"CON"이 "하이"가 되면 도 4a의 제 1 입력 버퍼에서 PMOS(P1)의 게이트가 "온"되고 NMOS(N1)가 "오프"되므로 CMOS 인버터의 역할을 소거하여 출력(OUT1)은 입력단의 레벨에 상관없이 "로우"가 되어 동작하지 않게 된다.
그리고, 도 4b의 제 2 입력 버퍼는 PMOS(P1)의 게이트가 "온"되고 NMOS(N1)가 "오프"되어 크로스 커플드 다이나믹 버퍼는 정상 동작을 하여 입력단의 레벨을 VREF의 전위와 비교하여 이 VREF보다 높은 전위일 때 출력(OUT2)는 "하이"를 인식하게 되고, 이 VREF보다 낮은 전위일 때 출력(OUT2)는 "로우"를 인식하게 된다.
이 제 1, 제 2 입력 버퍼의 각 출력(OUT1, OUT2)들은 도 6의 출력 신호 선택부의 입력(IN1, IN2)이 되고, CON신호의 제어에 의해 패스 트랜지스터(N1, N2)를 거쳐서 제 1, 제 2 입력 버퍼의 출력 중 하나만이 도 6의 출력으로 선택되어 내부회로로 인가된다.
즉, "CON"이 "하이"시는 패스 트랜지스터(N1)만 "온"되고, 패스 트랜지스터(N2)는 "오프"되어 입력(IN2)의 레벨이 내부회로로 전달된다.
그 반대로 LVTTL시는 VREF가 폴로팅(floating)되어 도 5에서 고 저항(R)에 연결된 VDD의 전위에 의해 CON은 "로우"가 되면 도 4a의 제 1 입력 버퍼는 PMOS(P1)의 게이트가 "오프"되고, NMOS(N1)가 "온"되어 CMOS 인버터는 정상 동작하여 TTL 레벨의 입력 전위를 CMOS로 전환시켜 준다.
반대로 제 2 입력 버퍼는 PMOS(P1)의 게이트가 "오프"되고, NMOS(N1)가 "온"되어 크로스 커플드 다이나믹 버퍼는 동작하지 않고 CON은 입력 레벨에 상관 없이 항상 "로우"가 된다.
또한, 도 6의 출력 신호 선택부에서는 VREF가 인가될 때와 반대로 동작하여 CON이 "로우"가 되어 제 1 입력 버퍼의 출력이 도 6의 출력 신호 선택부에 의해 내부 회로로 연결된다.
본 발명에 따른 반도체 메모리 장치의 인터페이스에 있어서는 다음과 같은 효과가 있다.
적절한 인터페이스 버퍼 회로를 선택하기 위하여 종래와 같이 메탈 마스터와 같은 스위치가 필요 없으므로 제작이 간단하고 제조 비용이 절감된다.

Claims (13)

  1. 서로 다른 두 개 이상의 입력 버퍼들로 구성된 입력 버퍼부;
    외부에서 인가되는 기준 전압에 따라 상기 입력 버퍼부의 입력 버퍼들 중 어느 하나를 선택하여 동작시키는 제어부;
    상기 제어부의 제어 신호에 따라 상기 입력 버퍼들의 출력 신호들 중 어느 하나를 선택하여 출력시키는 출력 신호 선택부로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  2. 제 1 항에 있어서, 상기 제어부는
    외부에서 인가 되는 기준 신호를 반전시키는 제 1 인버터와 상기 제 1 인버터의 출력 신호를 반전시켜 그 반전된 신호를 상기 제 1 인버터의 입력 단자로 피드백시키는 제 2 인버터로 구성된 래치부;
    상기 래치부의 출력 신호를 반전시키는 제 3 인버터;
    상기 래치부의 출력 단자와 전원 전압 사이에 연결되는 저항으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  3. 제 2 항에 있어서, 상기 제 1 인버터의 문턱 전압은 외부에서 인가되는 기준 전압보다 낮은 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  4. 제 2 항에 있어서, 상기 저항은 고 저항인 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  5. 제 2 항에 있어서, 상기 전원 전압과 저항 사이에는 클램프(clamp) MOS가 직렬로 추가 배치되는 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  6. 제 1 항에 있어서, 상기 출력 신호 선택부는
    상기 제어부의 제어 신호를 반전시키는 인버터;
    상기 인버터의 출력 신호와 상기 제어부의 제어 신호를 인가받아 상기 입력 버퍼의 출력 신호를 전송시키는 다수개의 패스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  7. 제 6 항에 있어서, 상기 패스 트랜지스터는 상기 입력 버퍼와 일대일 대응되는 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  8. 제 6 항에 있어서, 상기 다수개의 패스 트랜지스터의 출력은 서로 연결되는 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  9. 제 1 항에 있어서, 상기 입력 버퍼부는 제 1 입력 버퍼와 제 2 입력 버퍼로 구성된 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  10. 제 9 항에 있어서, 상기 제 1 입력 버퍼는 CMOS 인버터 타입으로,
    상기 CMOS 인버터의 PMOS에 병렬 연결되는 제 1 트랜지스터;
    상기 CMOS 인버터의 NMOS에 직렬 연결되는 제 2 트랜지스터;
    상기 제어부의 제어신호를 반전시켜 상기 제 1, 제 2 트랜지스터의 게이트 단자에 출력하는 제 1 인버터;
    상기 CMOS 인버터의 출력신호를 반전시켜 출력하는 제 2 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  11. 제 10 항에 있어서, 상기 제 1 트랜지스터는 PMOS이고, 상기 제 2 트랜지스터는 NMOS인 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  12. 제 9 항에 있어서, 상기 제 2 입력 버퍼는 크로스 커플드 다이나믹 타입(cross coupled dynamic type)으로,
    상기 크로스 커플드 다이나믹의 전원 전압 입력단에 직렬 연결되는 제 1 트랜지스터;
    상기 크로스 커플드 다이나믹의 출력 단자에 소오스 단자가 연결되고, 드레인 단자는 접지되는 제 2 트랜지스터;
    상기 제어부의 제어신호를 반전시켜 상기 제 1, 제 2 트랜지스터의 게이트 단자에 출력하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
  13. 제 12 항에 있어서, 상기 제 1 트랜지스터는 PMOS이고, 상기 제 2 트랜지스터는 NMOS인 것을 특징으로 하는 반도체 메모리 장치의 인터페이스.
KR1019980019065A 1998-05-26 1998-05-26 반도체메모리장치의인터페이스 KR100298433B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980019065A KR100298433B1 (ko) 1998-05-26 1998-05-26 반도체메모리장치의인터페이스

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980019065A KR100298433B1 (ko) 1998-05-26 1998-05-26 반도체메모리장치의인터페이스

Publications (2)

Publication Number Publication Date
KR19990086201A true KR19990086201A (ko) 1999-12-15
KR100298433B1 KR100298433B1 (ko) 2001-08-07

Family

ID=37528378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980019065A KR100298433B1 (ko) 1998-05-26 1998-05-26 반도체메모리장치의인터페이스

Country Status (1)

Country Link
KR (1) KR100298433B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429349B1 (ko) * 2001-06-13 2004-04-29 미쓰비시덴키 가부시키가이샤 클럭 동기형 반도체 기억 장치
CN106105120A (zh) * 2014-03-25 2016-11-09 索尼公司 发送装置和通信系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100585168B1 (ko) 2004-12-22 2006-06-02 삼성전자주식회사 다중경로 입력버퍼회로
US11545413B2 (en) 2018-02-16 2023-01-03 Showa Denko Materials Co., Ltd. Thermal conduction sheet and heat dissipating device including thermal conduction sheet
JP7160102B2 (ja) 2018-08-23 2022-10-25 昭和電工マテリアルズ株式会社 半導体デバイスの製造方法及び熱伝導シート
JP7160101B2 (ja) 2018-08-23 2022-10-25 昭和電工マテリアルズ株式会社 半導体デバイスの製造方法、熱伝導シート、及び熱伝導シートの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429349B1 (ko) * 2001-06-13 2004-04-29 미쓰비시덴키 가부시키가이샤 클럭 동기형 반도체 기억 장치
CN106105120A (zh) * 2014-03-25 2016-11-09 索尼公司 发送装置和通信系统

Also Published As

Publication number Publication date
KR100298433B1 (ko) 2001-08-07

Similar Documents

Publication Publication Date Title
US5589783A (en) Variable input threshold adjustment
KR100544939B1 (ko) 입출력 회로, 기준 전압 생성 회로, 반도체 집적 회로 및메모리 장치
US8674745B2 (en) Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit
US6456124B1 (en) Method and apparatus for controlling impedance of an off-chip driver circuit
US7368937B2 (en) Input termination circuits and methods for terminating inputs
US4999529A (en) Programmable logic level input buffer
US5200921A (en) Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages
US5367205A (en) High speed output buffer with reduced voltage bounce and no cross current
US5513140A (en) Data output buffer
KR100605601B1 (ko) 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치
KR19990017367A (ko) 프로그래머블 임피던스 콘트롤 회로
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
US20060232320A1 (en) Semiconductor integrated circuit
KR100298433B1 (ko) 반도체메모리장치의인터페이스
KR950010567B1 (ko) 반도체장치의 출력단회로
US5585759A (en) Input buffer of semiconductor integrated circuit
KR20020091803A (ko) 씨모스 출력 회로
US6798267B1 (en) Buffer circuit with programmable switching thresholds
KR100472729B1 (ko) 데이터 출력버퍼
KR950012028B1 (ko) 저잡음 출력 구조를 가지는 반도체 메모리 장치
EP0477758A2 (en) Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages
KR20000019453A (ko) 반도체 메모리 소자의 출력 버퍼
KR940006077B1 (ko) 반도체 메모리 장치에 있어서의 가변 입력회로
KR0172405B1 (ko) 전원 변동에 안정된 특성을 갖는 반도체 인버팅 회로
KR0120586B1 (ko) 데이타 출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee