KR100429349B1

KR100429349B1 - 클럭 동기형 반도체 기억 장치

Info

Publication number: KR100429349B1
Application number: KR10-2002-0026238A
Authority: KR
Inventors: 마츠모토쥰코; 야마우치다다아키; 오카모토다케오
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-06-13
Filing date: 2002-05-13
Publication date: 2004-04-29
Also published as: KR20020095066A; CN1391229A; JP4726334B2; CN101188136A; TW556211B; US6697296B2; JP2002374164A; US20020191480A1; DE10220968A1

Abstract

컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)에 있어서, 각 핀 단자마다 복수 형식의 버퍼 회로를 마련하고, 상태 제어 신호 그룹 ENG에 따라서 하나의 형식의 입력 버퍼를 활성화한다. 또한, 모드 레지스터에 저장된 CS 컷트 모드 지시 신호 CSCUT와 내부 칩 셀렉터 신호 INZCS에 따라서 선택적으로, 스탠바이 상태 시에 이들 컨트롤 버퍼 회로 및 어드레스 버퍼 회로의 전류 경로를 차단한다. 또한, 저 전력 소비 모드가 지정된 경우에는, 외부 컬럭 인에이블 신호 EXCKE와 저 전력 모드 지시 신호 SRFPWD에 따라서, 내부 클럭 신호를 발생하는 CLK버퍼(64)의 전류 경로를 차단하고, 또한, 컨트롤 버퍼 회로 및 어드레스 버퍼 회로의 전류 경로를 차단하여, 턴어라운드 시간을 단축하고, 더욱이 스탠바이 상태시의 소비 전류를 저감한다.

Description

클럭 동기형 반도체 기억 장치{CLOCK SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 장치에 관한 것이며, 특히, 외부 신호를 입력하여 내부 신호를 생성하는 입력 회로의 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 클럭 신호에 동기하여 동작하는 클럭 동기형 반도체 기억 장치의 입력 회로의 구성에 관한 것이다.

반도체 장치에 있어서는, 외부 장치와 인터페이스를 이루기 위해서, 신호를 입력하는 입력 회로가 인터페이스 회로로서 마련되고 있다. 이러한 신호 입력 회로는, 외부 장치로부터 전송된 신호를 버퍼 처리하여 파형 정형을 실행함과 동시에, 이 외부 신호의 외부 장치의 인터페이스에 따른 신호 진폭/전압 레벨을 내부 회로의 신호 진폭에 따른 신호로 변환하는 기능을 갖고 있다. 이러한 입력 회로로서는, 외부 인터페이스에 따라서, 여러 가지 구성의 입력 회로가 이용된다.

도 25는 종래의 입력 회로의 제 1 구성을 도시하는 도면이다. 도 25에 있어서, 입력 회로는, 전원 노드와 내부 노드 ND1의 사이에 접속되고 또한 그 게이트에 외부 신호 EXS를 수신하는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) PQ1와, 내부 노드 ND1과 접지 노드의 사이에 접속되고 또한 그 게이트에 외부 신호 EXS를 수신하는 N 채널 MOS 트랜지스터 NQ1를 포함한다.

내부 노드 ND1에, 이 외부 신호 EXS를 버퍼 처리한 내부 신호 INS가 생성된다. 전원 노드에는 전원 전압 Vdd가 인가된다.

이 도 25에 나타내는 신호 입력 회로는, CMOS 인버터 버퍼이며, TTL 레벨의 외부 신호 EXS를, CMOS 레벨의 내부 신호 INS로 변환한다. 이 외부 신호 EXS는, 또한 CMOS 레벨의 신호이더라도 좋다.

이 도 25에 나타내는 신호 입력 회로의 구성의 경우, 그 입력 논리 임계값은, MOS 트랜지스터 PQ1 및 NQ1의 베타(β)비와, MOS 트랜지스터 PQ1 및 NQ1의 임계값 전압의 함수에 의해 결정된다. 따라서, 이 입력 논리 임계값을 조절함으로써, TTL 레벨의 외부 신호 EXS를 버퍼 처리하여 CMOS 레벨의 내부 신호 INS를 생성할 수 있다.

도 26은 종래의 입력 회로의 제 2 구성을 도시하는 도면이다. 도 26에 있어서, 입력 회로는, 전원 노드와 노드 ND2 사이에 접속되고 또한 그 게이트가 노드 ND2에 접속되는 P 채널 MOS 트랜지스터 PQ2와, 전원 노드와 노드 ND3 사이에 접속되고 또한 그 게이트가 노드 ND2에 접속되는 P 채널 MOS 트랜지스터 PQ3와, 노드 ND2와 접지 노드 사이에 접속되고 또한 그 게이트에 외부 신호 EXS를 수신하는 N 채널 MOS 트랜지스터 NQ3와, 노드 ND3와 접지 노드 사이에 접속되고 또한 그 게이트에 기준 전압 VREF를 수신하는 N 채널 MOS 트랜지스터 NQ4를 포함한다.

이 도 26에 나타내는 입력 회로에 있어서, MOS 트랜지스터 PQ2 및 PQ3이 커런트 미러 회로를 구성하여, MOS 트랜지스터 PQ2에 흐르는 전류와 같은 크기의 전류가, MOS 트랜지스터 PQ3를 거쳐서 흐르는(양자의 사이즈가 같은 경우). 외부 신호 EXS가, 기준 전압 VREF보다도 높은 경우에는, MOS 트랜지스터 NQ3의 콘덕턴스가, MOS 트랜지스터 NQ4의 콘덕턴스보다도 커져, MOS 트랜지스터 NQ3를 거쳐서 MOS트랜지스터 NQ4를 거쳐서 흐르는 전류보다도 큰 전류가 흐른다. 이 MOS 트랜지스터 NQ3가 방전하는 전류는, MOS 트랜지스터 PQ2로부터 공급되고 있고, 따라서, 이 MOS 트랜지스터 PQ2를 공급하는 전류와 같은 크기의 전류가, MOS 트랜지스터 PQ3를 거쳐서 MOS 트랜지스터 NQ4에 전달된다(양자의 사이즈가 같은 경우). 따라서, 노드 ND3로부터의 내부 신호 INS의 전압 레벨은, H 레벨이 된다.

한편, 외부 신호 EXS가 기준 전압 VREF보다도 낮은 경우에는, 반대로, MOS 트랜지스터 NQ4의 콘덕턴스가, MOS 트랜지스터 NQ3의 콘덕턴스보다도 커져, MOS 트랜지스터 NQ4의 구동 전류는, MOS 트랜지스터 NQ3의 구동 전류보다도 커진다. 따라서, 이 경우에는, MOS 트랜지스터 NQ4는, MOS 트랜지스터 PQ3로부터 공급되는 전류보다도 많은 전류를 방전하여, 노드 ND3로부터의 내부 신호 INS는 L 레벨이 된다. 또, 이 도 26에 나타내는 입력 회로에 있어서, MOS 트랜지스터 NQ3 및 NQ4의 공통 소스 노드와 접지 노드의 사이에, 정전류원이 마련되어 있어도 좋다.

이 도 26에 나타내는 입력 회로의 경우, 외부 신호 EXS의 신호 진폭이, 기준 전압 VREF를 중심으로하여 소진폭으로 변화되는 경우, 고속으로, 이 외부 신호 EXS의 논리 레벨에 따라서, CMOS 레벨의 내부 신호 INS를 생성할 수 있다. 즉, 이 외부 신호 EXS를 전달하는 신호선이 종단 저항에 의해 종단되어 있고, 이 외부 신호 EXS의 신호 진폭이 작은 경우, 이 도 26에 나타내는 차동 증폭형의 입력 회로를 이용함으로써, 확실하게, 소 진폭의 외부 신호 EXS로부터 CMOS 레벨의 내부 신호 INS를 생성할 수 있다.

도 27은 종래의 입력 회로의 제 3 구성을 도시하는 도면이다. 도 27에 있어서, 입력 회로는, 전원 노드와 노드 ND4 사이에 직렬로 접속되어, 각각의 게이트에 외부 신호 EXS 및 내부 제어 신호 INCTL을 수신하는 P 채널 MOS 트랜지스터 PQ4 및 PQ5과, 노드 ND4와 접지 노드 사이에 병렬로 접속되어, 각각 게이트에, 외부 신호 EXS 및 내부 제어 신호 INCTL을 수신하는 N 채널 MOS 트랜지스터 NQ4 및 NQ5을 포함한다.

이 도 27에 나타내는 NOR형 입력 회로에 있어서는, 내부 제어 신호 INCTL이 H 레벨일 때에는, P 채널 MOS 트랜지스터 PQ5가 오프 상태, N 채널 MOS 트랜지스터 NQ5가 온 상태가 되고, 내부 신호 INS는 접지 전압 레벨에 고정된다.

한편, 내부 제어 신호 INCTL이 L 레벨로 되면, N 채널 MOS 트랜지스터 NQ5가 오프 상태, P 채널 MOS 트랜지스터 PQ5가 온 상태가 되고, MOS 트랜지스터 PQ4 및 NQ4에 의해 등가적으로 CMOS 인버터가 구성되어, 외부 신호 EXS에 따라서, 내부 신호 INS가 생성된다.

따라서, 이 도 27에 나타내는 구성의 입력 회로는, 내부 제어 신호 INCTL에 따라서 다이나믹하게 동작한다. 외부 신호 EXS의 취입 타이밍이, 내부 제어 신호 INCTL에 의해 결정된다.

이들 도 25에서 도 27에 나타내는 입력 회로는, 그 인터페이스 및 용도에 따라 적절히, 반도체 장치의 신호 입력부에 사용된다.

또, 이 입력 회로의 구성으로서는, 도 25에서 도 27에 나타내는 구성으로 한정되지 않고, 다른 입력 회로의 구성이, 이용되는 인터페이스에 따라서 여러 가지 존재한다. 예컨대, 상보 신호의 형태로 소진폭 신호를 전달하는 인터페이스에 대한 차동형 입력 회로 등이 있다.

각각의 인터페이스에 따라 입력 회로의 구성을 변경하는 경우, 적용되는 외부 인터페이스에 따라서 각각에 반도체 장치 내에 입력 회로를 형성한 경우, 내부 회로의 구성이 같으며, 입력 회로의 구성만이 다른 반도체 장치를 제조하게 된다. 이 경우, 각각의 입력 회로에 따라 레이아웃을 설계해야 되므로, 설계 효율이 나빠진다. 또한, 입력 회로의 구성만이 다른 반도체 장치를 각각의 제조공정에서 제조해야 되므로, 제조 효율이 저하되고, 또한, 제조 후의 제품의 관리도 번잡스러워 진다.

따라서, 종래에는, 마스터 공정에서 복수의 인터페이스 각각에 대응하는 입력 회로를 병렬로 동일 반도체 칩 상에 형성하여, 슬라이스 공정에서, 용도에 따라 사용되는 입력 회로를 내부 회로 및 신호 입력 노드에 접속하였다. 이 마스터/슬라이스 공정을 이용함으로써, 모든 외부 인터페이스에 대하여 공통의 반도체 칩을 사용할 수 있어, 제조 효율을 개선할 수 있고, 또한, 제조 공정에 관해서도, 마스터 공정은, 여러 종류의 외부 인터페이스에 대하여 공통으로 처리가 행해지기 때문에, 제조 공정을 간략화 할 수 있다.

이 마스터/슬라이스 공정을 이용하는 경우, 슬라이스 공정에 있어서, 사용되는 입력 회로에 따라 마스크를 변경하여 입력 회로에 대한 배선을 형성해야 한다. 따라서, 최종적으로, 입력 회로를 배선하기 위한 슬라이스 공정에 있어서는, 배선층의 형성, 배선층 패터닝 등을 해야되어, 소위 턴어라운드 시간(TAT : turn around time)이 길어져, 결과적으로 제품의 비용이 증대된다.

또한, 입력 회로의 접속을 위해서, 각각에 마스크를 작성해야 되므로, 마찬가지로 제품 비용이 증대된다고 하는 문제가 발생한다.

또한, 도 25 및 도 26에 도시하는 바와 같이 고속으로 내부 신호를 생성하여, 빠른 타이밍으로 내부 신호를 확정 상태로 구동하기 위해서, 입력 회로는 외부 신호에 따라 상시 동작하고 있기 때문에, 불필요한 기간에도 전류가 소비된다고 하는 문제가 발생한다. 예를 들면, 반도체 기억 장치의 경우, 칩 셀렉트 신호 CS가 활성 상태가 되었을 때에 데이터 액세스가 행해지고, 이 칩 셀렉트 신호 CS가 비 활성 상태일 때에는 내부 액세스는 실행되지 않고, 특히 내부 신호를 생성하는 것은 요구되지 않는다. 그러나, 이러한 경우에 있어서도, 입력 회로가 외부 신호에 따라서 동작하여 내부 신호를 생성하고 있어, 불필요하게 전류가 소비되어, 저소비 전류를 실현할 수가 없다고 하는 문제가 발생한다. 이 문제는, 특히, 반도체 기억 장치에 있어서 슬리브 모드 등의 저소비 전류가 요구되는 저 전력 소비 모드가 지정된 경우에 보다 현저해 진다.

또한, 클럭 신호에 동기하여 외부 신호를 취입해서 내부 신호를 생성하는 경우, 입력 초단(初段)의 버퍼 회로는, 될 수 있는 한 빠른 타이밍으로 내부 신호를 생성하여 내부 회로에 신호를 전달해야 한다. 이들의 입력 초단의 버퍼 회로에 의해 생성된 신호를 클럭 신호에 동기하여 래치 또는 그들의 논리 레벨의 판정을 해야 하기 때문이다.

본 발명의 목적은, 턴어라운드 시간을 단축할 수 있는 입력 회로를 갖추고, 또한 복수의 입력 인터페이스에 대응할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은, 내부 신호 생성 타이밍을 늦추지 않으면서 소비 전류를 저감할 수 있는 입력 회로를 갖추는 반도체 장치를 제공하는 것이다.

본 발명의 또한 다른 목적은, 저 전력 소비의 클럭 동기형 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 장치의 전체 구성을 개력적으로 도시한 도면,

도 2는 도 1에 도시된 입력 버퍼 그룹의 구성의 일예를 개략적으로 도시한 도면,

도 3은 도 2에 도시된 제 1 형식 입력 버퍼의 구성의 일예를 도시한 도면,

도 4는 도 2에 도시된 제 2 형식 입력 버퍼의 구성의 일예를 도시한 도면,

도 5는 도 2에 도시된 제 3 형식 입력 버퍼의 구성의 일예를 도시한 도면,

도 6은 도 2에 도시된 입력 버퍼의 변경예를 개략적으로 도시한 도면,

도 7은 도 1에 도시된 프로그램 회로의 구성의 일예를 도시한 도면,

도 8은 본 발명의 실시예 2에 따른 프로그램 회로의 구성의 일예를 도시한 도면,

도 9는 본 발명의 실시예 3에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,

도 10은 도 9에 도시된 반도체 장치의 동작을 도시한 타이밍도,

도 11은 도 9에 도시된 구성의 CS 컷트 모드에 관련되는 부분의 구성을 개략적으로 도시한 도면,

도 12는 도 11에 도시된 레지스터 회로의 구성의 일예를 도시한 도면,

도 13은 본 발명의 실시예 3의 버퍼 회로 제어부의 구성을 개략적으로 도시한 도면,

도 14는 도 13에 도시된 로직 게이트 및 버퍼 회로의 구성의 일예를 도시한 도면,

도 15는 도 13에 도시된 로직 게이트 및 버퍼 회로의 변경예를 도시한 도면,

도 16은 본 발명의 실시예 3의 또 다른 변경예를 개략적으로 도시한 도면,

도 17은 본 발명의 실시예 4에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,

도 18은 도 17에 도시된 CKE 버퍼의 동작을 개략적으로 도시한 타이밍도,

도 19는 도 17에 도시된 CKE 버퍼의 동작을 도시한 타이밍도,

도 20은 도 17에 도시된 CKE 리세트 회로의 구성의 일예를 도시한 도면,

도 21은 도 20에 도시된 CKE 리세트 회로의 통상 동작 모드 시의 동작을 도시한 타이밍도,

도 22는 도 20에 도시된 CKE 리세트 회로의 저 전력 모드 시의 동작을 도시한 타이밍도,

도 23은 도 17에 도시된 컨트롤 버퍼 회로 및 어드레스 버퍼 회로의 전류 제어부의 일예를 도시한 도면,

도 24는 본 발명의 실시예 4의 변경예를 개략적으로 도시한 도면,

도 25는 종래의 입력 버퍼의 제 1 구성을 도시한 도면,

도 26은 종래의 입력 버퍼의 제 2 구성을 도시한 도면,

도 27은 종래의 입력 버퍼의 제 3 구성을 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

2 : 프로그램 회로 3 : 입력 버퍼 그룹

3j : 입력 버퍼 4 : 내부 회로

11 : 제 1 형식 입력 버퍼 12 : 제 2 형식 입력 버퍼

13 : 제 3 형식 입력 버퍼 20 : 컨트롤 버퍼 회로

22 : 어드레스 버퍼 회로 24 : 컨트롤 회로

24a, 72 : 커맨드 디코더 26 : 메모리 회로

28 : 모드 레지스터 28a : 레지스터 회로

30 : 내부 클럭 발생 회로 35, 45 : CS 버퍼

37, 47 : 로직 게이트 40, 50 : 버퍼 회로

40a : 입력 버퍼 40b : 차단 버퍼

60 : CKE 버퍼 62 : CKE 리세트 버퍼

64 : CLK 버퍼 70 : 래치

본 발명의 제 1 관점에 따른 반도체 장치는, 각각이 서로 다른 형식의 복수의 입력 버퍼와, 이들 복수의 입력 버퍼를 택일적으로 동작 가능 상태로 하는 신호를 생성하는 프로그램 회로를 구비한다. 복수의 입력 버퍼는, 프로그램 회로의 출력 신호에 따라서 선택적으로 동작 가능 상태로 설정되어, 활성화 시 인가된 신호에 따라서 내부 노드를 구동한다.

본 발명의 제 2 관점에 따른 반도체 장치는, 활성화 시, 외부로부터의 신호를 버퍼 처리하여 내부 신호를 생성하는 입력 버퍼를 포함하는 신호 입력 회로와, 외부 신호가 유효한 신호인 것을 나타내는 동작 활성화 신호에 의한 입력 버퍼의 제어를 유효로 할지의 여부를 지정하는 신호를 저장하는 레지스터 회로와, 동작 활성화 신호와 레지스터 회로의 저장 신호에 따라서 선택적으로 신호 입력 회로를 활성화하는 활성 제어 회로를 포함한다. 이 활성 제어 회로는, 레지스터 회로의 저장 신호가 동작 활성화 신호에 의한 신호 입력 회로의 제어가 유효한 것을 나타내는 경우에는, 동작 활성화 신호에 따라서 신호 입력 회로를 선택적으로 활성화하고, 또한 레지스터 회로의 저장 신호가 동작 활성화 신호에 의한 신호 입력 회로의 제어를 무효로 하는 것을 나타내고 있을 때에는, 이 신호 입력 회로를, 동작 활성화 신호와 독립으로 동작 상태로 한다.

본 발명의 제 3 관점에 따른 반도체 장치는, 활성화 시, 외부로부터의 신호를 버퍼 처리하는 버퍼 회로와, 클럭 인에이블 신호의 활성화 시, 외부 클럭 신호에 따라서 내부 클럭 신호를 생성하는 클럭 버퍼와, 저 전력 동작 모드 시, 이 클럭 인에이블 신호가 소정 기간 비활성 상태에 있는지의 여부를 검출하는 클럭 검출 수단과, 이 클럭 검출 수단의 검출 신호에 응답하여 버퍼 회로 및 클럭 버퍼를 비활성 상태로 하는 제어 회로를 포함한다.

프로그램 회로의 출력 신호에 따라서, 서로 다른 형태대의 복수의 입력 버퍼를 선택적으로 동작할 수 있게 함으로써, 동일한 제조 공정에서 모든 외부 인터페이스에 대응할 수 있는 반도체 장치를 제조할 수 있다. 또한, 제조 후에 있어서는, 테스트를 이용하여 이들의 복수의 입력 회로를 선택적으로 동작 상태로 함으로써, 장치 내부의 회로를 테스트할 수 있다.

또한, 단지 프로그램 회로의 프로그래밍만으로 소망하는 외부 인터페이스에 대응하는 입력 회로만을 동작시킬 수 있어서, 턴어라운드 시간을 단축할 수 있어, 제조비용을 저감할 수 있다.

또한, 동작 활성화 신호에 따라서 입력 회로를 제어할지의 여부를, 레지스터 회로의 저장 신호에 따라서 설정함으로써, 장치 내부 구성을 전혀 변경하지 않고,사용 용도에 따라 저소비 전류의 장치를 용이하게 실현할 수 있다.

또한, 저 전력 모드 시에 있어서는, 클럭 인에이블 신호가 소정 사이클 기간 비 활성 상태로 유지되었을 때에는, 버퍼 회로 및 클럭 버퍼를 비 활성화함으로써, 이 동작 모드 시에, 외부 클럭 신호에 따라서 내부 신호를 생성하는 동작은 실행되지 않기 때문에, 불필요한 버퍼 회로의 동작을 정지시켜, 이 저 전력 모드 시의 소비 전류를 보다 저감할 수 있다.

(발명의 실시예)

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 들어 상세히 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 반도체 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 반도체 장치(1)는, 다른 인터페이스 수단의 버퍼를 포함하는 입력 버퍼 그룹(3)과, 이 입력 버퍼 그룹(3)에 포함되는 버퍼를 선택적으로 활성화하기 위한 동작 제어 신호 그룹 ENG를 생성하는 프로그램 회로(2)와, 입력 버퍼 그룹(3)으로부터 인가되는 내부 신호에 따라서 소정의 동작을 실행하는 내부 회로(4)를 포함한다.

이 입력 버퍼 그룹(3)에 있어서는, 입력 노드 EX1-EXn 각각에 대응하여, 복수의 인터페이스 각각에 대응하는 복수의 입력 버퍼가 배치된다. 하나의 입력 노드대해 배치되는 구성이 서로 다르다. 즉, 다른 인터페이스 수단을 갖는 복수의 버퍼중 하나가 프로그램 회로(2)로부터의 상태 제어 신호 그룹 ENG에 따라서 활성화된다. 따라서, 입력 버퍼 그룹(3)에 있어서는, 이미, 동일한 제조 공정에서, 다른 구성의 입력 버퍼가 각각 최종 공정까지 제조되어 있다. 프로그램 회로(2)로부터의 상태 제어 신호 그룹 ENG에 따라서, 이 입력 버퍼 그룹(3)에 포함되는 입력 버퍼를 선택적으로 사용 가능 상태로 설정함으로써, 항상, 이 반도체 장치가 적용되는 외부 인터페이스에 따른 입력 버퍼를 동작 가능 상태로 설정할 수 있다.

프로그램 회로(2)의 상태 제어 신호 그룹 ENG의 상태를 프로그램하는 것만으로, 용이하게, 사용되는 외부 인터페이스에 따른 입력 버퍼를, 단 시간에 동작 가능 상태로 할 수 있다. 또한, 입력 버퍼 그룹(3)에 있어서, 웨이퍼 레벨에서 각 입력 버퍼를 동작 가능 상태로 하여 테스트를 실행할 수 있어, 턴어라운드 시간을 단축할 수 있다.

도 2는 하나의 신호 입력 노드에 대응하여 마련되는 입력 버퍼 회로의 구성을 개략적으로 도시한 도면이다. 도 2에 있어서, 이 입력 버퍼 그룹(3)의 입력 버퍼 회로는, 신호 입력 노드(5)와 내부 노드(6)의 사이에 병렬로 결합되는 제 1 형식 입력 버퍼(11), 제 2 형식 입력 버퍼(12), 및 제 3 형식 입력 버퍼(13)를 포함한다. 이들의 입력 버퍼(11, 12, 13)에는, 각각, 도 1에 나타내는 프로그램 회로(2)로부터의 상태 제어 신호 EN1, EN2 및 EN3이 인가된다. 이들의 입력 버퍼(11, 12, 13)는, 각각 대응하는 상태 제어 신호 EN1, EN2 및 EN3이 활성 상태일 때에 동작 가능 상태로 설정되어, 외부 신호 EXi를 버퍼 처리하여 내부 신호 INi를 생성한다.

상태 제어 신호 EN1은, 입력 버퍼 그룹(3)에 포함되는 제 1 형식 입력 버퍼에 공통으로 인가되고, 또한, 상태 제어 신호 EN2는, 입력 버퍼 그룹(3)에 포함되는 제 2 형식 입력 버퍼에 공통으로 인가되며, 상태 제어 신호 EN3은, 입력 버퍼 그룹(3)에 포함되는 제 3 형식 입력 버퍼에 공통으로 인가된다. 입력 단자 EX1-EXn 각각 대하여, 제 1 형식 입력 버퍼(11), 제 2 형식 입력 버퍼(12), 및 제 3 형식 입력 버퍼(13)가 배치된다.

프로그램 회로(2)를, 이 입력 버퍼 그룹(3)의 각 입력 버퍼에 대하여 공통으로 마련함으로써, 회로 점유 면적을 증대시키지 않고, 입력 버퍼 그룹(3)에 있어서, 적용되는 외부 인터페이스 수단에 대응한 입력 버퍼를 동작 가능 상태로 설정할 수 있다.

도 3은 제 1 형식 입력 버퍼(11)의 구성의 일례를 도시하는 도면이다. 이 도 3에 나타내는 제 1 형식 입력 버퍼(11)는, 신호 입력 노드(5)에 각각의 게이트가 접속되는 MOS 트랜지스터 PQ1 및 NQ1과, 전원 노드와 MOS 트랜지스터 PQ1 사이에 접속되고 또한 그 게이트에 상보의 상태 제어 신호 ZENi를 수신하는 P 채널 MOS 트랜지스터 PT1과, MOS 트랜지스터 NQ1과 접지 노드 사이에 접속되고 또한 그 게이트에 상태 제어 신호 ENi를 수신하는 N 채널 MOS 트랜지스터 NT1을 포함한다.

이 도 3에 나타내는 제 1 형식 입력 버퍼는, 도 25에 나타내는 입력 버퍼 회로의 구성에 대응한다. 상태 제어 신호 ENi가 H 레벨 이며 또한, 상보의 상태 제어 신호 ZENi가 L 레벨일 때에, MOS 트랜지스터 PT1 및 NT1이 도통되어, 외부 신호 EXi에 따라서, 내부 신호 INi를, 내부 노드(6) 상에 생성한다.

한편, 상태 제어 신호 ENi 및 ZENi가, 각각, L 레벨 및 H 레벨일 때에는, MOS 트랜지스터 PT1 및 NT1이 오프 상태가 되어, 이 노드 ND1은 하이 임피던스 상태로 유지된다.

도 4는 도 2에 나타내는 제 2 형식 입력 버퍼(12)의 구성의 일례를 도시하는 도면이다. 이 도 4에 나타내는 제 2 형식 입력 버퍼는, 도 26에 나타내는 입력 버퍼의 구성에 대응하여, 커런트 미러 회로를 구성하는 P 채널 MOS 트랜지스터 PQ2 및 PQ3과 전원 노드 사이에, 상보의 상태 제어 신호 ZEN2를 수신하는 P 채널 MOS 트랜지스터 PT2가 마련되고, 또한 차동단을 구성하는 N 채널 MOS 트랜지스터 NQ3 및 NQ4의 공통 소스 노드와 접지 노드 사이에, 상태 제어 신호 EN2를 게이트에 수신하는 N 채널 MOS 트랜지스터 NT2가 마련된다.

이 도 4에 나타내는 입력 버퍼 회로의 구성의 경우, 상태 제어 신호 EN2 및 ZEN2가 각각, L 레벨 및 H 레벨일 때에는, MOS 트랜지스터 PT2 및 NT2가 함께 오프 상태가 되어, 노드 ND3는 하이 임피던스 상태가 된다.

한편, 상태 제어 신호 EN2 및 ZEN2가, 각각 H 레벨, 및 L 레벨이면, MOS 트랜지스터 NT2 및 PT2가 온 상태가 되어, MOS 트랜지스터 PQ2 및 PQ3의 공통 소스 노드가 전원 노드에 결합되고, 또한, MOS 트랜지스터 NQ3 및 NQ4의 공통 소스 노드가 접지 노드에 결합되어, 이 입력 버퍼 회로 동작 가능 상태가 되어, 외부 신호 EXi에 따라서 내부 신호 INi를 내부 노드(6) 상에 생성한다.

또, 이 도 4에 나타내는 차동형 입력 버퍼의 구성에 있어서, MOS 트랜지스터 NT2와 직렬로 전류원 트랜지스터가 접속되더라도 좋다. 이 전류원 트랜지스터의기능을 MOS 트랜지스터 NT2가 갖고 있더라도 좋다.

도 5는, 도 2에 나타내는 제 3 형식 입력 버퍼(13)의 구성의 일례를 도시하는 도면이다. 도 5에 나타내는 제 3 형식 입력 버퍼는, 도 27에 나타내는 NOR형 입력 버퍼의 구성에 대응한다. 이 도 5에 나타내는 제 3 형식 입력 버퍼(13)는, 도 27에 나타내는 구성과 이하에 나타내는 구성이 다르다. 전원 노드에 접속되는 MOS 트랜지스터 PQ5의 게이트에 대하여, 상태 제어 신호 EN3와 내부 제어 신호 INCTL을 수신하는 NAND 회로(7)의 출력 신호가 인가되고, 또한, 비활성일 때 내부 노드(6)를 접지 전압 레벨로 고정하는 N 채널 MOS 트랜지스터 NQ5의 게이트에 대하여도 NAND 회로(7)의 출력 신호가 인가된다. 다른 구성은, 도 27에 나타내는 구성과 같으며, 대응하는 부분에는 동일한 참조 번호를 부여하고, 그들의 상세한 설명은 생략한다.

이 도 5에 나타내는 입력 버퍼(13)의 구성에 있어서, 상태 제어 신호 EN3이 L 레벨일 때에는, NAND 회로(7)의 출력 신호가 H 레벨로 고정되어, MOS 트랜지스터 PQ5가 오프 상태, 또한, MOS 트랜지스터 NQ5가 온 상태로 되어, 노드 ND4는 외부 신호의 논리 레벨에 관계없이 L 레벨로 고정된다. 내부 노드(6)에는 다른 형식의 입력 버퍼도 접속된다.

이 내부 노드(6)에 대한 입력 버퍼(11, 12, 13)의 접속이 와이어드(wired) OR 접속이며, 입력 버퍼(13)가 비사용일 때에 그 출력 신호가 L 레벨로 고정되더라도, 다른 사용되는 입력 버퍼의 출력 신호에 따라서, 내부 노드(6)는 대응하는 논리 레벨로 구동된다. 따라서, NOR형 입력 버퍼(13)에 있어서 비사용일 때에, 그출력 노드를 L 레벨로 고정하더라도, 동작 가능하게 된 다른 입력 버퍼에 의해, 정확히 외부 신호 EXi에 대응하는 내부 신호 INi가 생성된다.

한편, 상태 제어 신호 EN3이, H 레벨로 설정되면 NAND 회로(7)는 인버터로서 동작하여, 내부 제어 신호 INCTL에 따라서, 그 출력 신호가 변화된다. 이 상태 제어 신호 EN3에 따라서 입력 버퍼(13)가 사용 가능 상태로 된 경우에 있어서는, 내부 제어 신호 INCTL이 H 레벨일 때에는, MOS 트랜지스터 PQ5가 온 상태, MOS 트랜지스터 NQ5가 오프 상태가 되어, 이 입력 버퍼 회로(13)는 외부 신호 EXi에 따라서, 내부 노드(6)를 구동하여 내부 신호 INi를 생성한다.

한편, 내부 제어 신호 INCTL이 L 레벨일 때에는, NAND 회로(7)의 출력 신호가 H 레벨이 되어, MOS 트랜지스터 PQ5가 오프 상태, MOS 트랜지스터 NQ5가 온 상태가 되어, 내부 노드(6)가 외부 신호 EXi의 상태에 관계없이 L 레벨로 고정된다.

이 내부 신호 INCTL로서는, 후에 설명하는 클럭 동기형 반도체 기억 장치에 있어서 내부 클럭 신호의 생성을 제어하는 내부 클럭 인에이블 신호 INTCKE가 이용되면, 내부 클럭 발생 정지 시에 있어서, 입력 버퍼의 동작을 정지시킬 수 있어, 소비 전류가 저감된다.

프로그램 회로(2)로부터의 각 형식에 대응하는 상태 제어 신호 EN1-EN3을 도 1에 나타내는 입력 버퍼 그룹(3)의 각각의 형식의 입력 버퍼에 공통으로 인가함으로써, 선택적으로 입력 버퍼를 동작 가능 상태로 설정할 수 있어, 외부 인터페이스에 대응하는 입력 버퍼를 사용할 수 있다.

또한, 이 사용하지 않는 입력 버퍼(11, 12)는, 출력 하이 임피던스 상태가되기 때문에, 내부 노드(6)에 대하여, 아무런 악영향을 미치지 않는다. 또한, 입력 버퍼(13)가 사용하지 않게 된 경우에 있어서도, 다른 입력 버퍼(11) 또는 입력 버퍼(12)가, 내부 노드(6)를 외부 신호 EXi에 따라서 내부 노드(6)를 구동하기 때문에, 내부 노드(6)에 병렬로 입력 버퍼(11-13)를 접속하여, 상태 제어 신호 ENl-EN3에 따라서 택일적으로 입력 버퍼를 동작 가능 상태로 설정하더라도, 내부 동작에 대하여는 하등 영향은 발생하지 않는다.

도 3로부터 도 5에 나타내는 입력 버퍼의 구성에 있어서, 신호 입력 노드(5)에 대하여, 사용하지 않는 입력 버퍼의 게이트 용량이 접속되어, 이 신호 입력 노드(5)의 부하 용량이 커지면, 입력 임피던스가 커지는 것이 생각된다. 이 경우, 도 6에 도시하는 바와 같이 입력 버퍼(3j)와 신호 입력 노드(5) 사이에, CMOS 트랜스미션 게이트(15)를 마련하여, 상태 제어 신호 ENj 및 ZENj에 따라서, 사용하지 않는 입력 버퍼(3j)를, 신호 입력 노드(5)로부터 분리하는 구성이 이용되더라도 좋다. 이 구성의 경우, CMOS 트랜스미션 게이트(15)의 접합 용량이 신호 입력 노드(5)에 부가되지만, 입력 버퍼(3j)의 MOS 트랜지스터의 게이트 용량보다는 충분히 접합 용량은 작고, 신호 입력 노드(5)의 기생 용량을 충분히 저감할 수 있어, 1개의 신호 입력 노드에 대응하여 복수 형식의 입력 버퍼가 병렬로 마련되는 경우에 있어서도, 신호 입력 노드(5)의 부하가 증대되는 것을 확실히 억제할 수 있다.

도 7은 도 1에 나타내는 프로그램 회로(2)의 구성의 일례를 도시하는 도면이다. 도 7에 있어서, 프로그램 회로(2)는, 전원 노드와 노드 ND5 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 PR1 및 링크 소자(퓨즈 소자) LT1과, 노드 ND5와 접지 노드 사이에 접속되는 저항 소자 R1과, 전원 노드와 노드 ND6 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 PR2 및 링크 소자 LT2와, 노드 ND6과 접지 노드 사이에 접속되는 저항 소자 R2를 포함한다.

P 채널 MOS 트랜지스터 PR1 및 PR2의 게이트는 접지 노드에 접속되고, 이들의 MOS 트랜지스터 PR1 및 PR2는 전류 제한 소자로서 기능하여, 미소 전류를 공급한다. 저항 소자 R1 및 R2는 고 저항의 풀다운(pull-down) 저항이다. 또한, 링크 소자 LT1 및 LT2는, 레이저 등의 에너지선에 의해 용단 가능한 퓨즈 소자이다.

프로그램 회로(2)는, 또한, 노드 ND5 및 ND6 상의 신호 F1 및 F2를 각각 수신하는 게이트 회로 GTl-GT3를 포함한다. 게이트 회로 GTl은, 신호 F1 및 F2가 함께 H 레벨일 때에 상태 제어 신호 EN1를 H 레벨로 구동한다. 게이트 회로 GT2는, 신호 F1이 L 레벨이며 또한 신호 F2가 H 레벨일 때에, 상태 제어 신호 EN2를 H 레벨로 구동한다. 게이트 회로 GT3는, 신호 F1이 H 레벨이며 또한 신호 F2가 L 레벨일 때에 상태 제어 신호 EN3를 H 레벨로 구동한다. 이들 게이트 회로 GT1-GT3는 디코드 회로를 구성하여, 링크 소자에 의해 프로그래밍된 입력 버퍼 식별 정보를 디코딩하여, 그 디코딩 결과에 대응하는 상태 제어 신호를 활성 상태로 구동한다.

링크 소자 LT1이 도통 상태일 때에는, 저항 소자 R1에 전류가 흘러, 이 노드 ND5 상의 신호 F1은 H 레벨이 된다. 한편, 링크 소자 LT1이 용단되면, 노드 ND5는, 저항 소자 R1에 의해 접지 전압 레벨로 풀다운되어, 신호 F1이 L 레벨이 된다.

마찬가지로, 신호 F2는, 링크 소자 LT2의 도통시에는 H 레벨이 되고, 링크 소자 LT2의 용단시에는 L 레벨이 된다. 이들 링크 소자 LT1 및 LT2을, 도통 상태또는 용단 상태로 선택적으로 설정함(프로그래밍 함)으로써, 상태 제어 신호 ENl-EN3 중 어느 하나를, 활성 상태(H 레벨)로 구동하여, 입력 버퍼의 형식을 선택할 수 있다.

프로그램 회로(2)는, 입력 버퍼 그룹(3)의 입력 버퍼에 대하여 공통으로 마련되고 있고, 각각의 입력 버퍼에 대하여 링크 소자를 배치하는 구성과 비교하여, 회로 점유 면적을 저감할 수 있다. 또한, 테스트할 때, 이 신호 F1 및 F2를 테스터를 이용하여 강제적으로 H 레벨 또는 L 레벨로 설정함으로써, 상태 제어 신호 ENl-EN3를 선택적으로 활성 상태로 해서, 소망하는 형식의 입력 버퍼를 동작 상태로 하여, 이 반도체 장치의 테스트를 실행할 수 있다.

또, 하나의 신호 입력 노드에 대하여 3개의 형식이 다른 입력 버퍼가 배치되어 있다. 그러나, 하나의 신호 입력 노드에 대응하여 배치되는 입력 버퍼의 수는 3으로 한정되지 않고, 가능한 입력 인터페이스의 수에 따라서, 이 하나의 신호 입력 노드에 대응하여 배치되는 입력 버퍼의 수는 적당히 정해지면 좋다.

또, 입력 버퍼로서, 도 5에 나타내는 NOR형 입력 버퍼를 두 가지 이용하고, 이들의 회로의 비(ratio)를 변경하여, 동일한 회로 구성으로 비(ratio)가 달라짐에 따라서 논리 임계값이 서로 다른 회로가, 서로 다른 인터페이스에 대응하는 형식이 다른 입력 버퍼로서 이용되더라도 좋다. 즉, M0S 트랜지스터의 비를 변경해서 NOR 형 입력 버퍼의 입력 논리 임계값을 변경하여, TTL 레벨의 신호를 입력하는 입력 버퍼와, 예를들면 1.8V의 CMOS 레벨의 신호를 입력하는 입력 버퍼를 준비하여, 이들을 상태 제어 신호에 따라서 선택적으로 동작 가능 상태로 하는 구성이 이용되더라도 좋다. 이러한 입력 버퍼를 이용함으로써, TTL 레벨의 신호에 대한 인터페이스 및 CMOS 레벨의 신호에 대한 인터페이스에 동일한 칩으로 대응할 수 있다.

따라서, 형식이 다른 입력 버퍼는, 다른 인터페이스에 대응하는 입력 버퍼 회로이면 좋고, 회로 구성이 동일하더라도 괜찮으며, 또한 회로 구성이 다르더라도 좋다.

또한, 이 입력 버퍼가 클럭 동기형 반도체 장치에서 이용되는 경우, 외부 클럭 인에이블 신호 EXCKE를 입력하는 입력 버퍼 회로에 대해서는, 상태 제어 신호 EN 및 ZEN에 따라서 입력 버퍼가 선택된다. 외부 클럭 신호 EXCLK를 수신하는 CLK 버퍼는, 클럭 활성화 신호와 상태 제어 신호의 논리곱(AND) 신호에 의해 버퍼가 선택된다.

다른 제어 신호 및 어드레스 신호를 수신하는 입력 버퍼의 선택에는, 내부 클럭 인에이블 신호 INCKE와 상태 제어 신호 EN의 논리곱에 의해 버퍼 회로가 선택된다. 이들 신호의 기능에 관해서는 후에 상세히 설명하지만, 이들 신호는, 내부 클럭 신호의 발생을 제어하여, 반도체 기억 장치의 내부 상태를 제어하는 신호이다. 예를들면, 내부 제어 신호 INCTL이, 내부 클럭 인에이블 신호 INTCKE에 대응한다.

입력 버퍼의 활성/비활성이 별도의 내부 제어 신호에 따라서 실행되는 경우에는, 입력 버퍼 회로의 선택은, 대응하는 내부 제어 신호와 대응하는 상태 제어 신호의 논리 연산 결과의 신호에 의해, 입력 버퍼 회로의 선택/비선택, 즉 사용/비사용 상태가 설정된다. 이 내부 제어 신호와 상태 제어 신호의 논리 연산을 이용함으로써, 입력 버퍼 회로(2)사용/비사용을 설정하기 위한 트랜지스터를 전용으로 배치할 필요가 없어, 회로 점유 면적의 증대를 억제할 수 있다.

이상과 같이, 본 발명의 실시예 1에 따르면, 복수 형식의 입력 버퍼를 병렬로 마련하고, 이들 복수 형식의 입력 버퍼중 하나의 형식의 입력 버퍼를 퓨즈 프로그램에 의해 선택하도록 구성하고 있어, 제조 공정을 간략화 할 수 있고, 따라서 턴어라운드 시간을 단축할 수 있어, 제품 비용을 저감할 수 있다.

(실시예 2)

도 8은, 본 발명의 실시예 2에 따른 프로그램 회로(2)의 구성의 일례를 개략적으로 도시하는 도면이다. 도 8에 있어서, 프로그램 회로(2)는, 본딩 패드 PD1과 접지 노드 사이에 접속되고 또한 그 게이트가 전원 노드에 결합되는 N 채널 MOS 트랜지스터 NR1과, 본딩 패드PD2와 접지 노드 사이에 접속되고 또한 그 게이트가 전원 노드에 접속되는 N 채널 MOS 트랜지스터 NR2를 포함한다. 이들의 MOS 트랜지스터 NR1 및 NR2은, 풀다운 소자로서 구동하여, 그 구동 전류가 충분히 작아져 있으며, 또한 그들의 채널 저항도 충분히 커져 있다.

본딩 패드 PD1 및 PD2를, 선택적으로 전원 노드에 본딩 와이어를 이용해서 접속하여, 신호 F1 및 F2를 생성한다. 이들 신호 F1 및 F2는, 도 7에 나타내는 프로그램 회로의 게이트 회로 GTl-GT3에 인가되어서 디코딩되어, 상태 제어 신호 EN1-EN3 중 어느 하나가 활성화된다.

또, 이 본딩 패드를 전원 노드에 본딩 와이어를 이용하여 접속한 경우, 전원노드로부터 접지 노드로 리크 전류가 흐른다. 이 리크 전류를 방지하기 위해서, MOS 트랜지스터 NR과 직렬로, 본딩 패드 PD의 신호를 반전하는 인버터의 출력 신호를 게이트에 수신하는 N 채널 MOS 트랜지스터를 접속하더라도 좋다. 본딩 패드 PD가 전원 노드에 접속되는 경우에는, 이 인버터의 출력 신호가 L 레벨이 되어서, 이 리크 차단용 M0S 트랜지스터가 오프 상태가 되어, 본딩 패드 PD와 접지 노드 사이의 리크 전류 경로를 차단할 수 있다.

이 도 8에 도시하는 바와 같이, 본딩 패드의 전위를 본딩 와이어를 이용하여 선택적으로 설정함으로써, 복수 형식의 입력 버퍼가 마련되어 있는 경우에 있어서도, 소망하는 형식의 입력 버퍼를 활성화시킬 수 있다.

또, 이 도 8에 나타내는 본딩 패드의 전위 설정에 의해, 사용되는 입력 버퍼를 설정하는 구성은 단순한 일예 이며, 다른 구성을 이용할 수 있다. 예를 들면, 본딩 패드 PD를 접지 전원에 본딩 와이어를 거쳐서 접속하는 구성을 이용할 수 있다.

본딩 패드 PD1 및 PD2을 이용하는 경우, 링크 소자의 프로그래밍을 위한 레이저 블로우(blow) 공정이 불필요해져, 패키지 실장 시에 있어서, 단지 본딩 와이어의 접속만을 설정하므로, 용이하게 신호 F1 및 F2를 생성하여, 소망하는 형식의 입력 버퍼를 동작 가능 상태로 설정할 수 있다.

(실시예 3)

도 9는 본 발명의 실시예 3에 따르는 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 9에 있어서, 입력 버퍼 그룹(3)은, 외부로부터의 제어 신호(커맨드) EXCMD와 프로그램 회로(2)로부터의 상태 제어 신호 그룹 ENG를 수신하는 컨트롤 버퍼 회로(20)와, 외부 어드레스 신호 EXADD를 수신하는 어드레스 버퍼 회로(22)를 포함한다. 이 어드레스 버퍼 회로(22)에 대해서도, 프로그램 회로(2)로부터의 상태 제어 신호 그룹 ENG가 인가된다.

이 반도체 기억 장치는, 또한, 외부에서의 클럭 인에이블 신호 EXCKE가 활성 상태일 때, 외부 클럭 신호 EXCLK에 따라서 내부 클럭 신호 INCLK를 생성하는 내부 클럭 발생 회로(30)를 포함한다. 이 외부 클럭 인에이블 신호 EXCKE가 비 활성 상태일 때에는, 내부 클럭 발생 회로(30)는, 내부 클럭 INCLK의 발생 동작을 정지하여, 내부 회로(4)의 동작을 정지시킨다.

내부 회로(4)는, 내부 클럭 신호 INCLK에 동기하여 컨트롤 버퍼(20) 및 어드레스 버퍼(22)로부터의 내부 신호를 취입하고, 취입된 신호에 따라서 내부 제어 신호를 생성하는 제어 회로(24)와, 제어 회로(24)의 제어 하에서 동작하는 메모리 회로(26)와, 이 반도체 기억 장치의 동작 조건을 지정하는 데이터(신호)를 저장하는 모드 레지스터(28)를 포함한다.

제어 회로(24)는, 컨트롤 버퍼 회로(20)로부터의 제어 신호와 어드레스 버퍼 회로(22)로부터의 특정한 어드레스 신호 비트가 특정한 논리 상태의 조합에 있어(예를 들면, 내부 클럭 신호 INCLK가 상승될 때에 있어서), 모드 레지스터 세트 모드를 지정하고 있을 때에는, 이 모드 레지스트(28)에 대하여, 어드레스 버퍼 회로(22)로부터의 어드레스 신호 중 특정한 어드레스 신호 비트 또는 특정한 입력데이터 비트를 저장한다.

본 실시예 3에 있어서는, 칩 셀렉트 신호 CS가 비활성 상태일 때에, 컨트롤 버퍼 회로(20), 및 어드레스 버퍼 회로(22)를 비활성화 하는 CS 컷트 모드 지시 신호 CSCUT의 상태를 지정하는 신호를 모드 레지스터(28)에 저장한다. 칩 셀렉트 신호 CS가 H 레벨의 활성 상태일 때에, 이 반도체 기억 장치가 선택 상태에 있어, 외부에서의 신호가 유효라고 판단되면 외부 신호를 취입한다. 이 칩 셀렉트 신호 CS가 L 레벨의 비활성 상태일 때에는, 이 반도체 기억 장치는 비선택 상태이며, 외부에서의 신호는 모두 무시되어, 새로운 내부 동작은 실행되지 않는다.

이 칩 셀렉트 신호 CS는, 외부 커맨드 EXCMD에 포함되어 있고, 상보의 칩 셀렉트 신호 ZCS가 L 레벨의 활성 상태일 때에, 이 반도체 기억 장치가 선택된 것으로 지정되어, 제어 회로(24)는 이 칩 셀렉트 신호 ZCS가 L 레벨일 때에, 유효한 커맨드/어드레스 신호가 인가되었다고 판정하여, 각종 동작을 실행한다.

메모리 회로(26)는, 행렬 형상으로 배치되는 복수의 메모리 셀, 및 메모리 셀 선택 회로를 포함하고, 또한 제어 회로(24)는, 컨트롤 버퍼 회로(20)로부터 인가되는 내부 신호를 내부 클럭 신호 INCLK에 동기하여 취입하는 래치 회로 및 래치한 내부 제어 신호에 따라서 지정된 동작을 판정하고, 그 판정 결과에 따라서 어드레스 버퍼 회로(22)가 출력하는 내부 어드레스 신호를 래치하는 어드레스 래치를 포함한다.

도 10은 도 9에 나타내는 모드 레지스터(28)에 대한 CS 컷트 모드 지시 신호를 설정하는 동작 시퀀스를 나타내는 타이밍도이다. 도 10에 도시하는 바와 같이외부 클럭 신호 EXCLK에 동기하여, 외부 커맨드 EXCMD 및 외부 어드레스 신호 EXADD를 소정의 상태로 설정한다. 이 외부 커맨드 EXCMD는, 칩 셀렉트 신호 ZCS와 다른 제어 신호 CTL을 포함한다. 칩 셀렉트 신호 ZCS가 L 레벨일 때에, 유효한 커맨드가 인가되었다고 지정되어서, 이 제어 신호 CTL이 소정의 논리 상태로 설정되고, 또 외부 어드레스 신호 EXADD의 소정의 비트 KEY가 소정의 상태로 설정되면, 모드 레지스터세트 커맨드가 인가된다. 어드레스 신호 EXADD의 특정한 비트(KEY)에 의해 설정해야 할 동작 내용이 결정된다(모드 레지스터의 레지스터 회로가 지정된다).

이 모드 레지스터 세트 커맨드 MRS가 인가되고 또한 모드 레지스터(28)에 대하여 CS 컷트 모드 지시 신호를 저장하는 모드가 지정되면, 모드 레지스터(28)에는, 소정의 외부 어드레스 신호 비트 또는 특정한 데이터 입력 노드의 신호(데이터)에 따라서, CS 컷트 모드 지시 신호 CSCUT가 L 레벨 또는 H 레벨로 설정된다. 도 10에 있어서는, CS 컷트 모드가 지정되어, CS 컷트 모드 지시 신호 CSCUT가 H 레벨로 설정되어, 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)에 있어서, 칩 셀렉트 신호 ZCS가 H 레벨일 때에는, 비동작 상태로 되어 전류 경로가 차단되는 상태가 도시된다.

따라서, 이 칩 셀렉트 신호 ZCS가 H 레벨일 때에는, 이 반도체 기억 장치는 비선택 상태이며, 액세스는 요구되고 있지 않다. 따라서, 이 상태에 있어서, 입력 버퍼 그룹(3)에서 전류 경로를 차단함으로써, 소비 전류를 저감한다.

도 11은 도 9에 나타내는 내부 회로(4)의 CS 컷트 모드 지시 신호의 발생에관련되는 부분의 구성을 개략적으로 도시한 도면이다. 도 11에 있어서, 제어 회로(24)는, 내부 클럭 신호 INCLK에 동기하여, 도 9에 나타내는 컨트롤 버퍼 회로(20)로부터의 내부 커맨드 INCMD와 어드레스 버퍼 회로(22)로부터의 내부 어드레스 키 INKEY를 디코딩하는 커맨드 디코더(24a)를 포함한다. 커맨드 디코더(24a)는, 내부 커맨드 INCMD 및 내부 어드레스 키 INKEY가, 소정의 논리 상태에 내부 클럭 신호 INCLK의 상승으로 설정되어 있는 경우에는, 모드 레지스터 세트 모드중의 CS 컷트 모드 지정 동작이 지정되었다고 판정하여, 이 모드 레지스터 세트 모드 지시 신호 MRSS를 활성화한다.

모드 레지스터(28)는, 이 커맨드 디코더(24a)에서의 모드 레지스터 세트 모드 지시 신호 MRSS에 따라서 소정의 어드레스 신호 비트 INADk를 저장하여 CS 컷트 모드 지시 신호 CSCUT를 생성하는 레지스터 회로(28a)를 포함한다. 따라서, 모드 레지스터 세트 모드가 지정되었을 때에, 특정한 어드레스 신호 비트는 CS 컷트 모드 지시 신호로서 레지스터 회로(28a)에 저장한다.

내부 커맨드 INCMD 및 내부 어드레스 키 INKEY에 따라서, 다른 컬럼 레이턴시(column latency) 또는 버스트 길이를 지정하는 데이터가 동시에 취입되더라도 좋다. 여기서, 컬럼 레이턴시는, 데이터 판독을 지시하는 리드 커맨드가 인가되고 나서 유효 데이터가 외부에 출력될 때까지 필요로 되는 클럭 사이클수이다. 버스트길이는, 하나의 액세스 커맨드가 인가되었을 때에 연속적으로 액세스되는 데이터의 수를 나타낸다.

또한, 이 CS 컷트 모드 지시 신호는, 모드 레지스터 세트 커맨드에 있어서특정한 내부 어드레스 키 INKEY에 따라서, 전용으로 지정되더라도 좋다. 이것은 내부 어드레스 키 INKEY의 조합을, 다른 컬럼 레이턴시 또는 버스트 길이 데이터 등을 지정하는 모드와 별도의 조합으로 지정하여 실현된다.

도 12는 도 11에 나타내는 레지스터 회로의 구성의 일례를 도시한 도면이다. 도 12에 있어서, 레지스터 회로(28a)는, 모드 레지스터 세트 모드 지시 신호 MRSS와 상보의 모드 레지스터 세트 모드 지시 신호 ZMRSS에 따라서 특정한 내부 어드레스 신호 비트 INADk를 반전하는 3상 인버터 버퍼(30)와, 리세트 신호 RST와 3상 인버터 버퍼(30)의 출력 신호를 수신하여 CS 컷트 모드 지시 신호 CSCUT를 생성하는 NOR 회로(31)와, NOR 회로(31)이 출력하는 CS 컷트 모드 지시 신호 CSCUT를 반전하여 3상 인버터 버퍼(30)의 출력으로 전달하는 인버터(32)를 포함한다.

리세트 신호 RST는, 시스템 리세트 시 또는 전원 투입 시에 활성화되는 신호이다. 따라서, 이 CS 컷트 모드 지시 신호 CSCUT는, 리세트 시에는 L 레벨로 설정된다. CS 컷트 모드 지시 신호 CSCUT는, L 레벨일 때에는 비활성 상태로 되어, 칩 셀렉트 신호 ZCS가 비활성 상태이더라도, 입력 버퍼는 외부 신호에 따라서 내부 신호를 생성한다. 따라서, 디폴트(default) 상태에 있어서는, CS 컷트 모드는 비활성 상태로 설정된다.

내부 어드레스 신호 비트 INADk가 모드 레지스터 세트 모드 시에 있어서 H 레벨로 설정되면, CS 컷트 모드 지시 신호 CSCUT가 H 레벨이 되어, 칩 셀렉트 신호 ZCS가 H 레벨일 때에는, 버퍼 회로(20, 22)에서 전류 경로가 차단된다. 단, 이 경우, 외부의 칩 셀렉트 신호 EXZCS를 수신하는 CS 버퍼는 상시 동작하고, 이 CS 컷트 모드 지시 신호 CSCUT는 인가되지 않는다.

또, 이 레지스터 회로에 대하여는, 특정한 데이터 입력 노드의 신호가 인가되더라도 좋다.

도 13은 이 도 9에 나타내는 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)의 구체적 구성의 일례를 도시하는 도면이다. 도 13에 있어서, 컨트롤 버퍼 회로(20)는, 외부 칩 셀렉트 신호 EXZCS를 수신하여 내부 칩 셀렉트 신호 INCS를 생성하는 CS 버퍼(35)와, 내부 칩 셀렉트 신호 INCS와 상태 제어 신호 ENi와 CS 컷트 모드 지시 신호 CSCUT를 수신하는 로직 게이트(37)와, 로직 게이트(37)의 출력 신호에 따라서 선택적으로 동작 상태로 설정되어, 동작 시에 외부 신호 EXS에 따라서 내부 신호 INS를 생성하는 버퍼 회로(40)를 포함한다.

CS 버퍼(35)는, 복수 형식의 입력 버퍼를 포함하며, 이들의 복수의 입력 버퍼 중 하나가 상태 제어 신호 그룹 ENG에 의해 동작 가능 상태로 설정된다.

버퍼 회로(40)은 복수 형식의 입력 버퍼 중 하나의 형식의 입력 버퍼 회로를 포함한다.

로직 게이트(37)는, 전류 경로를 차단하는 부분의 구성에 따라 그 구성이 다르다. 하나의 형식의 입력 버퍼를 지정하는 상태 제어 신호 ENi 및 CS 컷트 모드 지시 신호 CSCUT가 함께 H 레벨의 활성 상태일 때에는, 이 로직 게이트(37)는, 내부 칩 셀렉트 신호 INCS가 L 레벨의 비선택 상태일 때에는 버퍼 회로(40)의 전류 경로를 차단하여, 내부 신호 IN의 생성 동작을 정지시킨다. 상태 제어 신호 ENi가 비활성 상태일 때에는, 로직 게이트(37)는, 내부 칩 셀렉트 신호 INCS 및 CS 컷트모드 지시 신호 CSCUT의 상태에 관계없이, 버퍼 회로(40)를 비동작 상태로 설정한다(동작 전류 경로를 차단한다).

CS 버퍼(35)는, 이 CS 컷트 모드의 기준 신호를 생성하는 회로이며, 상태 제어 신호 그룹 ENG에 의해 지정되는 형식의 입력 버퍼가 동작 가능 상태로 설정되어, 외부 칩 셀렉트 신호 EXZCS에 따라서 내부 칩 셀렉트 신호 INCS를 생성한다.

버퍼 회로(40)가 생성하는 내부 신호 INS는, 어드레스 신호 비트, 입력 데이터 비트, 또는 칩 셀렉트 신호 INCS를 제외한 컨트롤 신호 중 어느 하나이다.

또한, 내부 클럭 발생 회로(30)에 있어서는, 단지, 상태 제어 신호 그룹 ENG에 따라서, 선택적으로 입력 버퍼가 동작 상태로 설정되며, 칩 셀렉트 신호에 의한 제어는 실행되지 않는다. 칩 셀렉트 신호 CS가 어느 때 활성화되는지 및 비활성화되는지를 클럭 신호의 에지에서 판단할 필요가 있어, 칩 셀렉트 신호 CS와 독립으로 동작해야 하기 때문이다. 내부 클럭 발생 회로(30)는, 내부 클럭 신호의 발생 동작이 외부에서의 클럭 인에이블 신호 EXCKE에 의해 제어된다.

도 14는 도 13에 나타내는 버퍼 회로(40) 및 로직 게이트(37)의 구성의 일례를 도시한 도면이다. 도 14에 있어서, 버퍼 회로(40)는, 외부 핀 단자(신호 입력 노드)에 결합되어, 동작시 외부 신호 EXS를 수신하여 내부 신호 INA를 생성하는 입력 버퍼(40a)와, 이 입력 버퍼(40a)가 출력하는 내부 신호 INA를 버퍼 처리하여 내부 신호 INS를 생성하는 차단(次段) 버퍼(40b)를 포함한다. 이 입력 버퍼(40a)는, 외부 핀 단자(신호 입력 노드)에 결합되어 있고, 외부 신호 EXS에 따라서, 동작시, 고속으로 내부 신호 INSA를 생성한다. 따라서, 이 입력 버퍼(40a)의 전류 구동 능력이, 차단 버퍼(40b)보다도 큰 경우에는, 이 초단의 입력 버퍼(40a)의 경로를 로직 게이트(37)의 출력 신호에 따라서 차단함으로써, 소비 전류를 저감한다.

로직 게이트(37)는, NAND/AND 복합 게이트로 구성되어, 등가적으로, 내부 칩 셀렉트 신호 INCS와 CS 컷트 모드 지시 신호 CSCUT를 수신하는 NAND 게이트(37a)와, 이 NAND 게이트(37a)의 출력 신호와 상태 제어 신호 ENi를 수신하는 AND 게이트(37b)를 포함한다. 이 로직 게이트(37)의 출력 신호가, 앞의 도 3로부터 도 5에서 나타낸 상태 제어 신호 ENi로 대체되어 인가된다. 이에 따라서, 입력 회로의 초단 버퍼의 전류 경로를 차단하여, 소비 전류를 저감한다.

이 도 14에 도시하는 바와 같이 초단의 입력 버퍼(40a)의 전류 경로를 CS 컷트 모드 시, 내부 칩 셀렉트 신호 INS의 비활성시에 차단함으로써, 액세스하지 않을 때의 소비 전류를 저감한다.

CS 컷트 모드가 설정되어 있지 않은 경우에는, CS 컷트 모드 지시 신호 CSCUT가 L 레벨이며, NAND 게이트(37a)의 출력 신호가 H 레벨이 된다. 따라서, 로직 게이트(37)의 출력 신호는, 상태 제어 신호 ENi에 따라서 설정된다. 상태 제어 신호 ENi가 활성 상태일 때에는, 입력 버퍼(40a)가 상시 동작한다. 한편, 상태 제어 신호 ENi가 비활성 상태일 때에는, 입력 버퍼(40a)가 동작 전류 경로를 차단하여, 상시 비활성 상태를 유지한다.

또, 이 도 14에 나타내는 입력 버퍼(40a)가, 도 5에 도시된 바와 같은 NOR 형 입력 버퍼인 경우, 전류원의 PM0S 트랜지스터가 오프 상태가 되어, 동작 전류 경로가 차단되고, 한편 그 출력 노드는 방전용 N 채널 MOS 트랜지스터에 의해 L 레벨로 고정된다. 따라서, 이 NOR 형 버퍼의 구성에 있어서도, 전원 노드로부터 접지 노드로 동작 전류가 흐르는 전류 경로는 차단되어 있다.

(변경예)

도 15는 도 13에 나타내는 로직 게이트(37) 및 버퍼 회로(40)의 변경예를 나타내는 도이다. 도 15에 있어서, 버퍼 회로(40)는, 상태 제어 신호 ENi에 따라서 선택적으로 동작 가능 상태로 설정되어, 동작 가능 시 외부 신호 EXS에 따라서 내부 신호 INA를 생성하는 입력 버퍼(40a)와, 이 입력 버퍼(40a)가 출력하는 내부 신호 INA를 버퍼 처리하여 내부 신호 INS를 생성하는 차단 버퍼(40c)를 포함한다. 이 차단 버퍼(40c)는, 또한 내부 타이밍을 조정하기 위한 지연 기능을 갖고 있더라도 좋다.

로직 게이트(37)는, 내부 칩 셀렉트 신호 INZCS와 CS 컷트 모드 지시 신호 CSCUT를 수신하여 그 출력 신호를 차단 버퍼(40c)에 인가하는 NAND 게이트(37c)를 포함한다.

로직 게이트(37)는, 상태 제어 신호 ENi를 논리 처리를 하지 않고서 입력 버퍼(40a)에 인가하고, 또한 내부 칩 셀렉트 신호 INZCS와 CS 컷트 모드 지시 신호 CSCUT를 논리 처리하여 그 처리 결과를 차단 버퍼(40c)에 인가한다. 입력 버퍼(40a)는 도 3 내지 도 5 중 어느 하나의 구성을 갖는다.

한편, 차단 버퍼(40c)는, 인터페이스 정합을 실행할 필요가 없이, 입력 버퍼(40a)에서 인가된 내부 신호 INA를 버퍼 처리하고, 또한, 소정의 지연 시간을내부 신호의 타이밍 조정을 위해서, 내부 신호 INA에 대하여 부여한다. 이 차단 버퍼(40c)는, 통상, CMOS 인버터의 구성을 갖고, NAND 회로(37c)의 출력 신호가 L 레벨일 때에, 그 전류 경로가 차단된다. 따라서, 이 차단 버퍼(40c)는, 도 3에 나타내는 구성과 같은 구성을 갖고, 상태 제어 신호 ENi 대신에, NAND 회로(37c)의 출력 신호를 수신한다.

CS 컷트 모드 지시 신호 CSCUT가 L 레벨일 때에는, NAND 회로(37c)의 출력 신호는 H 레벨이 되고, 차단 버퍼(40c)는, 내부 칩 셀렉트 신호 INZCS의 상태에 관계없이, 내부 신호 INA에 따라서 내부 신호 INS를 생성한다.

한편, CS 컷트 모드 지시 신호 CSCUT가 H 레벨일 때에는, NAND 회로(37c)는 인버터로서 동작하여, 내부 칩 셀렉트 신호 INZCS가 H 레벨로 되면, 이 NAND 회로(37c)는 L 레벨의 신호를 출력하여, 차단 버퍼(40c)의 전류 경로를 차단한다.

또, 이 차단 버퍼(40c)의 구성에 대하여, 그 동작 전류 경로가 차단되면 되고, 그 전원 노드와 접지 노드 사이에 전류 차단용 트랜지스터를 배치하여, 이 NAND 회로(37c)의 출력 신호에 따라서 동작 전류 경로를 차단한다.

이 대신에, 차단 버퍼(40c)의 구성으로서는, NAND 회로(37c)의 출력 신호가 L 레벨로 되면, 그 동작 전류 경로가 차단되고 또한 내부 신호 INS를 소정의 전압 레벨(전원 전압 레벨 또는 접지 전압 레벨)로 설정하는 구성이 이용되더라도 좋다. 단지, 이 차단 버퍼(40c)에서 동작 전류 경로를 차단함과 동시에, 그 내부 신호 INS를 H 레벨 또는 L 레벨로 설정하는 리세트용 트랜지스터가 마련되면 된다.

차단 버퍼(40c)가, 고속으로 큰 부하의 신호선을 구동하는 것이 요구되는 경우, 그 전류 구동력은 크게된다. 따라서, 이러한 차단 버퍼(40c)의 동작 전류 경로를 스탠바이 시에 차단함으로써, 스탠바이 시의 소비 전류를 더욱 저감할 수 있다.

(변경예 2)

도 16은 본 발명의 실시예 3의 변경예의 입력 버퍼 회로의 구성을 개략적으로 도시하는 도면이다. 도 16에 있어서, CS 버퍼(45) 및 버퍼 회로(50)는, 상태 제어 신호 EN이 인가되어 있지 않다. 즉, 이들 CS 버퍼(45) 및 버퍼 회로(50)는, 각각 그 구성이 미리 고정적으로 정해져 있다. 이 CS 버퍼(45)로부터의 내부 칩 셀렉트 신호 INZCS와 CS 컷트 모드 지시 신호 CSCUT가, 로직 게이트(47)에 인가된다. 로직 게이트(47)는, 이 내부 칩 셀렉트 신호 INZCS 및 CS 컷트 모드 지시 신호 CSCUT에 따라서 버퍼 회로(50)의 동작 상태를 지정한다. 이 버퍼 회로(50)에 있어서는, 도 14 및 도 15에 도시하는 바와 같이 초단의 입력 버퍼 또는 차단 버퍼회로는, 이 로직 게이트(47)의 출력 신호에 따라서 선택적으로, 내부 칩 셀렉트 신호 INZCS가 비활성 상태의 H 레벨일 때에 동작 전류 경로가 차단된다. 이 로직 게이트(47)는, 도 1 5에 도시된 NAND 회로(37c)와 같은 구성을 갖는다.

따라서, 이러한, 복수 형식의 입력 버퍼가 마련되지 않고, 미리 입력 버퍼의 형식이 고정적으로 결정되어 있는 구성에 대하여도, CS 컷트 모드 지시 신호 CSCUT를, 모드 레지스터의 레지스터 회로에 설정함으로써, 예를 들면 휴대 기기 등의 저소비 전류 용도에 대하여 대기 시간 등의 저소비 전류가 요구되는 동작 모드 시에소비 전류를 저감할 수 있다.

이 모드 레지스터에 있어서 CS 컷트 모드의 사용/비사용을 설정하는 구성으로 함으로써, CS 컷트 모드를 갖추는 반도체 기억 장치와, CS 컷트 모드를 갖지 않는 반도체 기억 장치를 동일한 내부 구성으로 실현할 수 있어, 적용 용도에 따라서, 반도체 장치를 별도로 만들 필요가 없고, 동일한 칩 구성으로, 복수 종류의 용도에 대응할 수 있다.

이상과 같이, 본 발명의 실시예 3에 따르면, 모드 레지스터를 이용하여 CS 컷트 모드를 선택적으로 설정하도록 구성하고 있어, 저소비 전류 용도 및 통상 소비 전류 용도 중 어디에도 대응할 수 있는 반도체 기억 장치를 동일한 칩 구성으로 실현할 수 있다. 또한, CS 컷트 모드를 사용하는 경우, 비선택 상태 시의 소비 전류를 저감할 수 있다.

(실시예 4)

도 17은 본 발명의 실시예 4에 따르는 반도체 기억 장치의 내부 클럭 발생 회로(30)의 구성을 도시한 도면이다. 도 17에 있어서, 내부 클럭 발생 회로(30)는, 외부 클럭 인에이블 신호 EXCKE를 수신하여, 클럭 제어 신호 CLKE와 저 전력 모드 지시 신호 SRFPWD에 따라서 내부 클럭 인에이블 신호 INCKE를 생성하는 CKE 버퍼(60)와, 외부 클럭 신호 EXCLK를 수신하여 내부 버퍼 클럭 신호 CLKF를 생성하는 CLK 버퍼(64)와, 저 전력 모드 시, 내부 클럭 인에이블 신호 INCKE와 저 전력 모드 지시 신호 SRFPWD에 따라서 CLK 버퍼(64)를 선택적으로 비활성화하는 CKE 리세트 회로(62)를 포함한다.

저 전력 모드 지시 신호 SRFPWD는, 셀프 리프레쉬 모드 지시 신호 SRF 및 파워 다운 모드 지시 신호 PWD의 한쪽이 활성화되면 래치 회로(71)가 세트되어 활성화된다. 이 래치 회로(71)가 출력하는 저 전력 모드 지시 신호 SRFPWD가, CKE 버퍼(60)에 인가된다. CKE 리세트 회로(62)에는, 인버터(61)를 거쳐서 상보의 저 전력 모드 지시 신호 SRFPWD가 인가된다. 이 래치 회로(71)는 외부 클럭 인에이블 신호 EXTCKE가 상승하면 비활성화된다. 즉, 래치 회로(71)가 출력하는 저 전력 모드 지시 신호 SRFPWD는, 입력단의 버퍼 회로를 제어하기 위해서 이용된다. 내부 회로는, 별도의 저 전력 모드 해제 지시 신호가 인가되었을 때에, 저 전력 모드 동작을 완료한다. 이 CKE 리세트 회로(62)로부터의 클럭 활성화 신호 ENCLK에 따라서 CLK 버퍼(64)의 클럭 발생 동작이 제어된다.

CLK 버퍼(64)는, 원샷 펄스 발생 회로이며, 외부 클럭 신호 EXCLK에 응답하여 원샷의 펄스 신호를 버퍼 클럭 신호 CKLF로서 생성한다. 내부에서 원샷의 펄스 신호를 생성함으로써, 외부 클럭 신호 EXCLK의 펄스폭 변동의 영향을 받지 않고 일정한 펄스폭의 내부 클럭 신호를 생성하여 내부 동작 타이밍을 안정화시킨다.

CKE 버퍼(60)는, 클럭 제어 신호에 따라서 외부 클럭 인에이블 신호 EXCKE를 전송하여 내부 클럭 인에이블 신호 INCKE를 생성한다. 즉, 이 CKE 버퍼(60)는, 전송 게이트를 갖고, 클럭 제어 신호 CLKE의 상승에 동기하여 외부 클럭 인에이블 신호 EXCKE를 취입, 클럭 제어 신호 CLKE의 상승에 동기하여 취입된 외부 클럭 인에이블 신호 EXCKE를 내부 클럭 인에이블 신호 INCKE로서 출력한다.

CKE 리세트 회로(62)는, 클럭 활성화 신호 ENCLK의 비활성화 시, 외부 클럭 인에이블 신호 EXCKE 및 외부 클럭 신호 EXCLK에 따라서, 클럭 활성화 신호 ENCLK를 비활성 상태로부터 활성 상태로 구동한다(저 전력 모드 시).

내부 클럭 발생 회로(30)는, 또한, CLK 버퍼(64)로부터의 버퍼 클럭 신호 CLKF와 저 전력 모드 지시 신호 SRFPWD를 수신하여 클럭 제어 신호 CLKE를 생성하는 게이트 회로(66)와, 버퍼 클럭 신호 CLKF와 내부 클럭 인에이블 신호 INCKE를 수신하여, 내부 클럭 신호 INCLK를 생성하는 게이트 회로(68)를 포함한다. 게이트 회로(66)는, 저 전력 모드 지시 신호 SRFPWD가 H 레벨의 활성 상태일 때에는, 클럭 제어 신호 CLKE를 상시 L 레벨로 고정한다. 한편, 저 전력 모드 지시 신호 SRFPWD가 L 레벨일 때에는, 이 게이트 회로(66)는, CLK 버퍼(64)로부터의 버퍼 클럭 신호 CLKF에 따라서, 클럭 제어 신호 CLKE를 생성한다. 따라서, 저 전력 모드 시에 있어서는, 클럭 제어 신호 CLKE가 비활성 상태로 있어서, CKE 버퍼(60)의 전송 동작이 정지되며, 이 CKE 버퍼(60)는 래치 상태가 된다. 저 전력 모드 시에 있어서의 CKE 버퍼(60)의 동작을 정지시켜 소비 전력을 저감한다. 후에 설명하는 바와 같이, 저 전력 모드 시에 있어서는, 외부 클럭 인에이블 신호 EXCKE에 따라서 내부 클럭 인에이블 신호 INCKE가 L 레벨로 고정된다.

게이트 회로(68)는, AND 회로이며, 내부 클럭 인에이블 신호 INCKE가 H 레벨일 때에는, 버퍼 클럭 신호 CLKF에 따라서 내부 클럭 신호 INCLK를 생성하고, 또한, 내부 클럭 인에이블 신호 INCKE가 L 레벨인 경우에는, 내부 클럭 신호 INCLK를 L 레벨로 고정한다.

도 9에 나타내는 제어 회로(24)는, 컨트롤 버퍼 회로(20)로부터의 내부 컨트롤 신호를 내부 클럭 신호 INCLK에 동기하여 래치하는 래치 회로(70)와, 이 래치 회로(70)를 거쳐서 인가되는 내부 컨트롤 신호를 내부 클럭 신호 INCLK에 따라서 디코딩하는 커맨드 디코더(72)와, 커맨드 디코더(72)로부터의 셀프 리프레쉬 모드 지시 신호 SRF와 파워 다운 모드 지시 신호 PWD에 따라서 저 전력 모드 활성화 신호를 생성하는 OR 회로(74)를 포함한다. OR 회로(74)의 출력 신호는 상술 한 바와 같이 입력 버퍼 회로의 동작을 제어하기 위해서 이용된다.

커맨드 디코더(72)는, 내부 클럭 인에이블 신호 INCKE가 활성 상태일 때에, 내부 클럭 신호 INCLK에 따라서 디코딩 동작을 행하고, 한편, 이 내부 클럭 인에이블 신호 INCKE가 비활성화 시, 디코딩 동작이 금지된다. 이 경우, 커맨드 디코더(72)의 입력단의 회로가 비활성 상태로 되어, 그 전류 경로가 차단되는 구성이 이용되더라도 좋다.

셀프 리프레쉬 모드 지시 신호 SRF는, 내부에서 데이터의 유지만을 실행하는 모드가 지정되었을 때에 활성화되어, 이 셀프 리프레쉬 모드 지시 신호 SRF가 활성화되면, 도시하지 않은 리프레쉬 제어 회로의 제어 하에서 소정 주기로 내부의 메모리 셀의 기억 데이터가 리프레쉬된다.

파워 다운 모드 지시 신호 PWD는, 이 반도체 기억 장치를 저 전력 소비 모드로 설정하는 동작 모드이며, 소정의 내부 회로에 대한 전원 전압의 공급이 정지된다. 이 파워 다운 모드 시에 있어서는, 리프레쉬 동작은 행해지지 않는다.

파워 다운 모드 지시 신호 PWD는, 스탠바이 상태가 장기간에 걸칠 때에 설정되어 전력 소비를 저감한다. 또한, 셀프 리프레쉬 모드 지시 신호 SRF는, 이 반도체 기억 장치로의 액세스가 비교적 장기간에 걸쳐 실행되지 않는 슬리브 모드 시등에서 활성화된다. 이들 셀프 리프레쉬 모드 지시 신호 SRF 및 파워 다운 모드 지시 신호 PWD 중 어느 하나가 활성화되면, 래치 회로(71)가 OR 회로(74)의 출력 신호에 응답하여 세트되어, 저 전력 모드 지시 신호 SRFPWD가 활성화된다.

셀프 리프레쉬 제어 회로 및 내부 전원 제어 회로의 구성은 도 17에서는 도시되어 있지 않지만, 셀프 리프레쉬 모드 지시 신호 SRF 및 파워 다운 모드 지시 신호 PWD가, 각각 셀프 리프레쉬 제어 회로 및 내부 전원 제어 회로에 인가된다. 파워 다운 모드 시에, 이들의 커맨드 디코더 및 클럭 입력 버퍼 등의 회로에 대해서는 전원 전압이 공급된다. 항상, 외부에서의 동작 모드 지시 신호를 모니터링해야 하기 때문이다. 단, 이하에 상세히 설명하는 바와 같이, 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)에는 이 저 전력 모드 시에 전원 제어가 행하여져 전원 전압의 공급이 차단된다.

컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)는, 앞의 도 9에 도시된 회로와 같은 구성을 갖고 있고, 상태 제어 신호 그룹 ENG, CS 컷트 모드 지시 신호 CSCUT 및 내부 칩 셀렉트 신호 INZCS에 따라서 그 동작 전류 경로가 차단된다.

또, 도 17에서는 명확히 도시되어 있지 않지만, CLK 버퍼(64)에 있어서도 복수 형식의 클럭 입력 버퍼가 배치되어, 1개의 클럭 버퍼가 상태 제어 신호 그룹 ENG에 따라서 동작 가능 상태로 된다. 이 클럭 버퍼의 전류원 제어를 위해서는, 클럭 활성화 신호 ENCLK와 상태 제어 신호 ENi의 논리 연산 결과(AND)가 이용된다.

본 실시예 4에서는, 또한, 내부 클럭 인에이블 신호 INCKE가 비활성 상태일 때에는, 이들 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)의 동작 전류 경로가 차단된다. 내부 클럭 인에이블 신호 INCKE와 상태 제어 신호 ENi의 논리곱을 취한 신호가, 앞의 도 14 및 도 15에 도시된 버퍼 회로의 구성에서, 상태 제어 신호 ENi로 대체되어 인가된다. 내부 클럭 인에이블 신호 INCKE의 활성 상태일 때에, 입력 버퍼 회로의 동작 전류 경로를 차단하는 구성은, 또한, 내부 칩 인에이블 신호 INZCS를 생성하는 CS 버퍼에서 마련되더라도 좋다.

내부 클럭 인에이블 신호 INCKE가, 저 전력 모드 지시 신호 SRFPWD의 활성화 시, 비활성화되어, 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)의 동작 전류 경로를 차단함으로써, 이 저 전력 소비 모드 시에 있어서의 소비 전류를 보다 저감할 수 있다. 또한, 내부 클럭 인에이블 신호 INCKE의 비활성화 시, CKE 리세트 회로(62)에 의해, CLK 버퍼(64)의 내부 회로의 동작 전류 경로를 클럭 활성화 신호 ENCLK에 따라서 비활성화함으로써, 비교적 큰 구동력으로 회로의 각부에 내부 클럭 신호를 전달하는 CLK 버퍼(64)의 소비 전류를 저감할 수 있어, 보다 소비 전류를 저감할 수 있다. 특히, CLK 버퍼(64)는, 고속의 클럭 신호에 따라서 급준하는 파형을 갖는 버퍼 클럭 신호 CLKF를 생성하는 것이 요구되기 때문에, 그 구동 전류가 비교적 크고, 저 전력 모드 시에 있어서 이 CLK 버퍼(64)를 비활성화하여 동작 전류 경로를 차단함으로써 소비 전류를 저감할 수 있다.

도 18은 도 17에 나타내는 CKE 버퍼(60)의 동작을 개략적으로 나타내는 타이밍도이다. 이하, 도 18에 나타내는 타이밍도를 참조하여, 도 17에 나타내는 CKE버퍼(60)의 동작에 대하여 설명한다. 도 18에 있어서, CKE 버퍼(60)는, 게이트 회로(66)로부터의 클럭 제어 신호 CLKE에 따라서 외부 클럭 인에이블 신호 EXCKE를 전송한다. 외부 클럭 인에이블 신호 EXCKE가 L 레벨로 하강하면, 다음 클럭 사이클에서 내부 클럭 인에이블 신호 INCKE가 L 레벨로 하강한다.

여기서, CKE 버퍼(60)에 있어서는 초단의 래치/전송 게이트는 클럭 제어 신호 CLKE가 H 레벨로 되면 래치 상태가 되고, 출력단의 래치/전송 게이트는 클럭 제어 신호 CLKE가 L 레벨로 되면 래치한 신호를 출력한다. 예를 들면, CKE 버퍼(60)는 클럭 제어 신호 CLKE의 상승에 응답하여 비도통 상태가 되는 초단 전송 게이트 또는 클럭킹된(CLOCKED) 버퍼와, 이 초단 전송 게이트의 출력 신호를 래치하는 래치 회로와, 래치 회로의 래치 신호를 클럭 제어 신호 CLKE의 상승에 동기하여 전송하는 출력단 전송 게이트 또는 클럭킹된 버퍼로 구성된다.

따라서, 도 18에 도시하는 바와 같이 클럭 제어 신호 CLKE가 H 레벨일 때에 외부 클럭 인에이블 신호 EXCKE가 L 레벨로 하강해도, CKE 버퍼(60)는 래치 상태로 있어, 이 사이클에 있어서는 내부 클럭 인에이블 신호 INCKE가 H 레벨을 유지한다.

다음 사이클에 있어서도, 외부 클럭 인에이블 신호 EXCKE가 L 레벨이면, CKE 버퍼(60)는, 클럭 제어 신호 CLKE에 따라서, L 레벨의 외부 클럭 인에이블 신호 EXCKE를 전송하기 때문에, 내부 클럭 인에이블 신호 INCKE가, 클럭 제어 신호 CLKE의 하강에 동기하고 L 레벨로 하강한다.

외부 클럭 인에이블 신호 EXCKE가 클럭 제어 신호 EXCKE의 상승 전에 H 레벨로 설정되면, CKE 버퍼(60)가, 클럭 제어 신호 CLKE에 따라서 외부 클럭 인에이블신호 EXCKE를 전송하여 내부 클럭 인에이블 신호 INCKE를 생성한다. 따라서, 내부 클럭 인에이블 신호 INCKE는, 이 클럭 사이클에서 H 레벨로 상승한다.

외부 클럭 인에이블 신호 EXCKE는 외부 클럭 신호 EXCLK와 비동기인 신호이다. 클럭 제어 신호 CLKE는, 도 17에 도시하는 바와 같이 외부 클럭 신호에 동기하는 신호이다. 따라서, 셀프 리프레쉬 모드를 지정하는 경우에, 외부 클럭 인에이블 신호 EXCKE는 이전의 클럭 사이클에 있어서 H 레벨로부터 L 레벨로 하강되는 것이 요구된다. 따라서, 셀프 리프레쉬 커맨드(SRF 커맨드)의 인가 시에, 클럭 제어 신호 CLKE의 상승 시에는 외부 클럭 인에이블 신호 EXCKE가 L 레벨이며, 내부 클럭 인에이블 신호 INCKE가 이 클럭 사이클에서, 클럭 제어 신호 CLKE의 하강에 동기하여 L 레벨이 된다. 따라서, 셀프 리프레쉬 커맨드와 외부 클럭 인에이블 신호 EXCKE가, 셋업 시간 및 홀드 시간을 충분히 만족하여 인가된 경우에 있어서는, 내부 클럭 인에이블 신호 INCKE는, 셀프 리프레쉬 커맨드 인가 시의 클럭 사이클에서 L 레벨이 되어, 도 17에 나타내는 버퍼 회로(20, 22)가 비활성 상태가 된다. 셀프 리프레쉬 커맨드 인가 후의 커맨드의 접수는, 내부 클럭 인에이블 신호 INCKE가 H 레벨로 설정될 때까지 정지된다. 이 저전력 모드 완료 시의 내부 클럭 인에이블 신호 INCKE의 세팅은, 도 17에 도시하는 바와 같이 외부 클럭 인에이블 신호 EXCKE에 따라서 래치 회로(71)를 리세트하여 저 전력 모드 지시 신호 SRFPWD를 비활성화함으로써, 실행된다.

내부 클럭 인에이블 신호 INCKE가 활성화되면 버퍼 회로(20, 22)가 동작하여 외부에서의 신호를 취입하여 내부 신호를 생성한다. 따라서, 저전력 모드 완료지시 커맨드를 인가하여 내부 회로를 통상 상태로 복귀시킬 수 있다.

도 19a는, 외부 클럭 신호 EXCLK와 외부 클럭 인에이블 신호 EXCKE의 타이밍 관계를 보다 구체적으로 도시한 도면이다. 도 19a에 도시하는 바와 같이 클럭 제어 신호 CKLE는, 외부 클럭 신호 EXCLK에 동기하여 원샷의 펄스 신호로서 생성된다. 이 클럭 제어 신호 CLKE에 동기하여 내부 클럭 인에이블 신호 INCKE가 생성되어, 이 내부 클럭 인에이블 신호 INCKE와 외부 클럭 인에이블 신호 EXCKE와 외부 클럭 신호 EXCLK에 따라서 클럭 활성화 신호 ENCLK가, CKE 리세트 회로(62)로부터 생성된다.

통상 동작 모드 시에 있어서, 즉, 저전력 모드 지시 신호 SRFPWD가 L 레벨일 때에는, 외부 클럭 신호 EXCLK에 따라서 클럭 제어 신호가 CLKE 생성된다. 외부 클럭 인에이블 신호 EXCKE의 하강에 따라서 내부 클럭 인에이블 신호 INCKE가 L 레벨로 하강하면, 따라서 클럭 제어 신호 ENCLK가 L 레벨로 하강한다. 그러나, 다음 외부 클럭 신호 EXCLK의 상승 전에 외부 클럭 인에이블 신호 EXCKE를 H 레벨로 상승시키면, 이 외부 클럭 신호 EXCLK의 상승에 응답하여 클럭 활성화 신호 ENCLK가 H 레벨로 상승하여, 이 사이클에서는, 클럭 제어 신호 CLKE가 생성되어, 외부 신호를 취입할 수 있다.

따라서, 내부 클럭 인에이블 신호 INCKE가 L 레벨로 하강하더라도, 클럭 활성화 신호 ENCLK가 외부 클럭 신호 EXCLKE의 상승에 응답하여 H 레벨로 복귀하기 때문에, 외부 클럭 인에이블 신호 EXCKE가 1 클럭 사이클 L 레벨로 하강하더라도, CLK 버퍼 회로(64)가, 외부 클럭 신호를 취입하는 동작을 실행한다. 단, 내부 클럭 신호 INCLK는, 내부 클럭 인에이블 신호 INCKE가 H 레벨일 때에, 버퍼 클럭 인에이블 신호 CLKF에 따라서 생성되기 때문에, 이 내부 클럭 인에이블 신호 INCKE가 L 레벨로 되면, 그 사이클에 있어서는 내부 클럭 신호 INCLK는 생성되지 않는다.

외부 클럭 인에이블 신호 EXCKE가, 외부 클럭 신호 EXCLK가 H 레벨일 때에 L 레벨로 설정되면, 다음 사이클에 있어서 내부 클럭 신호 INCKE가 L 레벨로 하강한다. 그러나, 클럭 활성화 신호 ENCLK는, 내부 클럭 인에이블 신호 INCKE가 L 레벨이 되더라도, 그 때에는 외부 클럭 인에이블 신호 EXCKE가 H 레벨로 상승해 있어, H 레벨을 유지한다. 따라서, 외부 클럭 인에이블 신호 EXCKE를 1 클럭 사이클 기간 L 레벨로 설정한 경우, 클럭 제어 신호 CKLE는, 상시 외부 클럭 신호 EXCLK에 동기하여 생성된다.

단, 이 경우에 있어서도, 내부 클럭 인에이블 신호 INCKE가 L 레벨로 되면, 내부 클럭 신호 INCLK는 생성되지 않는다. 즉, 내부 클럭 인에이블 신호 INCKE가, 클럭 제어 신호 CLKE에 동기하여 외부 클럭 인에이블 신호 EXCKE에 따라서 생성되어 있고, 내부 클럭 인에이블 신호 INCKE가 L 레벨로 하강하면, 다음 클럭 사이클에 있어서는, 내부 클럭 신호 INCLK는 생성되지 않고, 내부 동작은 정지되어, 내부 회로는 이전 클럭 사이클의 상태를 유지한다.

상술 한 바와 같이, 외부 클럭 인에이블 신호 EXCKE의 외부 클럭 신호 EXCLK 또는 클럭 제어 신호 CLKE에 대한 셋업 시간/홀드 시간에 의해, 내부 클럭 인에이블 신호 INCKE가 비활성화되는 사이클이 다르다. 이 때문에, 셀프 리프레쉬 커맨드 인가 시에 있어서는, 이전 사이클에서, 외부 클럭 인에이블 신호 EXCKE를 H 레벨로부터 L 레벨에 하강하는 것이 요구된다. 따라서, 셀프 리프레쉬 커맨드 인가 시에 있어서는, 그 셀프 리프레쉬 커맨드 인가 사이클에서 클럭 제어 신호 CLKE의 하강에 응답하여, 내부 클럭 인에이블 신호 INCKE가 비활성화된다. 셀프 리프레쉬 커맨드의 인가 사이클에 있어서는, 내부 클럭 신호 INCLK는 생성되어 있고, 내부 회로는 이 셀프 리프레쉬 커맨드에 따라서 정확히 동작할 수 있다.

다음에, 도 19b를 참조하여, 외부 클럭 인에이블 신호 EXCKE에 따라서 클럭 제어 신호 CLKE의 발생을 정지시키는 동작에 대하여 설명한다. 우선, 외부 클럭 인에이블 신호 EXCKE를 외부 클럭 신호 EXCLK의 상승 전에 L 레벨로 하강한다. 클럭 제어 신호 CLKE의 하강에 응답하여 내부 클럭 인에이블 신호 INCKE가 L 레벨로 하강한다. 또한, 외부 클럭 인에이블 신호 EXCKE 및 내부 클럭 인에이블 신호 INCKE가 L 레벨이기 때문에, 클럭 활성화 신호 ENCLK가 L 레벨로 하강한다. 외부 클럭 인에이블 신호 EXCKE가 다음 사이클에서도 L 레벨로 유지되면 클럭 활성화 신호 ENCLK가 L 레벨을 유지하여, 클럭 제어 신호 CLKE의 발생이 정지되어, 다음 사이클에서 내부 클럭 인에이블 신호 INCKE가 L 레벨을 유지한다.

외부 클럭 신호 EXCLK의 상승 전에 외부 클럭 인에이블 신호 EXCKE를 H 레벨로 상승시키면, 외부 클럭 신호 EXCLK의 상승에 응답하여 클럭 활성화 신호 ENCLK가 H 레벨로 상승된다. 다음 클럭 사이클에서, 클럭 제어 신호 CLKE가 생성되어, 이 클럭 제어 신호 CLKE의 하강에 응답하여 내부 클럭 인에이블 신호 INCKE가 H 레벨로 상승한다.

따라서, 외부 클럭 인에이블 신호 EXCKE를 2 클럭 사이클 기간 L 레벨로 유지하면, 이 경우, 외부 클럭 인에이블 신호 EXCKE가 L 레벨로 하강하고 나서 2 클럭 사이클째에서 클럭 제어 신호 CLKE의 발생을 정지시킬 수 있다. 따라서, 2 클럭 사이클째에서 내부 클럭 신호 INCLK의 발생을 내부 클럭 인에이블 신호 INCKE에 따라서 정지시킬 수 있다.

다음에, 외부 클럭 인에이블 신호 EXCKE가, 외부 클럭 신호 EXCLK가 H 레벨일 때에 L 레벨로 하강하면, 그 사이클에서는, 클럭 제어 신호 CLKE가 발생된다. 또한, 내부 클럭 인에이블 신호 INCKE 및 클럭 활성화 신호 ENCLK는 함께 H 레벨로 있다.

다음 클럭 사이클에서, 외부 클럭 인에이블 신호 EXCKE를 L 레벨로 유지하면, 그 사이클에서 클럭 제어 신호 CKLE의 하강에 응답하여, 내부 클럭 인에이블 신호 INCKE 및 클럭 활성화 신호 ENCLK가 L 레벨로 하강한다. 즉, 외부 클럭 신호 EXCLK가 생성되어, 클럭 제어 신호 CLKE가 생성될 때, 외부 클럭 인에이블 신호 EXCKE가, 이 클럭 제어 신호 CLKE에 대하여 충분한 홀드 시간을 갖고 있지 않을 때에는, 내부 신호의 상태는 변화되지 않는다.

따라서, 이 클럭 사이클에서, 클럭 입력 버퍼는 외부 클럭 신호를 취입하여 버퍼 클럭 신호 CLKF를 생성하고 있다. 또한, 내부 클럭 신호 INCLK도 마찬가지로 생성된다.

외부 클럭 신호 EXCLK가 H 레벨일 때에 외부 클럭 인에이블 신호 EXCKE가 H 레벨로 상승하면, 외부 클럭 신호 EXCLK의 하강에 응답하여 클럭 활성화 신호 ENCLK가 H 레벨로 상승한다. 따라서, 이 사이클에서는, 클럭 활성화 신호 ENCLK가L 레벨이며, 클럭 제어 신호 CLKE는 생성되지 않는다. 따라서, CLK 버퍼(64)는 동작을 정지하고 있다.

다음 사이클에서, 클럭 활성화 신호 ENCLK가 H 레벨이며, CLK 버퍼(64)로부터의 버퍼 클럭 신호 CLKF에 따라서 클럭 제어 신호 CLKE가 생성되어, CKE 버퍼(60)에 의해 내부 클럭 인에이블 신호 INCKE가 클럭 제어 신호 CLKE의 하강에 응답하여 H 레벨로 상승한다.

즉, 외부 클럭 인에이블 신호 EXCKE를 2 클럭 사이클 기간 L 레벨로 유지하면, 내부에서 클럭 제어 신호 CLKE를 L 레벨로 설정하여 외부 클럭 신호 EXCLK의 취입을 금지하고, 또한, 내부 클럭 신호 INCLK의 발생을 정지시킬 수 있다.

따라서, 내부 클럭 인에이블 신호 INCKE는, 외부 클럭 인에이블 신호 EXCKE와 외부 클럭 신호 EXCLK의 타이밍 관계에 따르지 않고, 외부 클럭 인에이블 신호 EXCKE를 L 레벨로 하강함으로써, 3 클럭 사이클째에서 클럭 활성화 신호 ENCLK에 따라서 발생을 정지시킬 수 있다.

따라서, 내부 클럭 인에이블 신호 INCKE를 비활성화 하기 위해서는, 외부 클럭 인에이블 신호 EXCKE를 2 클럭 사이클 기간 L 레벨로 유지할 필요가 있다. 따라서, 외부 클럭 신호 EXCKE에 따라서 내부 클럭 인에이블 신호 INCKE의 상태를 설정하는 데에는, 외부 클럭 인에이블 신호 EXCKE를 3 클럭 사이클 기간 L 레벨로 유지하면, 이 3 클럭 사이클째부터는, 내부 클럭 인에이블 신호 INCKE는, 외부 클럭 인에이블 신호 EXCKE의 상태에 대응하는 상태가 된다.

또, 내부 클럭 신호 INCLK는, 내부 클럭 인에이블 신호 INCKE가 L 레벨로 하강하면, 다음 클럭 사이클에서 내부 클럭 인에이블 신호 INCKE에 따라서 그 발생이 정지된다.

따라서, 소정 클럭 사이클 기간, 외부 클럭 인에이블 신호 EXCKE를 L 레벨로 유지하면, 내부 클럭 인에이블 신호 INCKE가 L 레벨로 고정되어, 도 17에 나타내는 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)의 전류 경로가 차단된다. 이것에 의해, 내부 회로가 동작을 정지(pending)하여, 새로운 동작이 행하여지지 않고 외부 신호를 취입할 필요가 없을 때에 외부 신호를 취입하는 버퍼의 전원을 차단 상태로 함으로써, 통상 동작 모드 시에서도 소비 전류를 저감할 수 있다.

도 20은 도 17에 나타내는 CKE 리세트 회로(62)의 구성의 일례를 도시한 도면이다. 도 20에 있어서, CKE 리세트 회로(62)는, 클럭 활성화 신호 ENCLK를 수신하는 인버터(62a)와, 인버터(62a)의 출력 신호와 외부 클럭 신호 EXCLK와 상보의 저 전력 모드 지시 신호 ZSRFPWD를 수신하는 NAND 회로(62b)와, NAND 회로(62b)의 출력 신호와 상보의 저 전력 모드 지시 신호 ZSRFPWD와 외부 클럭 인에이블 신호 EXCKE를 수신하는 NAND 회로(62c)와, 내부 클럭 인에이블 신호 INCKE를 수신하는 인버터(62d)와, 인버터(62d)의 출력 신호의 하강에 응답하여 리세트되고 또한 NAND 회로(62c)의 출력 신호 또는 파워 온 리세트 신호 PORB에 응답하여 세팅되는 세트/리세트 플립플롭(62e)과, 세트/리세트 플립플롭(62e)의 출력 신호를 수신하는 인버터(62f)와, 상보의 저 전력 모드 지시 신호 ZSRFPWD를 수신하는 인버터(62g)와, 클럭 활성화 신호 ENCLK와 내부 클럭 인에이블 신호 INCKE를 수신하는 NAND 회로(62h)와, 인버터(62g)의 출력 신호 ΦC와 인버터(62f)의 출력 신호 ΦA와 NAND회로(62h)의 출력 신호 ΦB에 따라서 클럭 활성화 신호 ENCLK를 생성하는 복합 게이트(62i)를 포함한다.

플립플롭(62e)은, 인버터(62d)의 출력 신호를 제 1 입력으로 수신하는 NAND 게이트(81)와, NAND 게이트(81)의 출력 신호와 NAND 회로(62c)의 출력 신호와 파워 온 리세트 신호 PORB와 NAND 게이트(81)의 출력 신호를 수신하는 3 입력 NAND 게이트(82c)를 포함한다. NAND 게이트(82)의 출력 신호가 인버터(62f)에 인가된다.

복합 게이트(62i)는, 인버터(62f)의 출력 신호 ΦA와 NAND 회로(62h)의 출력 신호 ΦB를 수신하는 NAND 게이트(83)와, NAND 게이트(83)의 출력 신호와 인버터(62g)의 출력 신호 ΦC를 받아 클럭 활성화 신호 ENCLK를 생성하는 게이트(84)를 등가적으로 포함한다. 이 게이트(84)는, 인버터(62g)의 출력 신호 ΦC가 H 레벨에 있고 또한 NAND 게이트(83)의 출력 신호가 H 레벨일 때에 H 레벨의 신호를 출력한다. 이 게이트(84)로부터 클럭 활성화 신호 ENCLK가 출력된다.

이 도 20에 나타내는 CKE 리세트 회로(62)의 구성에 있어서는, 통상 동작 모드 시, 즉 저 전력 모드 지시 신호 SRFPWD가 L 레벨이며, 상보의 저 전력 모드 지시 신호 ZSRFPWD가 H 레벨일 때에는, 인버터(62g)의 출력 신호 ΦC가 L 레벨이 되고, 게이트(84)가 버퍼로서 동작하여, 클럭 활성화 신호 ENCLK는, NAND 회로의 출력 신호에 따라서 변화된다. 통상 동작 모드 시에는, CLK 버퍼(64)는, 외부 클럭 인에이블 신호 EXCKE에 따라서, 그 동작 전류 경로가 선택적으로 형성되고, 동작 시에 외부 클럭 신호 EXCLK에 따라서 버퍼 클럭 신호 CLKF를 생성한다(도 18 및 19a 및 19b의 클럭 제어 신호 CLKE 참조).

한편, 저 전력 모드 지시 신호 SRFPWD가 H 레벨이 되어 저 전력 모드가 지정되면, 상보의 저 전력 모드 지시 신호 ZSRFPWD가 H 레벨이 되고, 인버터(62g)의 출력 신호 ΦC가 H 레벨이 되고, 클럭 활성화 신호 ENCLK가 L 레벨이 되며, 내부 클럭 인에이블 신호 INCKE 및 내부 클럭 신호 INCLK의 발생이 정지되어, 버퍼 회로의 동작이 정지된다. 이것에 의해 저 전력 모드 시에서의 소비 전류를 저감한다.

외부 클럭 인에이블 신호 EXCKE가 H 레벨로 구동되면, 비활성 상태의 클럭 활성화 신호 ENCLK가 다시 H 레벨로 구동된다. 저 전력 모드 시에, 외부 클럭 인에이블 신호 EXCKE를 이용하여 신호 입력 회로의 전류 차단 상태를 해제함으로써, 입력 버퍼 회로가 다음에 동작해서, 저 전력 동작 모드를 해제하는 커맨드를 접수하여 통상 동작 모드로 복귀할 수 있다. 다음에, 이 도 20에 나타내는 CKE 리세트 회로(62)의 동작을, 도 21 및 도 22에 나타내는 타이밍도를 참조하여 설명한다.

우선, 도 21을 참조하여 통상 동작 모드 시의 동작에 대하여 설명한다. 전원 투입 시에 있어서는 파워 온 리세트 신호 PORB가 L 레벨이며, NAND 게이트(82)의 출력 신호가 H 레벨로 초기 설정된다. 통상 동작 모드 시에 있어서는, 저 전력 모드 지시 신호 ZSRFPWD는 H 레벨이며, NAND 회로(62b, 62c)의 출력 신호는 외부 클럭 신호 EXCLK와 외부 클럭 인에이블 신호 EXCKE에 따라 그들의 전압 레벨이 결정된다. 또한 인버터(62g)의 출력 신호 ΦC는 L 레벨로 고정된다.

전원 전압이 안정화되면, 파워 온 리세트 신호 PORB는 H 레벨이다. 외부 클럭 인에이블 신호 EXCKE가, 외부 클럭 신호 EXCLK보다도 먼저 H 레벨로 되면, NAND 게이트(62c)의 출력 신호가 L 레벨이 되고, NAND 게이트(82)의 출력 신호가 H 레벨이 되며, 인버터(62f)의 출력 신호 ΦA가 L 레벨이 됨에 따라서, 클럭 활성화 신호 ENCLK가 H 레벨로 된다.

다음에, 내부 클럭 인에이블 신호 INCKE가, 외부 클럭 인에이블 신호 EXCKE에 따라서 H 레벨로 되면, NAND 회로(62h)의 출력 신호 ΦB가 L 레벨이 된다.

외부 클럭 신호 EXCLK가 H 레벨일 때에 외부 클럭 인에이블 신호 EXCKE가 L 레벨로 하강하면, NAND 회로(62c)의 출력 신호는 H 레벨이며, 플립플롭(62e)의 상태는 변화되지 않는다. 또한, 이 클럭 사이클에 있어서는, 내부 클럭 인에이블 신호 INCKE는 H 레벨을 유지하기 때문에, 클럭 활성화 신호 ENCLK는 H 레벨을 유지한다.

다음에 사이클에 있어서, 외부 클럭 인에이블 신호 EXCKE가 L 레벨로 이전 상태가 유지되어 있으면, 내부 클럭 인에이블 신호 INCKE가 L 레벨로 하강하여, NAND 회로(62h)의 출력 신호 ΦB가 H 레벨로 상승한다. 이 내부 클럭 인에이블 신호 INCKE의 하강에 응답하여, 인버터(62d)의 출력 신호가 H 레벨이 되고, NAND 게이트(81)의 양 입력이 H 레벨이 되고, 그 출력 신호가 L 레벨이 되며, 따라서 NAND 게이트(82)의 출력 신호가 L 레벨이 된다. 이 NAND 게이트(82)의 출력 신호의 하강에 응답하여 인버터(62f)의 출력 신호 ΦA가 H 레벨로 상승한다. 따라서, NAND 게이트(83)의 입력 신호가 함께 H 레벨이 되어, 클럭 활성화 신호 ENCLK가 L 레벨로 하강한다.

외부 클럭 신호 EXCLK가 H 레벨일 때에 외부 클럭 인에이블 신호 EXCKE가 H 레벨로 되고, 외부 클럭 신호 EXCLK가 L 레벨로 하강하면, NAND 게이트(62c)의 출력 신호가 L 레벨이 되어, NAND 게이트(82)의 출력 신호가 H 레벨이 되며, 따라서 인버터(62f)의 출력 신호 ΦA가 L 레벨이 된다. 따라서 NAND 게이트(83)의 출력 신호는 H 레벨이 되어, 클럭 활성화 신호 ENCLK가 H 레벨이 된다.

다음 클럭 사이클에서, 내부 클럭 인에이블 신호 INCKE가 H 레벨로 상승하여, NAND 게이트(62h)의 출력 신호 ΦB가 L 레벨이 된다. 이것에 의해, 앞의 도 19a 및 19b에 나타낸 동작을 실현할 수 있다.

전원 투입 시에 있어서는, 파워 온 리세트 신호 PORB에 의해 NAND 게이트(82)의 출력 신호가 H 레벨로 설정되어 있고, 따라서 인버터(62f)의 출력 신호 ΦA는 L 레벨이며, 클럭 활성화 신호 ENCLK가 H 레벨이 된다. 따라서, 내부 클럭 인에이블 신호 INCKE가 H 레벨로 되면, NAND 회로(62h)의 출력 신호 ΦB가 L 레벨이 되어, 복합 게이트(62i)에서 NAND 게이트(83)의 출력 신호는 H 레벨이며, 플립플롭(62e)가 세팅되어 인버터(62f)의 출력 신호 ΦA가 상승하더라도, 클럭 활성화 신호 ENCLK는 H 레벨을 유지한다.

따라서, 통상 동작 모드 시에 있어서는, 외부 클럭 신호 EXCLK와 외부 클럭 인에이블 신호 EXCKE에 따라서 선택적으로 클럭 활성화 신호 ENCLK를 활성/비활성화 할 수 있다.

외부 클럭 인에이블 신호 EXCKE에 따라서 내부 클럭 인에이블 신호 INCKE가 비활성화 되면 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)가 동작 전류 경로를 차단하여 비활성화된다. 이 상태에서는, 내부 동작이 유지될 뿐이며, 어떤 이들 회로(20, 22)를 비활성화 하더라도, 하등 문제는 발생하지 않는다.

다음에, 도 22를 참조하여, 저 전력 모드 시의 동작에 대하여 설명한다. 저 전력 모드 시에 있어서는, 상보의 저 전력 모드 지시 신호 ZSRFPWD가 H 레벨로부터 L 레벨이 된다. 이 저 전력 모드 이행 시에는, 클럭 활성화 신호 ENCLK는 H 레벨이기 때문에, 인버터(62a)의 출력 신호는 L 레벨이며, NAND 회로(62b)의 출력 신호는 H 레벨이다.

따라서, 이 저 전력 모드 지시 신호 SRFPWD가 H 레벨로 상승하여, 상보의 저 전력 모드 지시 신호 ZSRFPWD가 L 레벨로 되면, 복합 게이트(62i)에 의해, 클럭 활성화 신호 ENCLK가 L 레벨로 구동된다. 이 저 전력 모드 시에서는, 외부 클럭 인에이블 신호 EXCKE가 L 레벨로 유지된다. 내부 클럭 인에이블 신호 INCKE가, 이 저 전력 모드 지시가 인가된 사이클에서 L 레벨로 하강한다.

셀프 리프레쉬 모드 등의 저 전력 모드의 해제 시에는, 외부 클럭 인에이블 신호 EXCKE를 H 레벨로 상승시킨다. 이것은, 상술한 바와 같이 클럭 활성화 신호 ENCLK가 L 레벨이며, 입력 버퍼가 비도통 상태로 설정되어 있어, 외부 커맨드를 수신할 수 없기 때문이다.

이 외부 클럭 인에이블 신호 EXCKE가 H 레벨로 상승하면, 도 17에 나타내는 래치 회로(71)가 리세팅되고, 저 전력 모드 지시 신호 ZSRFPWD가 리세팅되어 H 레벨이 된다. 외부 클럭 신호 EXCLK가 L 레벨에 있으면, NAND 게이트(62b)의 출력 신호가 H 레벨이고, 이 외부 클럭 인에이블 신호 EXCKE의 상승에 응답하여 NAND 게이트(62c)의 출력 신호가 L 레벨이 되어, 세트/리세트 플립플롭(62e)이 세팅되고, 그 출력 신호가 H 레벨이 되어, 인버터(62f)의 출력 신호 ΦA가 L 레벨이 되고, 클럭 활성화 신호 ENCLK가 H 레벨이 되며, CLK 버퍼가 활성화되어, 외부 클럭 신호 EXCLK에 따라서 버퍼 클럭 신호를 생성한다.

한편, 외부 클럭 인에이블 신호 EXCKE가, 외부 클럭 신호 EXCLK가 H 레벨일 때에 H 레벨로 설정되면, 외부 클럭 신호 EXCLK가 L 레벨로 되면, NAND 게이트(62b)의 출력 신호가 H 레벨이 되어, 플립플롭(62e)가 세팅되어서, 클럭 활성화 신호 ENCLK가 H 레벨이 된다. 따라서, 클럭 활성화 신호 ENCLK가, 외부 클럭 인에이블 신호 EXCKE와 외부 클럭 신호 EXCLK의 타이밍 관계에 관계없이, 외부 클럭 신호 EXCLK가 L 레벨일 때에 활성화되어, 다음 외부 클럭 신호 EXCLK에 따라서 버퍼 클럭 신호를 생성할 수 있다.

내부 클럭 인에이블 신호 INCKE는, 이 다음 사이클에서 H 레벨로 구동된다. 이 내부 클럭 인에이블 신호 EXCKE의 활성화에 따라서, NAND 게이트(62h)의 출력 신호 ΦB가 H 레벨로부터 L 레벨로 하강한다. 따라서, 외부 클럭 인에이블 신호 EXCKE가 H 레벨로 상승하면 다음 사이클에서 클럭 제어 신호 CLKE가 활성화되고, 따라서 내부 클럭 인에이블 신호 INCKE가 활성화되어, 그 다음 사이클에서 내부 클럭 신호 INCLK를 내부 클럭 인에이블 신호 INCKE에 따라서 생성할 수 있다.

따라서, 외부 클럭 인에이블 신호 EXCKE가 H 레벨로 상승한 후로부터 2 클럭 사이클이 경과한 후에, 외부에서의 커맨드를 접수하여 내부 상태를 설정할 수 있어, 셀프 리프레쉬 모드를 해제할 수 있다.

저 전력 모드 시에 있어서, CLK 버퍼, 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22) 각각에서, 클럭 활성화 신호 ENCLK 및 내부 클럭 인에이블 신호 INCKE에 따라서 전원 차단 상태로 함으로써, 소비 전류를 대폭 저감할 수 있다.

또한, 이 저 전력 모드 해제 시에 있어서 외부 클럭 인에이블 신호 EXCKE를 이용하여, 외부 클럭 신호 EXCLK가 L 레벨일 때에 클럭 활성화 신호 ENCLK를 활성 상태로 설정하고 있어, 저 전력 모드 해제 커맨드 인가 시의 2 클럭 사이클을 정확히 확보할 수 있어, 저 전력 모드 해제를 위한 타이밍 제어가 용이해 진다.

도 23은 하나의 입력 버퍼 회로에 대응하는 제어부의 구성을 도시하는 도면이다. 도 23에 있어서, 상태 제어 신호 그룹 ENG에 포함되는 상태 제어 신호 EN i와 내부 클럭 인에이블 신호 INCKE를 수신하는 AND 회로(90)에 의해, 대응하는 입력 버퍼 회로의 전류원 트랜지스터에 대한 제어 신호 ΦEN이 생성된다. 이것에 의해, 복수 종류 형식의 입력 버퍼가 마련되어 있는 구성에서도, 확실하게, 저소비 전력 모드 시, 각 동작 전류원의 경로를 차단하여, 소비 전류를 저감할 수 있다.

이 도 23에 나타내는 제어 신호 ΦEN가, 도 14 및 15에 나타내는 상태 제어 신호 ENi로 대신에 이용된다.

(변경예)

도 24는 본 발명의 실시예 4의 변경예의 구성을 개략적으로 도시하는 도면이다. 이 도 24에 나타내는 구성에 있어서는, 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(22)에 대하여는, CS 컷트 모드 지시 신호 CSCUT와 내부 칩 인에이블 신호 INCKE와 내부 칩 셀렉트 신호 INZCS가 인가된다. 상태 제어 신호 그룹은 인가되지 않는다. 즉, 컨트롤 버퍼 회로(20) 및 어드레스 버퍼 회로(20)에 있어서는, 하나의 형식의 입력 버퍼가 마련되어 있고, 이들의 동작 전류원을, 이들의 CS 컷트 모드 지시 신호 CSCUT, 내부 칩 셀렉트 신호 INZCS 및 내부 칩 인에이블 신호 INCKE에 따라서 제어한다.

따라서, 복수 종류의 입력 버퍼가 마련되어 있지 않고, 1 종류의 입력 버퍼가 마련되는 반도체 기억 장치에 있어서도, 이 내부 클럭 인에이블 신호 INCKE에 따라서 동작 전류원을 차단함과 동시에, 내부(버퍼) 클럭 신호를 생성하는 CLK 버퍼(64)를 리세팅하는 구성을 이용할 수 있다. 다른 구성은, 도 17에 나타내는 구성과 같으며, 대응하는 부분에는 동일한 참조 번호를 부여하고, 그 상세한 설명은 생략한다.

이상과 같이, 본 발명의 실시예 4에 따르면, 저 전력 소비 모드 시, 소정 조건이 만족되면, 입력 버퍼 회로의 전류원을 차단하도록 구성하고 있어, 저 전력 소비 모드 시에 있어서의 소비 전류를 더욱 저감할 수 있다.

또, 저 전력 모드 시에 있어서, 외부 클럭 인에이블 신호 EXCKE가 2 클럭 사이클 L 레벨로 유지되면 내부 클럭 인에이블 신호 INCKE를 비활성화하고 있다. 이 외부 클럭 인에이블 신호 EXCKE를 L 레벨로 유지하는 클럭 사이클수는 3 사이클 이상이더라도 좋고, 또한, 특정한 커맨드가 이 전류원 차단을 위해서 이용되더라도 좋다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

이상과 같이, 본 발명에 따르면, 1개의 신호 입력 노드에 대하여, 복수 종류(형식)의 입력 버퍼를 병렬로 마련하고, 프로그램 회로에 의해 선택적으로 사용하여, 간단한 회로 구성으로, 쉽게 소망하는 형식의 입력 버퍼를 이용할 수 있고, 턴어라운드 시간을 저감할 수 있어, 제품 비용을 저감할 수 있다.

Claims

각각 서로 다른 형식을 갖는 복수의 입력 버퍼와,

상기 복수의 입력 버퍼를 택일적으로 동작 가능 상태로 하는 신호를 생성하는 프로그램 회로를 구비하되,

상기 복수의 입력 버퍼는,

상기 프로그램 회로의 출력 신호에 따라서 선택적으로 동작 가능으로 되어, 활성화 시 인가된 신호에 따라서 내부 노드를 구동하는

반도체 장치.
활성화 시, 외부로부터의 신호를 버퍼 처리하여 내부 신호를 생성하는 입력 버퍼를 포함하는 신호 입력 회로와,

상기 외부 신호가 유효한 신호인 것을 나타내는 동작 활성화 신호에 의한 상기 입력 회로의 제어를 유효하게 하는지의 여부를 지정하는 신호를 저장하는 레지스터 회로와,

상기 동작 활성화 신호와 상기 레지스터 회로의 저장 신호에 따라서 선택적으로 상기 신호 입력 회로를 활성화하는 활성 제어 회로를 구비하되,

상기 활성 제어 회로는,

상기 레지스터 회로의 저장 신호가 상기 동작 활성화 신호에 의한 상기 신호입력 회로의 제어가 유효한 것을 나타내는 경우에는, 상기 활성화 신호에 따라서 상기 신호 입력 회로를 선택적으로 활성화하고, 또한 상기 레지스터 회로의 저장 신호가 상기 동작 활성화 신호에 의한 상기 신호 입력 회로의 제어를 무효로 하는 것을 나타내고 있는 경우에는, 상기 신호 입력 회로를 상시 동작 상태로 하는

반도체 장치.
활성화시, 외부로부터의 신호를 버퍼 처리하는 버퍼 회로와,

클럭 인에이블 신호의 활성화 시, 외부 클럭 신호에 따라서 내부 클럭 신호를 생성하는 클럭 버퍼와,

저 전력 동작 모드 시, 상기 클럭 인에이블 신호가 소정 기간 비활성화 상태인지의 여부를 검출하는 클럭 검출 수단과,

상기 클럭 검출 수단의 검출 신호에 응답하여, 상기 버퍼 회로 및 클럭 버퍼를 비활성 상태로 하는 제어 회로를 구비하는

반도체 장치.