KR20220017661A - 내부 전압 생성 회로와 이를 포함하는 반도체 메모리 장치 - Google Patents

내부 전압 생성 회로와 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

내부 전압 생성 회로는 전압 비교 회로, 전압 구동 회로, 및 구동력 제어 회로를 포함할 수 있다. 전압 비교 회로는 기준 전압과 내부 전압을 비교하여 제어 전압을 생성할 수 있다. 전압 구동 회로는 제어 전압에 기초하여 내부 전압을 생성할 수 있다. 구동력 제어 회로는 액티브 동작시 제어 전압의 전압 레벨을 제어할 수 있다.

Description

내부 전압 생성 회로와 이를 포함하는 반도체 메모리 장치{INTERNAL VOLTAGE GENERATION CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS INCLUDING THE SAME}
본 발명은 내부 전압 생성 회로와 이를 포함하는 반도체 메모리 장치에 관한 것으로, 특히 내부 전압을 소모하는 구간에서 안정적으로 내부 전압을 생성하는 내부 전압 생성 회로와 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 장치와 반도체 메모리 장치를 비롯한 집적 회로는 외부 전압을 인가받아 내부 전압을 생성하여 회로 동작을 수행한다. 따라서, 집적 회로 내부에는 내부 전압을 생성하기 위한 내부 전압 생성 회로가 탑재되어 있다. 내부 전압 생성 회로에서 생성되는 내부 전압은 내부 전압을 원하는 내부 회로에 공급될 수 있다. 때문에, 내부 전압 생성 회로를 설계하는데 있어서 가장 중요한 점은 내부 전압을 공급받는 내부 회로에 내부 전압을 부족하지 않게 제공해주는데 있다.
본 발명의 일 실시예는 내부 전압을 소모하는 액티브 동작시 제어 전압의 구동력을 높여줄 수 있는 내부 전압 생성 회로를 제공하는데 목적이 있다.
본 발명의 일 실시예는 공정, 전압, 온도에 따른 트랜지스터의 특성 변화에 따라 안정적인 내부 전압을 생성할 수 있는 내부 전압 생성 회로를 제공하는데 목적이 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 기준 전압과 피드백되는 내부 전압을 비교하여 제어 전압을 생성하는 전압 비교 회로; 상기 제어 전압에 기초하여 내부 전압을 생성하는 전압 구동 회로; 및 상기 전압 구동 회로의 구동력을 제어하기 위해 액티브 동작시 활성화되는 활성화 신호에 기초하여 상기 제어 전압의 전압 레벨을 제어하는 구동력 제어 회로가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 기준 전압과 피드백되는 내부 전압을 비교하여 제어 전압을 생성하는 전압 비교 회로; 상기 제어 전압에 기초하여 내부 전압을 생성하는 전압 구동 회로; 상기 전압 구동 회로의 구동력을 제어하기 위해 액티브 동작시 활성화되는 활성화 신호에 기초하여 상기 제어 전압의 전압 레벨을 제어하는 구동력 제어 회로; 및 상기 내부 전압으로 구동되는 메모리 셀 어레이에 입출력되는 데이터 정보에 기초하여 상기 구동력 제어 회로에 반영되는 저항 값을 조절하는 로딩 제어 회로를 포함하는 반도체 메모리 장치가 제공될 수 있다.
본 발명의 일 실시예는 액티브 동작시 안정적인 내부 전압을 생성하여 내부 전압을 제공받는 내부 회로에 대한 안정적인 회로 동작을 보장할 수 있는 효과가 있다.
본 발명의 일 실시예는 트랜지스터의 특성 변화에도 안정적인 내부 전압을 생성함으로써 내부 전압 생성 회로의 신뢰성을 높여줄 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 내부 전압 생성 회로의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 내부 전압 생성 회로의 회로 구성을 보여주기 위한 회로도이다.
도 3 은 본 발명의 일 실시예에 따른 내부 전압 생성 회로의 일부 구성을 보여주기 위한 블록도이다.
도 4 는 도 3 의 구동력 제어 회로와 스큐 제어 회로의 회로 구성을 보여주기 위한 회로도이다.
도 5 는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1 은 본 발명의 일 실시예에 따른 내부 전압 생성 회로의 구성을 보여주기 위한 블록도이다.
도 1 을 참조하며, 내부 전압 생성 회로(1000)는 기준 전압(V_REF)에 기초하여 내부 전압(V_IN)을 생성하기 위한 구성일 수 있다. 내부 전압 생성 회로(1000)는 전압 비교 회로(100), 전압 구동 회로(200), 및 구동력 제어 회로(300)를 포함할 수 있다.
우선, 전압 비교 회로(100)는 기준 전압(V_REF)과 피드백되는 내부 전압(V_IN)을 비교하여 제어 전압(DRVP)을 생성하기 위한 구성일 수 있다. 전압 비교 회로(100)는 내부 전압(V_IN)의 전압 레벨이 기준 전압(V_REF)에 대응하는 전압 레벨 이하로 낮아지는 경우 제어 전압(DRVP)을 활성화시킬 수 있다. 이후 도 2 에서 다시 설명하겠지만, 전압 구동 회로(200)는 내부 전압(V_IN)을 분배하여 피드백 전압을 생성할 수 있고, 전압 구동 회로(200)는 피드백 전압을 전압 비교 회로(100)에 제공할 수 있다. 이때, 피드백 전압은 내부 전압(V_IN)에 대응하는 전압일 수 있다.
다음으로, 전압 구동 회로(200)는 제어 전압(DRVP)에 기초하여 내부 전압(V_IN)을 생성하기 위한 구성일 수 있다. 전압 구동 회로(200)는 제어 전압(DRVP)이 활성화되는 경우 외부 전원 전압단(VCC)에 인가되는 외부 전압을 공급원으로 하여 내부 전압(V_IN)을 생성할 수 있다.
다음으로, 구동력 제어 회로(300)는 전압 구동 회로(200)의 구동력을 제어하기 위해 액티브 동작시 활성화되는 활성화 신호(EN)에 기초하여 제어 전압(DRVP)의 전압 레벨을 제어하기 위한 구성일 수 있다. 구동력 제어 회로(300)는 활성화 신호(EN)에 기초하여 제어 전압(DRVP)이 출력되는 노드를 기 설정된 전압 레벨로 구동할 수 있다. 여기서, 액티브 동작은 내부 회로가 내부 전압(V_IN)을 소모하는 동작을 의미할 수 있다. 참고로, 내부 전압 생성 회로(1000)는 액티브 동작 이전인 스탠바이 동작에서도 내부 전압(V_IN)을 생성할 수 있다.
본 발명의 일 실시예에 따른 내부 전압 생성 회로(1000)는 스탠바이 동작과 액티브 동작시 내부 전압(V_IN)을 생성할 수 있다. 특히 내부 전압 생성 회로(1000)는 액티브 동작시 활성화되는 활성화 신호(EN)에 기초하여 제어 전압(DRVP)이 출력되는 노드를 기 설정된 전압 레벨로 구동할 수 있다. 따라서, 전압 구동 회로(200)는 액티브 동작시 전압 레벨이 조절되는 제어 전압(DRVP)에 기초하여 구동력이 높아질 수 있다.
도 2 는 도 1 의 내부 전압 생성 회로(1000)의 회로 구성을 보여주기 위한 회로도이다.
도 2 를 참조하면, 내부 전압 생성 회로(1000)는 전압 비교 회로(100), 전압 구동 회로(200), 및 구동력 제어 회로(300)를 포함할 수 있다. 여기서, 전압 비교 회로(100)는 비교 회로(110)와 전류 미러링 회로(120)를 포함할 수 있고, 전압 구동 회로(200)는 구동 회로(210)와 분배 회로(220)를 포함할 수 있고, 구동력 제어 회로(300)는 스위칭 회로(310)와 로딩 회로(320)를 포함할 수 있다.
우선, 전압 비교 회로(100)의 비교 회로(110)는 기준 전압(V_REF)과 내부 전압(V_IN)에 대응하는 피드백 전압(V_FD)을 비교하기 위한 구성일 수 있다. 비교 회로(110)는 제1 및 제2 PMOS 트랜지스터(P1, P2), 제1 및 제2 저항(R1, R2), 제1 및 제2 NMOS 트랜지스터(N1, N2), 및 전류원(I)을 포함할 수 있다.
여기서, 제1 PMOS 트랜지스터(P1)는 외부 전원 전압단(VCC)과 제1 노드(ND1) 사이에 연결될 수 있고, 제2 PMOS 트랜지스터(P2)는 외부 전원 전압단(VCC)과 제2 노드(ND2) 사이에 연결될 수 있다. 제1 및 제2 저항(R1, R2)은 제1 노드(ND1)와 제2 노드(ND2) 사이에 직렬 연결될 수 있다. 여기서, 제1 및 제2 저항(R1, R2)은 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)의 턴 온 레벨을 설정하기 위한 구성일 수 있다. 제1 저항(R1)과 제2 저항(R2)의 공통 노드는 제1 및 제2 PMOS 트랜지스터(P1, P2)의 게이트에 연결될 수 있다. 전류원(I)은 일측이 접지 전원 전압단(VSS)에 연결될 수 있으며, 타측은 제1 NMOS 트랜지스터(N1)와 제2 NMOS 트랜지스터(N2)에 연결될 수 있다. 제1 NMOS 트랜지스터(N1)는 제1 노드(ND1)와 전류원(I) 사이에 연결될 수 있으며, 기준 전압(V_REF)을 게이트로 입력 받을 수 있다. 제2 NMOS 트랜지스터(N2)는 제2 노드(ND2)와 전류원(I) 사이에 연결될 수 있으며, 피드백 전압(V_FD)을 게이트로 입력 받을 수 있다.
다음으로, 전류 비교 회로(100)의 전류 미러링 회로(120)는 비교 회로(110)의 제1 및 제2 노드(ND1, ND2) 각각에서 출력되는 신호에 따라 미러링 동작을 통해 제어 전압(DRVP)을 생성하기 위한 구성일 수 있다. 전류 미러링 회로(120)는 제3 및 제4 PMOS 트랜지스터(P3, P4)와 제3 및 제4 NMOS 트랜지스터(N3, N4)를 포함할 수 있다.
여기서, 제3 PMOS 트랜지스터(P3)와 제3 NMOS 트랜지스터(N3)는 외부 전원 전압단(VCC)과 접지 전원 전압단(VSS) 사이에 직렬 연결될 수 있고, 제4 PMOS 트랜지스터(P4)와 제4 NMOS 트랜지스터(N4)는 외부 전원 전압단(VCC)과 접지 전원 전압단(VSS) 사이에 직렬 연결될 수 있다. 제3 PMOS 트랜지스터(P3)의 게이트는 제1 노드(ND1)에 연결될 수 있고 제4 PMOS 트랜지스터(P4)의 게이트는 제2 노드(ND2)에 연결될 수 있다. 그리고 제3 NMOS 트랜지스터(N3)의 드레인과 게이트 및 제4 NMOS 트랜지스터(N4)의 게이트는 서로 공통으로 연결되어 커런트 미러 동작을 수행할 수 있다.
다음으로, 전압 구동 회로(200)의 구동 회로(210)는 제어 전압(DRVP)에 기초하여 내부 전압(V_IN)을 구동하기 위한 구성일 수 있다. 전압 구동 회로(200)는 외부 전원 전압단(VCC)과 내부 전압(V_IN)이 출력되는 출력단 사이에 연결되고 제어 전압(DRVP)을 게이트로 입력받는 제5 PMOS 트랜지스터(P5)를 포함할 수 있다.
다음으로, 전압 구동 회로(200)의 분배 회로(220)는 내부 전압(V_IN)을 분배하여 피드백 전압(V_FD)을 생성하기 위한 구성일 수 있다. 전압 구동 회로(200)는 내부 전압(V_IN)이 출력되는 출력단과 접지 전원 전압단(VSS) 사이에 직렬 연결되는 제3 저항(R3)과 제4 저항(R4)을 포함할 수 있다. 제3 저항(R3)과 제4 저항(R4)은 피드백 전압(V_FD)이 출력되는 공통 노드에 연결될 수 있다.
다음으로, 구동력 제어 회로(300)의 스위칭 회로(310)는 활성화 신호(EN)에 기초하여 스위칭 동작을 수행하는 구성일 수 있다. 스위칭 회로(310)는 제어 전압(DRVP)이 출력되는 출력단에 연결되며 활성화 신호(EN)를 게이트로 입력받는 제5 NMOS 트랜지스터(N5)를 포함할 수 있다.
다음으로, 구동력 제어 회로(300)의 로딩 회로(320)는 스위칭 회로(310)에 저항 값을 반영하기 위한 구성일 수 있다. 로딩 회로(320)는 스위칭 회로(310)와 접지 전원 전압단(VSS) 사이에 연결되며 제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4)의 게이트에 공통으로 연결되는 제6 NMOS 트랜지스터(N6)를 포함할 수 있다.
이하, 내부 전압 생성 회로(1000)의 회로 동작을 알아보기로 한다.
우선, 스탠바이 동작시 피드백 전압(V_FD)의 전압 레벨은 기준 전압(V_REF)의 전압 레벨보다 낮을 수 있다. 그래서 제1 NMOS 트랜지스터(N1)는 피드백 전압(V_FD)의 전압 레벨보다 상대적으로 높은 기준 전압(V_REF)의 전압 레벨에 기초하여 턴 온 될 수 있다. 제1 NMOS 트랜지스터(N1)가 턴 온 됨에 따라 제1 노드(ND1)의 전압 레벨은 낮아질 수 있고 제3 PMOS 트랜지스터(P3)가 턴 온 될 수 있다. 이에 따라 제3 및 제4 NMOS 트랜지스터(N3, N4)는 턴 온 될 수 있다. 이때, 제어 전압(DRVP)은 전류 미러링 동작을 통해 전압 레벨이 낮아질 수 있다. 따라서, 전압 구동 회로(200)의 구동 회로(210)인 제5 PMOS 트랜지스터(P5)는 제어 전압(DRVP)의 전압 레벨에 대응하는 만큼 외부 전원 전압단(VCC)에 인가된 전원을 내부 전압(V_IN)으로 전달할 수 있다.
이후, 피드백 전압(V_FD)의 전압 레벨은 기준 전압(V_REF)의 전압 레벨보다 높아 질 수 있다. 그래서 제2 NMOS 트랜지스터(N2)는 기준 전압(V_REF)의 전압 레벨보다 상대적으로 높은 피드백 전압(V_FD)의 전압 레벨에 기초하여 턴 온 될 수 있다. 제2 NMOS 트랜지스터(N2)가 턴 온 됨에 따라 제2 노드(ND2)의 전압 레벨은 낮아질 수 있고, 제어 전압(DRVP)의 전압 레벨은 높아질 수 있다. 따라서, 전압 구동 회로(200)의 제5 PMOS 트랜지스터(P5)는 제어 전압(DRVP)의 전압 레벨에 대응하는 구동력만큼 외부 전원 전압단(VCC)에 인가된 전원을 내부 전압(V_IN)으로 전달할 수 있다.
위에서 설명하였듯이, 내부 전압 생성 회로(1000)는 스탠바이 동작시 기준 전압(V_REF)에 대응하는 내부 전압(V_IN)을 생성 및 유지할 수 있다. 이하에서는 내부 전압 생성 회로(1000)의 액티브 동작에 대하여 살펴보기로 한다.
액티브 동작시 활성화 신호(EN)는 논리'로우'에서 논리'하이'로 활성화될 수 있다. 따라서, 구동력 제어 회로(300)의 스위칭 회로(310)인 제5 NMOS 트랜지스터(N5)는 턴 온 될 수 있다. 이때, 로딩 회로(320)는 게이트에 인가되는 전압 레벨에 대응하는 저항 값을 가질 수 있다. 따라서, 구동력 제어 회로(300)는 활성화 신호(EN)에 기초하여 전압 비교 회로(100)의 출력단을 접지 전원 전압단(VSS)으로 디스차징할 수 있다. 즉, 제어 전압(DRVP)은 활성화 신호(EN)에 기초하여 풀 다운으로 구동될 수 있다. 이어서, 풀 다운으로 구동되는 제어 전압(DRVP)에 기초하여 제5 PMOS 트랜지스터(P5)는 턴 온 될 수 있다. 따라서, 내부 전압(V_IN)은 액티브 동작시 외부 전원 전압단(VCC)에 인가되는 전원을 충분히 공급받은 상태가 될 수 있다. 액티브 동작시 내부 전압(V_IN)이 외부 전원 전압단(VCC)에 인가되는 전원을 충분히 공급받는다는 것은 내부 전압(V_IN)을 제공받는 내부 회로가 액티브 동작시 충분한 전원을 확보하여 안정적인 동작을 수행할 수 있음을 의미할 수 있다.
본 발명의 일 실시예에 따른 내부 전압 생성 회로는 활성화 신호(EN)에 기초하여 제어 전압(DRVP)을 디스차징함으로써 제어 전압(DRVP)의 전압 레벨을 조절할 수 있다. 따라서, 제어 전압(DRVP)에 기초하여 생성되는 내부 전압(V_IN)은 액티브 동작시 충분한 전원을 확보할 수 있다.
도 3 은 본 발명의 일 실시예에 따른 내부 전압 생성 회로의 일부 구성을 보여주기 위한 블록도이다.
도 3 을 참조하면, 내부 전압 생성 회로는 구동력 제어 회로(300A)와 스큐 제어 회로(400A)를 포함할 수 있다.
여기서, 구동력 제어 회로(300A)는 액티브 동작시 활성화되는 활성화 신호(EN)에 기초하여 제어 전압(DRVP)의 전압 레벨을 제어하기 위한 구성일 수 있다. 도 3 의 구동력 제어 회로(300A)는 도 1 및 도 2 의 구동력 제어 회로(300)에 대응하는 구성일 수 있다. 이어서, 스큐 제어 회로(400A)는 스큐 제어 신호(CTR_S)에 기초하여 구동력 제어 회로(300A)에 반영되는 저항 값을 조절하기 위한 구성일 수 있다.
설명에 앞서, 반도체 장치와 반도체 메모리 장치를 비롯한 집적 회로는 공정, 전압, 온도에 따른 PVT(Process, Voltage, Temprature) 스큐(skew)에 따라 내부에 구성되는 트랜지스터의 특성이 변화될 수 있다. 따라서, 본 발명의 일 실시예에 따른 내부 전압 생성 회로는 PVT 스큐에 따라 제어 전압(DRVP)의 구동력을 조절해 줌으로써 안정적인 내부 전압(V_IN)을 생성할 수 있다.
도 4 는 도 3 의 구동력 제어 회로(300A)와 스큐 제어 회로(400A)의 회로 구성을 보여주기 위한 회로도이다.
도 4 를 참조하면, 구동력 제어 회로(300A)는 스위칭 회로(310A)와 로딩 회로(320A)를 포함할 수 있다.
우선, 스위칭 회로(310A)는 활성화 신호(EN)에 기초하여 스위칭 동작을 수행하는 구성일 수 있다. 스위칭 회로(310A)는 제어 전압(DRVP)이 출력되는 노드에 연결되며 활성화 신호(EN)를 게이트로 입력받는 제7 NMOS 트랜지스터(N7)를 포함할 수 있다.
다음으로, 로딩 회로(320A)는 스위칭 회로(310A)에 저항 값을 반영하기 위한 구성일 수 있다. 로딩 회로(320A)는 스위칭 회로(310A)에 연결되며 도 2 의 제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4)의 게이트에 공통으로 연결되는 제8 내지 제10 NMOS 트랜지스터(N8, N9, N10)를 포함할 수 있다. 여기서, 제8 내지 제10 NMOS 트랜지스터(N8, N9, N10)의 턴 온 저항 값을 서로 다르게 설정될 수 있다. 이후, 다시 설명하겠지만, 제8 NMOS 트랜지스터(N8), 제9 NMOS 트랜지스터(N9), 및 제10 NMOS 트랜지스터(N10)는 스큐 제어 신호(CTR_S)에 포함되는 제1 내지 제3 스큐 제어 신호(CTR_S1, CTR_S2, CTR_S3)에 기초하여 선택적으로 활성화될 수 있다. 여기서, 제1 내지 제3 스큐 제어 신호(CTR_S1, CTR_S2, CTR_S3)는 PVT 스큐인 'SLOW', 'TYPICAL', 'FAST'에 따라 기 설정된 논리 레벨을 가질 수 있다.
한편, 스큐 제어 회로(400A)는 제1 내지 제3 스큐 제어 신호(CTR_S1, CTR_S2, CTR_S3)에 기초하여 구동력 제어 회로(300A)에 반영되는 저항 값을 조절하기 위한 구성일 수 있다. 스큐 제어 회로(400A)는 제11 내지 제13 NMOS 트랜지스터(N11, N12, N13)를 포함할 수 있다.
여기서, 제11 NMOS 트랜지스터(N11)는 제8 NMOS 트랜지스터(N8)와 접지 전원 전압단(VSS) 사이에 연결되고 제1 스큐 제어 신호(CTR_S1)를 게이트로 입력받을 수 있다. 제12 NMOS 트랜지스터(N12)는 제9 NMOS 트랜지스터(N9)와 접지 전원 전압단(VSS) 사이에 연결되고 제2 스큐 제어 신호(CTR_S2)를 게이트로 입력받을 수 있다. 제13 NMOS 트랜지스터(N13)는 제10 NMOS 트랜지스터(N10와 접지 전원 전압단(VSS) 사이에 연결되고 제3 스큐 제어 신호(CTR_S3)를 게이트로 입력받을 수 있다.
그래서, 제11 NMOS 트랜지스터(N11)는 제1 스큐 제어 신호(CTR_S1)에 기초하여 턴 온 될 수 있고, 제12 NMOS 트랜지스터(N12)는 제2 스큐 제어 신호(CTR_S2)에 기초하여 턴 온 될 수 있으며, 제13 NMOS 트랜지스터(N13)는 제3 스큐 제어 신호(CTR_S3)에 기초하여 턴 온 될 수 있다. 제11 NMOS 트랜지스터(N11)가 턴 온 되면 제8 NMOS 트랜지스터(N8)의 저항 값이 구동력 제어 회로(320A)에 반영될 수 있고, 제12 NMOS 트랜지스터(N12)가 턴 온 되면 제9 NMOS 트랜지스터(N9)의 저항 값이 구동력 제어 회로(320A)에 반영될 수 있으며, 제13 NMOS 트랜지스터(N13)가 턴 온 되면 제10 NMOS 트랜지스터(N10)의 저항 값이 구동력 제어 회로(320A)에 반영될 수 있다.
여기서, 스큐 제어 회로(400A)에 입력되는 제1 내지 제3 스큐 제어 신호(CTR_S1, CTR_S2, CTR_S3)는 PVT 스큐에 따라 적어도 하나의 스큐 제어 신호가 활성화될 수 있다. 다시 말하면, 트랜지스터의 특성이 'SLOW', 'TYPICAL', 'FAST' 중 어느 하나로 판단되는 경우 제1 내지 제3 스큐 제어 신호(CTR_S1, CTR_S2, CTR_S3) 중 적어도 하나의 스큐 제어 신호가 활성화될 수 있다. 그리고 스큐 제어 회로(400A)의 제11 내지 제13 NMOS 트랜지스터(N11, N12, N13) 중 적어도 하나의 NMOS 트랜지스터는 활성화된 스큐 제어 신호에 기초하여 턴 온 될 수 있다. 따라서, 로딩 회로(320A)의 제8 내지 제10 NMOS 트랜지스터(N8, N9, N10) 중 적어도 하나의 NMOS 트랜지스터의 저항 값은 구동력 제어 회로(300A)에 반영될 수 있다. 즉, 스큐 제어 회로(400A)는 PVT 스큐에 따른 제1 내지 제3 스큐 제어 신호(CTR_S1, CTR_S2, CTR_S3)에 기초하여 구동력 제어 회로(300A)에 반영되는 저항 값을 조절할 수 있다. 참고로, PVT 스큐가 'FAST'인 경우에 구동력 제어 회로(300A)에 반영되는 저항 값은 PVT 스큐가 'SLOW'인 경우에 구동력 제어 회로(300A)에 반영되는 저항 값보다 클 수 있다.
본 발명의 일 실시예에 따른 내부 전압 생성 회로(1000)는 PVT 스큐에 따라 구동력 제어 회로(300A)에 반영되는 저항 값을 조절할 수 있다. 따라서, 내부 전압 생성 회로(1000)는 PVT 스큐에 대응하는 안정적인 내부 전압(V_IN)을 생성할 수 있다.
도 5 는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.
설명에 앞서, 반도체 메모리 장치는 메모리 셀 어레이 회로(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이 회로는 외부에서 입력되는 데이터를 저장할 수 있고, 저장된 데이터를 외부로 출력할 수 있다. 이때, 메모리 셀 어레이 회로에 입출력되는 데이터는 예컨대, '1' 또는 '0'이 될 수 있다. 이하, 설명의 편의를 위하여, '1'에 대응하는 데이터에 대한 입출력 동작시 소모되는 내부 전압(V_IN)이 '0'에 대응하는 데이터에 대한 입출력 동작시 소모되는 내부 전압(V_IN)보다 많다고 가정하기로 한다. 따라서, 내부 전압(V_IN)의 소모가 많은 경우 내부 전압(V_IN)에 공급되는 전원을 증가시켜 줌으로써 내부 전압(V_IN)을 안정적으로 생성할 수 있다. 반대로, 내부 전압(V_IN)의 소모가 적은 경우 내부 전압(V_IN)에 공급되는 전원을 감소시켜 줌으로써 불필요한 전력 소모를 줄여줄 수 있다.
도 5 를 참조하면, 반도체 메모리 장치는 전압 비교 회로(100B), 전압 구동 회로(200B), 구동력 제어 회로(300B), 로딩 제어 회로(400B), 및 데이터 카운팅 회로(500B)를 포함할 수 있다. 도 5 의 전압 비교 회로(100B), 전압 구동 회로(200B), 및 구동력 제어 회로(300B)는 도 1 의 전압 비교 회로(100), 전압 구동 회로(200), 및 도 3 의 구동력 제어 회로(300A)에 대응하기 때문에 제세한 설명은 생략할 수 있다.
우선, 로딩 제어 회로(400B)는 메모리 셀 어레이 회로에 입출력되는 데이터 정보(INF_D)에 기초하여 구동력 제어 회로(300B)에 반영되는 저항 값을 조절하기 위한 구성일 수 있다. 여기서, 데이터 정보(INF_D)는 메모리 셀 어레이 회로에 입출력되는 데이터의 데이터 값을 카운팅한 정보일 수 있다. 즉, 데이터 정보(INF_D)는 예컨대, '1'에 해당하는 데이터의 개수에 대한 정보를 포함할 수 있다.
로딩 제어 회로(400B)는 도 4 의 스큐 제어 회로(400A)와 유사하게 구현될 수 있다. 만약, 데이터 정보(INF_D)를 '1'에 해당하는 데이터의 개수가 많은 경우, 보통인 경우, 및 적은 경우로 나뉠 수 있다고 가정하면, 데이터 정보(INF_D)는 3 개의 제1 내지 제3 데이터 정보를 포함할 수 있다. 이때, 로딩 제어 회로(400B)는 도 4 의 스큐 제어 회로(400A)와 마찬가지로 제11 내지 제13 NMOS 트랜지스터(N11, N12, N13)를 포함할 수 있다. 그리고, 제11 NMOS 트랜지스터(N11)는 데이터 정보(INF_D)인 제1 데이터 정보(도시되지 않음)를 게이트로 입력받을 수 있고, 제12 NMOS 트랜지스터(N12)는 제2 데이터 정보(도시되지 않음)를 게이트로 입력받을 수 있으며, 제13 NMOS 트랜지스터(N13)는 제3 데이터 정보(도시되지 않음)를 게이트로 입력받을 수 있다.
다시 말하면, 로딩 제어 회로(400B)의 제11 내지 제13 NMOS 트랜지스터(N11, N12, N13) 중 적어도 하나는 데이터 정보(INF_D)인 제1 내지 제3 데이터 정보에 기초하여 턴 온 될 수 있다. 도 4 에서 이미 설명하였듯이, 제11 내지 제13 NMOS 트랜지스터(N11, N12, N13) 중 적어도 하나의 NMOS 트랜지스터가 턴 온 된다는 것은 구동력 제어 회로(300B)에 반영되는 저항 값을 조절할 수 있음을 의미할 수 있다.
즉, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 내지 제3 데이터 정보에 기초하여 구동력 제어 회로(300B)에 반영되는 저항 값을 조절할 수 있다. 따라서, 반도체 메모리 장치는 입출력되는 데이터에 대응하는 안정적인 내부 전압(V_IN)을 생성할 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 회로에 입출력되는 데이터의 데이터 값(DT)을 카운팅하여 데이터 정보(INF_D)를 생성하기 위한 데이터 카운팅 회로(500B)를 더 포함할 수 있다.
카운팅 회로(500B)는 메모리 셀 어레이 회로에 입출력되는 데이터의 데이터 값(DT) 중 예컨대, '1'에 해당하는 데이터의 개수를 카운팅하여 데이터 정보(INF_D)를 생성할 수 있다. 따라서, 데이터 정보(INF_D)는 메모리 셀 어레이 회로에 입출력되는 데이터의 데이터 값(DT) 중 '1'에 해당하는 데이터의 개수가 많고 적음에 대한 정보를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 회로에 입출력되는 데이터의 데이터 값(DT)을 카운팅하여 데이터 정보(INF_D)를 생성할 수 있다. 그리고 반도체 메모리 장치는 액티브 동작시 데이터 정보(INF_D)에 기초하여 제어 전압(DRVP)의 전압 레벨을 제어할 수 있다. 이어서, 반도체 메모리 장치는 제어 전압(DRVP)에 기초하여 안정적인 내부 전압(V_IN)을 생성할 수 있다.
또한, 데이터 정보(INF_D)는 메모리 셀 어레이 회로에 저장된 이전 데이터 값과 현재 입력되는 데이터 값이 서로 다른 경우를 카운팅한 정보일 수 있다. 즉, 데이터 정보(INF_D)는 메모리 셀 어레이 회로에 저장된 이전 데이터 값이 '1'이고 현재 입력되는 데이터 값이 '0'인 경우 또는 메모리 셀 어레이 회로에 저장된 이전 데이터 값이 '0'이고 현재 입력되는 데이터 값이 '1'인 경우 이를 카운팅한 개수에 대한 정보를 포함할 수 있다.
메모리 셀 어레이 회로에 저장된 이전 데이터 값과 현재 입력되는 데이터 값이 서로 다른 경우 내부 전압(V_IN)을 보다 많이 소모할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 회로에 입출력되는 데이터의 데이터 값(DT)에 기초하여 메모리 셀 어레이 회로에 저장된 이전 데이터 값과 현재 입력되는 데이터 값이 서로 다른 경우를 카운팅하여 데이터 정보(INF_D)를 생성할 수 있다. 그리고 반도체 메모리 장치는 액티브 동작시 데이터 정보(INF_D)에 기초하여 제어 전압(DRVP)의 전압 레벨을 제어할 수 있다. 이어서, 반도체 메모리 장치는 제어 전압(DRVP)에 기초하여 안정적인 내부 전압(V_IN)을 생성할 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 전압 비교 회로 200 : 전압 구동 회로
300 : 구동력 제어 회로 1000 : 내부 전압 생성 회로

Claims (13)

  1. 기준 전압과 피드백되는 내부 전압을 비교하여 제어 전압을 생성하는 전압 비교 회로;
    상기 제어 전압에 기초하여 내부 전압을 생성하는 전압 구동 회로; 및
    상기 전압 구동 회로의 구동력을 제어하기 위해 액티브 동작시 활성화되는 활성화 신호에 기초하여 상기 제어 전압의 전압 레벨을 제어하는 구동력 제어 회로를 포함하는
    내부 전압 생성 회로.
  2. 제1항에 있어서,
    상기 구동력 제어 회로는 상기 활성화 신호에 기초하여 상기 제어 전압이 출력되는 노드를 기 설정된 전압 레벨로 구동하는 것을 특징으로 하는 내부 전압 생성 회로.
  3. 제1항에 있어서,
    상기 전압 비교 회로는
    상기 기준 전압과 상기 내부 전압에 대응하는 피드백 전압을 비교하기 위한 비교 회로; 및
    상기 비교 회로의 출력 신호에 따라 전류 미러링 동작을 통해 상기 제어 전압을 생성하는 전류 미러링 회로를 포함하는
    내부 전압 생성 회로.
  4. 제1항에 있어서,
    상기 구동력 제어 회로는 상기 활성화 신호에 기초하여 상기 전압 비교 회로의 출력단을 디스차징하는 것을 특징으로 하는 내부 전압 생성 회로.
  5. 제1항에 있어서,
    상기 구동력 제어 회로는
    상기 활성화 신호에 기초하여 스위칭 동작을 수행하는 스위칭 회로; 및
    상기 스위칭 회로에 저항 값을 반영하는 로딩 회로를 포함하는
    내부 전압 생성 회로.
  6. 제1항에 있어서,
    스큐 제어 신호에 기초하여 상기 구동력 제어 회로에 반영되는 저항 값을 조절하는 스큐 제어 회로를 더 포함하는
    내부 전압 생성 회로.
  7. 제5항에 있어서,
    상기 로딩 회로는 서로 다른 저항 값에 대응하는 복수의 저항을 포함하되,
    상기 복수의 저항 각각은 스큐 제어 신호에 기초하여 선택적으로 활성화되는 것을 특징으로 하는 내부 전압 생성 회로.
  8. 기준 전압과 피드백되는 내부 전압을 비교하여 제어 전압을 생성하는 전압 비교 회로;
    상기 제어 전압에 기초하여 내부 전압을 생성하는 전압 구동 회로;
    상기 전압 구동 회로의 구동력을 제어하기 위해 액티브 동작시 활성화되는 활성화 신호에 기초하여 상기 제어 전압의 전압 레벨을 제어하는 구동력 제어 회로; 및
    상기 내부 전압으로 구동되는 메모리 셀 어레이에 입출력되는 데이터 정보에 기초하여 상기 구동력 제어 회로에 반영되는 저항 값을 조절하는 로딩 제어 회로를 포함하는
    반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 메모리 셀 어레이 회로에 입출력되는 데이터의 데이터 값을 카운팅하여 상기 데이터 정보를 생성하는 데이터 카운팅 회로를 더 포함하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 메모리 셀 어레이 회로에 저장된 이전 데이터 값과 현재 입력되는 데이터 값이 서로 다른 경우를 카운팅하여 상기 데이터 정보를 생성하는 데이터 카운팅 회로를 더 포함하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 구동력 제어 회로는 상기 활성화 신호에 기초하여 상기 제어 전압이 출력되는 노드를 기 설정된 전압 레벨로 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제8항에 있어서,
    상기 구동력 제어 회로는
    상기 활성화 신호에 기초하여 스위칭 동작을 수행하는 스위칭 회로; 및
    상기 스위칭 회로에 저항 값을 반영하는 로딩 회로를 포함하는
    반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 로딩 회로는 서로 다른 저항 값에 대응하는 복수의 저항을 포함하며,
    상기 로딩 제어 회로는 상기 데이터 정보에 기초하여 상기 복수의 저항 중 적어도 하나의 저항을 선택적으로 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
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