KR20120033439A - 반도체 메모리 장치의 내부전압발생회로 - Google Patents

반도체 메모리 장치의 내부전압발생회로 Download PDF

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Abstract

본 발명은 반도체 장치의 내부전압발생회로에 관한 것으로, 특히 내부전압발생회로에서 출력되는 내부전압의 레벨을 안정적으로 유지시킬 수 있는 반도체 장치의 내부 전압 발생 회로에 관한 것이다.
이러한 본 발명은 내부전압 레벨의 전압 강하가 발생되는 구간을 미리 예상하여 예상된 구간에펄스를 활성화시키기 위한 펄스 신호를 생성하는 펄스생성부, 펄스생성부에서 생성되는 펄스 신호에 대응하여 활성화되고, 외부전원전압에 대하여 일정한 전압 레벨을 갖는 기준전압과 출력노드에서 분배되는 분배전압을 비교하여 출력전압을 출력하는 차동증폭부, 차동증폭부의 출력에 대응하여 내부전압을 출력하는 구동부 및 펄스생성부에서 생성되는 펄스 신호에 대응하여 상기 출력전압을 출력하는 보상부를 포함할 수 있다.
따라서 본 발명은 안정적인 내부전압(Vint)의 공급을 위해 전압 안정용 커패시터를 추가적으로 포함하지 않아도 이전에 발생된 내부전압(Vint)의 전류 소모가 큰 구간에서 발생할 수 있는 전압 강하를 보상할 수 있기 때문에 반도체 메모리 장치의 내부전압을 안정적으로 공급할 수 있는 동시에 반도체 메모리 장치의 고집적도를 향상시킬 수 있게 된다.

Description

반도체 메모리 장치의 내부전압발생회로{INTERNAL VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치의 내부전압발생회로에 관한 것으로, 보다 상세하게는 내부전압발생회로에서 출력되는 내부전압의 레벨을 안정적으로 유지시킬 수 있는 반도체 장치의 내부 전압 발생 회로에 관한 것이다.
최근 반도체 메모리 장치는 고집적화, 고성능화 및 저전력화를 추구하고 있다. 이러한 반도체 메모리 장치가 고집적화됨에 따라 칩(chip) 내에 구성되는 각 트랜지스터 등의 소자의 크기는 점점 작아지고 있다. 이에 따라, 작아진 트랜지스터 등의 소자특성에 대해 안정성 및 신뢰성을 보장하기 위한 방법들이 개발되고 있다.
그 방법들 중의 하나가 반도체 메모리 장치 내에 내부전압발생회로를 내장하는 것이다. 왜냐하면, 트랜지스터 등이 작아지기 이전에 인가되던 외부전원전압을 작아진 트랜지스터에 그대로 인가하면 칩 내부에 형성되는 전계로 인해 스트레스(stress)가 증가하여 트랜지스터 등은 동작 불량 또는 파괴될 수 있기 때문이다. 따라서, 반도체 메모리 장치는 작아진 트랜지스터 등의 소자 특성, 예컨대, 문턱전압(threshold voltage)과 항복전압(breakdown voltage) 등을 고려하여 외부전압을 칩 내부에서 소정의 전압레벨로 강하시켜 칩 내부의 전원전압으로 사용하는데, 이러한 동작은 내부전압발생회로에 의해 구현된다. 또한, 내부전압발생회로가 구비된 반도체 메모리 장치는 외부전원전압으로만 작동되는 반도체 메모리 장치에 비하여 전력 소비가 작다.
도 1은 일반적인 반도체 메모리 장치의 내부전압발생회로를 나타내는 회로도이다.
도 1을 참조하면, 일반적인 반도체 메모리 장치의 내부전압발생회로는 차동증폭부(110)와 구동부(120)로 구성된다. 이러한 내부전압발생회로는 차동증폭부(110)를 통해 출력전압(Va)를 출력하고, 출력전압(Va)의 레벨에 따라 구동부(120)를 통해 출력노드(n1)의 레벨을 조절한다. 이러한 출력노드(n1)의 레벨에 따라 내부전압(Vint)이 출력된다.
차동증폭부(110)는 출력노드(n1)의 전압을 분배하는 제1저항(R1), 제2저항(R2), 전류 미러 형식으로 구성된 제1 및 제2엔모스 트랜지스터(N1, N2)와 제1 및 제2피모스 트랜지스터(P1, P2), 차동증폭부(110)에서 출력되는 출력전압(Va)의 출력 속도를 향상시키기 위한 제3 및 제4엔모스 트랜지스터(N3, N4)와 제3 및 제4피모스 트랜지스터(P3, P4)를 포함하여 구성된다. 이러한 차동증폭부(110)는 외부전원전압(VDD)에 대하여 일정한 전압 레벨을 갖는 기준전압(Vref)과 출력노드(n1)에 의해 분배된 분배전압(Vb)을 비교하여 증폭하도록 구성된다.
구동부(120)는 차동증폭부(110)를 통해 출력되는 출력전압(Va)의 레벨을 게이트 단으로 입력받는 제5피모스 트랜지스터(P5)를 포함하여 구성된다. 이때, 제5피모스 트랜지스터(P5)는 출력전압(Va)의 전압 레벨에 따라 외부전원전압(VDD)으로부터 출력노드(n1)로의 차지 동작을 수행한다.
이와 같이 구성되는 일반적인 반도체 메모리 장치의 내부전압발생회로의 동작 특성을 살펴보면, 차동증폭부(110)의 출력을 네거티브 피드백(Negative Feedback) 받아서 동작한다. 이를 좀 더 자세히 살펴보면 일반적인 내부전압발생회로는 기준전압(Vref)과 분배전압(Vb)을 비교하여 내부전압(Vint)이 출력되는데, 만약 내부전압(Vint)의 부하전류소모로 인해 내부전압(Vint)의 레벨이 낮아지게 되면 분배전압(Vb)의 레벨도 낮아지게 된다. 그러면 차동증폭부(110)의 제1엔모스 트랜지스터(N1)에 흐르는 전류는 증가하게 되고, 출력전압(Va)의 레벨은 낮아지게 된다. 이에 따라, 구동부(120)의 제5피모스 트랜지스터(P5)의 전류가 증가하게 되어 결과적으로 내부전압(Vint)의 레벨을 보상하게 된다.
그러나, 일반적인 반도체 메모리 장치의 내부전압발생회로는 그 전의 내부전압(Vint)에서 전류 소모가 발생하면 내부전압(Vint) 레벨의 전압 강하가 발생하게 되고, 이러한 전압강하로 인해 안정적인 내부전압(Vint)의 공급이 어렵게 되며 이로 인해 동작 특성에 문제를 발생시키는 문제점이 있다.
이러한 문제점을 해결하기 위해 일반적인 반도체 메모리 장치의 내부전압발생회로는 안정적인 내부전압(Vint)의 공급을 위해 전압 안정용 커패시터를 추가적으로 포함하여 구성하는 방법이 있으나, 대체적으로 커패시터는 반도체 장치에서 다른 종류의 소자들에 비해 면적을 크게 차지하기 때문에 반도체 메모리 장치의 집적도를 저하시키는 문제점이 있다.
본 발명이 해결하려는 과제는 커패시터 소자를 이용하지 않고 내부전압을 안정적으로 공급할 수 있는 반도체 메모리 장치의 내부전압발생회로를 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 내부전압발생회로는 내부전압 레벨의 전압 강하가 발생되는 구간을 미리 예상하여 예상된 구간에 펄스를 인가하기 위한 펄스 신호를 생성하는 펄스생성부, 펄스생성부에서 생성되는 펄스 신호에 대응하여 활성화되고, 외부전원전압에 대하여 일정한 전압 레벨을 갖는 기준전압과 출력노드에서 분배되는 분배전압을 비교하여 출력전압을 출력하는 차동증폭부, 차동증폭부의 출력에 대응하여 내부전압을 출력하는 구동부 및 펄스생성부에서 생성되는 펄스 신호에 대응하여 상기 출력전압을 출력하는 보상부를 포함할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치의 내부전압발생회로는 내부전압 레벨의 전압 강하가 발생되는 구간을 미리 예상하여 예상된 구간에 펄스 신호를 활성화시키기 위한 펄스 신호를 생성하는 펄스생성부, 펄스생성부에서 생성되는 펄스 신호에 대응하여 활성화되고, 외부전원전압에 대하여 일정한 전압 레벨을 갖는 기준전압과 출력노드에서 분배되는 분배전압을 비교하여 출력전압을 출력하는 차동증폭부, 차동증폭부의 출력에 대응하여 내부전압을 출력하는 제1구동부, 펄스생성부에서 생성되는 펄스 신호에 대응하여 내부전압을 출력하는 제2구동부 및 펄스생성부에서 생성되는 펄스 신호에 대응하여 상기 출력전압을 출력하는 보상부를 포함할 수 있다.
본 발명에 따른 반도체 메모리 장치의 내부전압발생회로는 펄스생성부와 보상부를 구비함으로써, 안정적인 내부전압(Vint)의 공급을 위해 전압 안정용 커패시터를 추가적으로 포함하지 않아도 이전에 발생된 내부전압(Vint)의 전류 소모가 큰 구간에서 발생할 수 있는 전압 강하를 보상할 수 있기 때문에 반도체 메모리 장치의 내부전압을 안정적으로 공급할 수 있는 동시에 반도체 메모리 장치의 고집적도를 향상시킬 수 있게 된다.
또한, 본 발명에 따른 반도체 메모리 장치의 내부전압발생회로는 증폭부를 활성화 또는 비활성화시키는 인에이블부를 구비함으로써, 종래에 비해 보다 안정적으로 내부전압(Vint)를 발생시킬 수 있으며, 전력 소모도 감소시킬 수 있게 된다.
도 1은 일반적인 반도체 메모리 장치의 내부전압발생회로를 나타내는 회로도,
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부전압발생회로를 나타내는 회로도,
도 3은 본 발명의 일실시예에 따른 내부전압발생회로에서 펄스 신호가 활성화 되었을 때의 출력전압(Va)와 내부전압(Vint)를 나타내는 전압 파형도 및
도 4a 및 도 4b는 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부전압발생회로의 펄스생성부를 나타내는 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다. 그러나, 본 발명의 일실시예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 일실시예로 인하여 한정되는 식으로 해석되어서는 안된다. 본 발명의 일실시예는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 쉽게 설명하기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부전압발생회로를 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부전압발생회로는 펄스생성부(210), 차동증폭부(220), 제1구동부(230), 제2구동부(240) 및 보상부(250)를 포함할 수 있다.
펄스생성부(210)는 내부전압(Vint) 레벨의 전압 강하가 발생되는 구간을 미리 예상하여 예상된 구간에 펄스를 활성화시키기 위한 펄스 신호를 생성할 수 있다. 이러한 펄스생성부(210)는 디램(DRAM)에서 사용되는 버스트 신호 또는 내부 라이트 신호인 모드 확인 신호 중 어느 하나 또는 하나 이상의 신호에 대응하여 펄스 신호를 생성하는 것이 바람직할 것이다. 이러한 펄스생성부(210)에 대한 좀 더 상세한 설명은 후술하기로 한다.
차동증폭부(220)는 펄스생성부(210)에서 생성되는 펄스신호에 대응하여 활성화 또는 비활성화된다. 다시 말해, 펄스생성부(210)에서 생성되는 펄스 신호가 활성화되면 차동증폭부(220)는 비활성화되고, 펄스생성부(210)에서 생성되는 펄스 신호가 비활성화되면 차동증폭부(220)는 활성화된다. 이러한 차동증폭부(220)는 펄스생성부(210)에서 펄스 신호가 비활성화되어 차동증폭부(220)가 활성화되면 이전에 출력된 내부전압이 분배된 분배전압(Vb)과 기준전압(Vref)을 비교하여 출력전압(Va)을 출력하는 증폭부(221)와 펄스생성부(210)에서 생성되는 펄스 신호가 활성화되면 증폭부(221)를 비활성화시키고, 펄스생성부(210)에서 생성되는 펄스 신호가 비활성화되면 증폭부(221)를 활성화시키는 인에이블부(222)를 포함할 수 있다.
증폭부(221)는 출력노드(n1)의 전압을 분배하는 제1저항(R1), 제2저항(R2), 전류 미러 형식으로 구성된 제1 및 제2엔모스 트랜지스터(N1, N2)와 제1 및 제2피모스 트랜지스터(P1, P2), 차동증폭부(110)에서 출력되는 출력전압(Va)의 출력 속도를 향상시키기 위한 제3 및 제4엔모스 트랜지스터(N3, N4)와 제3 및 제4피모스 트랜지스터(P3, P4)를 포함하여 구성된다. 이러한 차동증폭부(110)는 외부전원전압(VDD)에 대하여 일정한 전압 레벨을 갖는 기준전압(Vref)과 출력노드(n1)에 의해 분배된 분배전압(Vb)를 비교하여 증폭하도록 구성된다. 상기 증폭부(221)는 활성화되면 제1저항(R1)과 제2저항(R2)에 의해 출력노드(n1)에 입력된 전압이 분배되고, 분배된 전압(Vb)이 제2엔모스 트랜지스터(N2)에 입력된다. 이와 같이 제2엔모스 트랜지스터(N2)에 입력된 분배전압(Vb)과 제1엔모스 트랜지스터(N1)에 입력되는 기준전압(Vref)을 비교하여 출력전압(Va)을 출력한다. 비교 결과, 분배전압(Vb)이 기준전압(Vref)보다 낮은 경우에는 낮은 레벨의 출력 전압(Va)이 출력되고, 분배전압(Vb)이 기준전압(Vref)보다 높은 경우에는 높은 레벨의 출력 전압(Vb)이 출력된다.
인에이블부(222)는 펄스생성부(210)에서 생성되는 펄스 신호에 대응하여 상기 증폭부(221)를 활성화 또는 비활성화시키게 된다. 즉, 인에이블부(222)는 펄스생성부(210)에서 생성되는 펄스 신호가 활성화되면 상기 증폭부(221)를 비활성화시키고, 펄스생성부(210)에서 생성되는 펄스 신호가 비활성화되면 상기 증폭부(221)를 활성화시킨다. 이는, 상기 증폭부(221)가 피드백 방식으로 구성되어 있어 내부전압(Vint)을 출력하는데 있어서 일정 시간이 소모되었는데 이를 보완하기 위함일 것이다. 이러한 인에이블부(222)는 상기 펄스생성부(210)에서 생성되는 펄스 신호를 입력받는 제1인버터(INV1), 제1인버터(INV1)에 의해 반전된 펄스 신호를 입력받는 제5엔모스 트랜지스터(N5)와 제2인버터(INV2), 제2인버터(INV2)에 의해 또한번 반전된 펄스 신호, 즉 펄스생성부(210)로부터 생성된 펄스 신호를 입력받는 제6엔모스 트랜지스터(N6)를 포함하여 구성될 수 있다.
제1구동부(230)는 상기 차동증폭부(210)에서 출력되는 출력전압(Va)의 레벨을 게이트 단으로 입력받는 제5피모스 트랜지스터(P5)를 포함하여 구성된다. 이때, 제5피모스 트랜지스터(P5)는 출력전압(Va)의 전압 레벨이 낮은 경우에 외부전원전압(VDD)으로부터 출력노드(n1)로의 차지 동작을 수행한다.
제2구동부(240)는 펄스생성부(210)에서 생성되는 펄스 신호를 입력받는 제3인버터(INV3)와 상기 제3인버터(INV3)에서 반전되어 출력되는 펄스 신호를 게이트 단으로 입력받는 제6피모스 트랜지스터(P6)를 포함하여 구성된다. 이때, 제6피모스 트랜지스터(P6)는 펄스생성부(210)에서 생성되는 펄스 신호가 활성화되면 외부전원전압(VDD)로부터 출력노드(n1)로의 차지 동작을 수행한다.
보상부(250)는 펄스생성부(210)에서 생성되는 펄스 신호에 대응하여 출력 전압(Va)을 출력한다. 이러한 보상부(250)는 펄스생성부(210)와 차동증폭부(220) 사이에 연결되어 펄스생성부(210)에서 생성되는 펄스 신호를 입력받는 제7엔모스 트랜지스터(N7)를 포함하여 구성될 수 있다. 이때, 제7엔모스 트랜지스터(N7)는 펄스생성부(210)에서 생성되는 펄스 신호가 활성화되면 출력전압(Va)을 출력할 수 있다. 이러한 보상부(250)는 펄스생성부(210)에서 생성되는 펄스 신호가 활성화되었을 때 출력전압(Va)의 전압 레벨을 일정 레벨 이하로 유지하기 위한 구성부로, 상기 출력전압(Va)의 전압 레벨을 일정 레벨 이하로 유지시킴으로써, 제1구동부(230)의 제5피모스 트랜지스터(P5)를 일정 수준 이상의 턴온 상태로 유지시키도록 한다. 이에 따라, 펄스 신호가 활성화되었을 때는, 제1구동부(230) 및 제2구동부(240)가 함께 내부전압(Vint)을 출력하도록 하되, 증폭부(221)는 인에이블부(222)에 의해 비활성화되도록 함으로써 전압 강하가 발생치 않도록 하며 전력 소모 및 내부전압(Vint)을 출력하는데 걸리는 시간을 감소시킬 수 있다.
이와 같이 구성되는 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부전압발생회로의 동작 특성을 살펴보면, 내부전압(Vint)이 전류 소모가 커지는 구간에 전압 강하를 보상하기 위해 펄스생성부(210)는 펄스 신호를 생성하여 펄스 신호를 활성화시킨다.
상기 펄스 신호가 하이(High) 레벨로 활성화되는 구간에서는 인에이블부(222)의 제5엔모스 트랜지스터(N5)는 턴오프되고, 제6엔모스 트랜지스터(N6)는 턴온되어 증폭부(221)는 비활성화된다. 한편, 제2구동부(240)의 제6피모스 트랜지스터(P6)는 턴온되어 외부전원전압(VDD)로부터 출력노드(n1)로의 차지 동작을 수행한다. 또한, 보상부(250)는 제7엔모스 트랜지스터(N7)가 턴온되어 출력전압(Va)을 출력하게 된다. 이와 같이 출력된 출력전압(Va)은 제1구동부(230)의 제5피모스 트랜지스터(P5)의 게이트 단으로 입력되어 내부전압(Vint)를 출력하게 된다.
한편, 상기 펄스 신호가 로우(Low) 레벨로 비활성화되는 구간에서는 인에이블부(222)의 제5엔모스 트랜지스터(N5)는 턴온되고, 제6엔모스 트랜지스터(N6)는 턴오프되어 증폭부(221)는 활성화된다. 이와 같이, 활성화된 증폭부(221)는 이전의 내부전압(Vint)를 제1저항(R1) 및 제2저항(R2)을 통해 분배하고 분배된 분배전압(Vb)와 기준전압(Vref)을 비교하여 출력전압(Va)을 출력하게 된다. 이러한 출력전압(Va)의 레벨에 따라 외부전원전압(VDD)로부터 출력노드(n1)로의 차지 동작을 수행한다. 한편, 제2구동부(240)의 제6피모스 트랜지스터(P6)는 턴오프되고, 보상부(240)의 제7엔모스 트랜지스터(N7)도 턴오프된다.
이와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부전압발생회로는 내부전압(Vint)의 전류소모가 커지는 구간에서는 펄스 신호를 활성화시켜 증폭부(221)는 비활성화시키고 보상부(250)에 의해 출력 전압(Va)이 출력되도록 하며 제2구동부(240)를 구동시킴으로써 불필요한 전력소모를 감소시킬 수 있고 내부전압(Vint)의 전압 강하가 발생하지 않도록 할 수 있다.
이때, 도 2에서는, 제2구동부(240)를 포함하여 설명하였으나, 이에 한정되는 것은 아니고, 펄스생성부(210), 차동증폭부(220), 제1구동부(230) 및 보상부(250)만을 포함하여 구성될 수 있다.
도 3은 본 발명의 일실시예에 따른 내부전압발생회로에서 펄스 신호가 활성화 되었을 때의 출력전압(Va)와 내부전압(Vint)를 나타내는 전압 파형도이다.
도 3을 살펴보기 전에, 도 3에 기술된 A는 종래 내부전압발생회로에서의 전압 파형을 나타내는 것이고, B는 본 발명의 실시예에 따른 내부전압발생회로에서의 전압 파형을 나타내는 것이다.
도 3을 살펴보면, a~b 구간이 내부전압(Vint)의 전류 소모가 큰 구간이고, 전류소모가 큰 구간이므로 펄스 신호가 활성화되어 있음을 알 수 있다.
먼저, 내부전압(Vint)의 전압 파형을 살펴보면, 종래 전압 파형인 A는 a시점 이후에 일시적으로 전압이 하강하는 것을 알 수 있다. 이와 같이 전압 하강이 일어나면 차동증폭부(220)의 증폭 동작에 따라 내부 전압(Vint)를 목표 전압으로 상승시킨다. 그러나, 전압 하강이 일어난 경우에 차동증폭부(220)의 증폭 동작에 따라 내부 전압(Vint)을 목표 전압으로 상승시키기까지의 증폭 동작은 많은 전력 및 시간을 소모하게 된다. 한편, 본 발명의 일실시예에 따른 전압 파형인 B는 a시점 이후에 1.1V이상으로 유지 즉, a시점 이후에 크게 전압이 상승하거나 하강하지 않음을 알 수 있다. 이와 같이, 전압 하강이 발생하는 구간에는 펄스를 활성화시켜 차동증폭부(220)를 비활성화시키고, 제2구동부(240)와 보상부(250)를 구동시켜 안정적인 내부전압(Vint)을 공급함으로써 반도체 메모리 장치가 안정적으로 구동할 수 있다.
또한, 출력전압(Va)의 파형을 살펴보면, 종래 전압 파형인 A는 a구간에서 0.8V이상으로 전압이 유지되는 것을 알 수 있다. 그러나, 제1구동부(230)는 제5피모스 트랜지스터(P5)를 포함하여 구성되어 있어 출력전압(Va)의 전압 레벨이 낮은 경우에 출력노드(n1)로의 차지동작을 수행하게 된다. 한편, 본 발명의 일실시예에 따른 전압 파형인 B는 a구간에서 b구간까지 전압이 0.7V이하로 하강하는 것을 알 수 있다. 이와 같이, 보상부(250)를 통해 출력전압(Va)의 전압 레벨을 하강시킴으로써 출력노드(n1)로의 차지동작이 수행되어 안정적인 내부전압(Vint)을 공급할 수 있게 된다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부전압발생회로의 펄스생성부를 나타내는 회로도이다.
먼저, 도 4a를 살펴보면, 펄스생성부(210)는 내부전압(Vint)의 전류 소모가 커지는 시점에 활성화되는 펄스 신호의 타이밍 및 펄스 폭을 조절하기 위한 회로이다.
이러한 펄스생성부(210)는 제1딜레이회로(211), 제1낸드게이트(ND1) 및 제1앤드게이트(AND1)를 포함하여 구성될 수 있다.
제1딜레이회로(211)는 타이밍 신호(ts)를 입력받아 출력한다.
제1낸드게이트(ND1)는 상기 제1딜레이회로(211)에서 출력된 신호 및 타이밍 신호(ts)를 낸드연산하여 출력한다.
제1앤드게이트(AND1)는 상기 제1낸드게이트(ND1)에서 출력된 신호 및 타이밍 신호(ts)를 앤드연산하여 출력한다.
이와 같이 구성된 펄스생성부(210)에서 출력되는 펄스 신호는 타이밍 신호(ts)의 펄스 폭이 조절된 신호이다. 이때, 펄스 폭의 조절 강도는 제1딜레이회로(211)의 지연시간에 따라 달라진다. 이렇게 생성된 펄스 신호의 펄스 폭에 따라 제2구동부(240)에서 내부전압(Vint)를 출력하는 시간이 달라지므로 펄스 폭의 조절정도, 즉, 상기 제1딜레이회로(211)의 지연시간은 내부전압발생회로의 내부전압(Vint) 유지 정도 및 내부전압발생회로를 포함하는 반도체 메모리 장치에서 내부전압(Vint)를 사용하는 정도에 따라 설정하는 것이 바람직할 것이다. 또한, 타이밍 신호(ts)는 내부전압(Vint)의 전류 소모가 많은 구간에 활성화되는 신호를 사용하는 것이 바람직할 것이다. 예를 들어, 디램(DRAM)에서 사용되는 버스트 신호가 타이밍 신호(ts)로 사용하기에 적합할 것이다. 왜냐하면, 디램(DRAM)에서 라이트 및 리드 동작은 코어 전압(VCORE)의 전류를 보다 많이 소모하는 동작이므로 라이트 및 리드 동작에 따라 코어 전압(VCORE)에 대한 전압 강하가 일어날 수 있기 때문이다. 여기서, 버스트 신호는 디램(DRAM)에서 라이트(Write) 또는 리드(Read) 동작 시에 데이터가 연속으로 입출력되는 버스트 동작 구간을 알려주는 내부 신호를 일컫는다.
도 4b를 살펴보면, 펄스생성부(210)는 모드 확인 신호(mode)를 추가로 입력받아 모드 확인 신호(mode)가 활성화되는 경우에는 펄스 신호(pulse)를 생성하고 모드 확인 신호(mode)가 비활성화되는 경우에는 펄스 신호(pulse)를 생성하지 않는다.
이러한 펄스생성부(210)는 제1딜레이회로(211), 제2딜레이회로(212), 제1낸드게이트(ND1), 제1앤드게이트(AND1) 및 제2앤드게이트(AND2)를 포함하여 구성될 수 있다.
제1딜레이회로(211)는 타이밍 신호(ts)를 입력받아 출력한다.
제2딜레이회로(212)는 타이밍 신호(ts)를 지연한다.
제1낸드게이트(ND1)는 상기 제1딜레이회로(211)에서 출력된 신호 및 타이밍 신호(ts)를 낸드연산하여 출력한다.
제1앤드게이트(AND1)는 상기 제1낸드게이트(ND1)에서 출력된 신호 및 타이밍 신호(ts)를 앤드연산하여 출력한다.
제2앤드게이트(ADN2)는 제2딜레이회로(212)에서 출력된 신호 및 타이밍 신호(ts)를 앤드연산하여 모드 타이밍 신호(ts1)를 생성한다.
이와 같이 구성되는 펄스생성부(210)에서 생성되는 펄스 신호는 타이밍 신호(ts)가 두 가지 모드 이상에서 활성화되는 신호이다. 이때, 도 4b의 회로는 펄스 신호(pulse)를 타이밍 신호(ts)의 타이밍을 기반으로 생성하되, 두 가지 모드 중 특정 모드에서만 펄스 신호가 활성화되는 경우에만 사용될 수 있는 펄스 신호를 생성하는 회로이다. 즉, 상술한 바와 같이, 버스트 신호는 디램(DRAM)에서 라이트 또는 리드 동작시에 활성화되는 신호인데, 디램의 모델에 따라 리드 동작보다 라이트 동작에서 코어 전압(VCORE)의 소모가 더 심한 경우가 있다. 따라서, 디램의 라이트 동작에서만 펄스 신호를 생성하기 위해 타이밍 신호(ts)로서 상기 버스트 신호를 사용하고 모드 확인 신호(mode)로서 내부 라이트 신호를 사용하면, 상기 펄스생성부(210)는 디램의 라이트 동작 중 코어 전압(VCORE)을 사용하는 전류가 커지는 시점에서 활성화되는 펄스 신호를 생성할 수 있다. 이때, 내부 라이트 신호는 라이트 동작을 나타내는 디램 커맨드 신호 생성부에서 생성되는 내부 신호를 말한다. 또한, 상기 펄스생성부(210)는 제2딜레이회로(212)의 지연 시간을 조절함에 따라 펄스 신호가 적절한 타이밍에 활성화될 수 있도록 조절할 수 있다.
이에 따라, 본 발명에 따른 반도체 메모리 장치의 내부전압발생회로는 펄스생성부(210)와 보상부(250)를 구비함으로써, 안정적인 내부전압(Vint)의 공급을 위해 전압 안정용 커패시터를 추가적으로 포함하지 않아도 이전에 발생된 내부전압(Vint)의 전류 소모가 큰 구간에서 발생할 수 있는 전압 강하를 보상할 수 있기 때문에 반도체 메모리 장치의 내부전압을 안정적으로 공급할 수 있는 동시에 반도체 메모리 장치의 고집적도를 향상시킬 수 있게 된다.
또한, 본 발명에 따른 반도체 메모리 장치의 내부전압발생회로는 증폭부(211)를 활성화 또는 비활성화시키는 인에이블부(212)를 구비함으로써, 종래에 비해 보다 안정적으로 내부전압(Vint)를 발생시킬 수 있으며, 전력 소모도 감소시킬 수 있게 된다.
110/220: 차동증폭부 120: 구동부
210: 펄스생성부 211: 제1딜레이회로
212: 제2딜레이회로 221: 증폭부
222: 인에이블부 230: 제1구동부
240: 제2구동부 250: 보상부

Claims (13)

  1. 내부전압 레벨의 전압 강하가 발생되는 구간을 미리 예상하여 예상된 구간에펄스를 활성화시키기 위한 펄스 신호를 생성하는 펄스생성부;
    상기 펄스생성부에서 생성되는 펄스 신호에 대응하여 활성화되고, 외부전원전압에 대하여 일정한 전압 레벨을 갖는 기준전압과 출력노드에서 분배되는 분배전압을 비교하여 출력전압을 출력하는 차동증폭부;
    상기 차동증폭부의 출력에 대응하여 내부전압을 출력하는 구동부; 및
    상기 펄스생성부에서 생성되는 펄스 신호에 대응하여 상기 출력전압을 출력하는 보상부;
    를 포함하는 반도체 메모리 장치의 내부전압발생회로.
  2. 제1항에 있어서, 상기 차동증폭부는,
    상기 펄스생성부에서 펄스 신호가 활성화되면 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  3. 제1항 또는 제2항에 있어서, 상기 차동증폭부는,
    상기 펄스생성부에서 펄스 신호가 비활성화되어 상기 차동증폭부가 활성화되면 이전에 출력된 내부전압이 분배된 분배전압과 상기 기준전압을 비교하여 출력전압을 출력하는 증폭부; 및
    상기 펄스생성부에서 생성되는 펄스 신호가 활성화되면 상기 증폭부를 비활성화시키고, 상기 펄스생성부에서 생성되는 펄스 신호가 비활성화되면 상기 증폭부를 활성화시키는 인에이블부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  4. 제1항에 있어서, 상기 보상부는,
    상기 펄스생성부에서 생성되는 펄스 신호가 활성화되어 상기 차동증폭부가 비활성화되면 출력전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  5. 제1항에 있어서, 상기 펄스생성부는,
    버스트 신호 또는 모드 확인 신호 중 어느 하나 또는 하나 이상의 신호에 대응하여 상기 펄스 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  6. 제5항에 있어서, 상기 모드 확인 신호는,
    내부 라이트 신호인 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  7. 내부전압 레벨의 전압 강하가 발생되는 구간을 미리 예상하여 예상된 구간에 펄스 신호를 활성화시키기 위한 펄스 신호를 생성하는 펄스생성부;
    상기 펄스생성부에서 생성되는 펄스 신호에 대응하여 활성화되고, 외부전원전압에 대하여 일정한 전압 레벨을 갖는 기준전압과 출력노드에서 분배되는 분배전압을 비교하여 출력전압을 출력하는 차동증폭부;
    상기 차동증폭부의 출력에 대응하여 내부전압을 출력하는 제1구동부;
    상기 펄스생성부에서 생성되는 펄스 신호에 대응하여 내부전압을 출력하는 제2구동부; 및
    상기 펄스생성부에서 생성되는 펄스 신호에 대응하여 상기 출력전압을 출력하는 보상부;
    를 포함하는 반도체 메모리 장치의 내부전압발생회로.
  8. 제7항에 있어서, 상기 차동증폭부는,
    상기 펄스생성부에서 펄스 신호가 활성화되면 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  9. 제7항 또는 제8항에 있어서, 상기 차동증폭부는,
    상기 펄스생성부에서 펄스 신호가 비활성화되어 상기 차동증폭부가 활성화되면 이전에 출력된 내부전압이 분배된 분배전압과 상기 기준전압을 비교하여 출력전압을 출력하는 증폭부; 및
    상기 펄스생성부에서 생성되는 펄스 신호가 활성화되면 상기 증폭부를 비활성화시키고, 상기 펄스생성부에서 생성되는 펄스 신호가 비활성화되면 상기 증폭부를 활성화시키는 인에이블부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  10. 제7항에 있어서, 상기 제2구동부는,
    상기 펄스생성부에서 생성되는 펄스 신호가 활성화되어 상기 차동증폭부가 비활성화되면 내부전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  11. 제7항에 있어서, 상기 보상부는,
    상기 펄스생성부에서 생성되는 펄스 신호가 활성화되어 상기 차동증폭부가 비활성화되면 출력전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  12. 제7항에 있어서, 상기 펄스생성부는,
    버스트 신호 또는 모드 확인 신호 중 어느 하나 또는 하나 이상의 신호에 대응하여 상기 펄스 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
  13. 제12항에 있어서, 상기 모드 확인 신호는,
    내부 라이트 신호인 것을 특징으로 하는 반도체 메모리 장치의 내부전압발생회로.
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