KR100406579B1 - 램버스 디램의 출력 버퍼 회로 - Google Patents

Abstract

본 발명은 오픈 드레인 구조를 갖는 램버스 디램의 출력 버퍼 회로에 관한 것으로, 리드 동작시 초기의 일정 구간동안 출력 드라이버의 채널에 흐르는 전류의 양을 증가시켜 원하는 출력 스윙폭을 얻음으로써 안정되게 동작할 수 있다. 이를 위해, 본 발명의 램버스 디램의 출력 버퍼 회로는 오픈 드레인 구조를 갖는 출력 버퍼 회로에 있어서, 리드 명령시 메모리 셀로부터 독출된 데이터를 입력하는 출력 드라이버 수단과, 상기 출력 드라이버 수단의 출력 신호와 제어 신호에 의해 데이터 출력 패드의 전위를 접지전압으로 방전시키는 직렬 접속된 제 1 및 제 2 풀다운 스위칭 수단과, 상기 리드 명령의 초기 동작시 일정 구간동안 펄스 신호를 발생하는 펄스 발생 수단과, 상기 펄스 발생 수단의 출력 신호에 의해 상기 제 1 풀다운 스위칭 수단의 채널에 흐르는 전류의 량을 증가시키는 전류 안정화 수단을 포함하여 이루어진 것을 특징으로 한다.

Description

램버스 디램의 출력 버퍼 회로{CIRCUIT OF OUTPUT DRIVER IN RAMBUS DRAM}

본 발명은 램버스(Rambus) 디램(DRAM)의 출력 드라이버 회로에 관한 것으로,특히 리드 동작시 초기의 일정 구간동안 출력 드라이버의 채널에 흐르는 전류의 양을 증가시켜 원하는 출력 스윙폭을 얻음으로써, 안정되게 동작할 수 있는 램버스 디램의 출력 버퍼 회로에 관한 것이다.

도 1a은 종래의 오픈 드레인(open drain) 구조를 갖는 출력 버퍼 회로를 도시한 회로도이다.

도시된 바와 같이, 리드 명령 디코더부(1)에 의해 선택된 메모리 셀(2)로부터 독출된 데이터(Data)를 입력하는 출력 드라이버단(P1, N1)과, 상기 출력 드라이버단(P1, N1)의 출력 신호에 의해 패드(3)의 전위를 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N2)와, 전원전압(Vterm)과 상기 패드(3) 사이에 접속된 저항(Rterm)으로 구성된다.

상기 종래의 출력 버퍼 회로는 데이터(Data)의 상태에 따라 NMOS 트랜지스터(N2)가 온(on)/오프(off)가 결정되고, 디바이스 외부에 연결된 저항(Rterm)과 NMOS 트랜지스터(N2)의 온(on) 저항에 의해 동작점(A)이 결정된다(도 1b 참조). 이때, A의 동작점에서는 출력 임피던스가 작기 때문에 순간적인 전압 변화에도 NMOS 트랜지스터(N2)를 통해 흐르는 전류(Ids)의 변화가 크다. 이러한 현상은 도 1b의 그래프에서 동작점이 라이너(liner) 영역(①영역)으로 갈수록 더욱 심해진다.

도 1a의 출력 버퍼 회로와 같이 동작점이 라이너(liner) 영역(도 1b의 ①영역)으로 가는 것을 방지하기 위하여, 종래의 출력 버퍼 회로는 도 2a에 도시된 바와 같이, 2개의 NMOS 트랜지스터(N2, N3)를 직렬로 연결하여 구성하였다. 따라서,상기 NMOS 트랜지스터(N2)는 전원전압(Vdd)보다 낮은 전압으로 동작이 제어된다.

하지만, NMOS 트랜지스터(N2)가 백 바이어스(back bias) 효과에 의하여 문턱 전압(Vtn)값이 커져 라이터 영역(① 영역)이 증가하게 되어 동작점의 출력 임피던스가 작아지게 된다.

도 2a의 출력 버퍼 회로는 도 1a에 도시된 종래의 출력 버퍼 회로보다는 게이트 컨트롤 전압을 낮추어 포화 영역(② 영역)을 증가시킬 수 있으나, NMOS 트랜지스터(N3)를 직렬 연결함에 의해 백 바이어스 효과가 발생하여 NMOS 트랜지스터(N2) 의 문턱전압값이 커지게 되어 라이너 영역(① 영역)이 증가하게 된다.

이는 도 3에 도시된 바와 같이, 한 채널 상에 여러개의 디바이스(10_n_)가 연결되어 있을 경우, 연속적인 디바이스 액세스시 앞단의 디바이스 액세스에 의해 뒷단의 디바이스 액세스때는 라이너(liner) 영역에서 동작하게 된다. 이는 리드 동작시 뒷단의 디바이스의 출력 전류값(I_DS)이 작아 오동작을 유발하는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리드 동작시 초기의 일정 구간동안 출력 드라이버의 채널에 흐르는 전류의 양을 증가시켜 원하는 출력 스윙폭을 얻음으로써, 안정되게 동작할 수 있는 램버스 디램의 출력 버퍼 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 램버스 디램의 출력 버퍼 회로는,

오픈 드레인 구조를 갖는 출력 버퍼 회로에 있어서,

리드 명령시 메모리 셀로부터 독출된 데이터를 입력하는 출력 드라이버 수단과,

상기 출력 드라이버 수단의 출력 신호와 제어 신호에 의해 데이터 출력 패드의 전위를 접지전압으로 방전시키는 직렬 접속된 제 1 및 제 2 풀다운 스위칭 수단과,

상기 리드 명령의 초기 동작시 일정 구간동안 펄스 신호를 발생하는 펄스 발생 수단과,

상기 펄스 발생 수단의 출력 신호에 의해 상기 제 1 풀다운 스위칭 수단의 채널에 흐르는 전류의 량을 증가시키는 전류 안정화 수단을 포함하여 이루어진 것을 특징으로 한다.

본 발명의 램버스 디램의 출력 버퍼 회로에 있어서, 상기 출력 드라이버 수단은 PMOS 트랜지스터로 구성된 풀업 드라이버단과, NMOS 트랜지스터로 구성된 풀다운 드라이버단으로 구성된 것을 특징으로 한다.

본 발명의 램버스 디램의 출력 버퍼 회로에 있어서, 상기 제 1 및 제 2 풀다운 스위칭 수단은 NMOS 트랜지스터로 각각 구성된 것을 특징으로 한다.

상기 전류 안정화 수단은 MOS 트랜지스터로 구성되며, 특히 PMOS 트랜지스터로 구성된 것을 특징으로 한다.

상기 안정화 수단은 상기 제 1 풀다운 스위칭 수단의 게이트로외부전압(Vext)을 공급하는 것을 특징으로 한다.

도 1a는 종래 램버스 디램의 출력 버퍼 회로도

도 1b는 도 1a에 도시된 NMOS 트랜지스터(N2)의 동작 파형도

도 2a는 종래 램버스 디램의 다른 출력 버퍼 회로도

도 2b는 도 2a에 도시된 NMOS 트랜지스터(N2)의 동작 파형도

도 3은 종래 램버스 디램의 문제점을 설명하기 위한 개략도

도 4a는 본 발명에 의한 램버스 디램의 출력 버퍼 회로도

도 4b는 도 4a에 도시된 NMOS 트랜지스터(N2)의 동작 파형도

* 도면의 주요부분에 대한 부호의 설명 *

1 : 리드 명령 디코더부 2 : 메모리 셀부

3 : 패드부 4 : 펄스 발생부

12 : 데이터 수신부 13 : 입력 버퍼단

10_1∼10_n : 드라이버단

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 4a는 본 발명에 의한 오픈 드레인 구조를 갖는 출력 버퍼 회로를 나타낸 회로도이다.

도시된 바와 같이, 본 발명의 출력 버퍼 회로는 리드 명령시 메모리 셀(2)로부터 독출된 데이터(Data)를 입력하는 출력 드라이버부(P1, N1)와, 상기 출력 드라이버부(P1, N1)의 출력 신호와 제어 신호(φS)에 의해 데이터 출력 패드의 전위를 접지전압(Vss)으로 방전시키는 직렬 접속된 제 1 및 제 2 풀다운 스위칭부(N2, N3)와, 상기 리드 명령시 초기의 일정 구간동안 펄스 신호를 발생하는 펄스 발생부(4)와, 상기 펄스 발생부(4)의 출력 신호에 의해 상기 제 1 풀다운 스위칭부(N2)의 게이트로 외부전압(Vext)을 공급하는 PMOS 트랜지스터(P2)로 구성된다.

리드 동작시 메모리 셀(2)로부터 독출된 데이터(Data)에 의해 출력 드라이버부(P1, N1)가 동작하여 입력 데이터(Data)의 반전 신호를 출력한다. 이때, 출력 드라이버부(P1, N1)에서 출력된 데이터는 풀다운 트랜지스터(N2)의 게이트로 입력되어 풀다운 트랜지스터(N2)의 동작을 제어하게 된다. 상기 출력 드라이버부(P1, N1)의 출력 신호에 의해 동작이 제어되는 풀다운 트랜지스터(N2)와 제어 신호(φS)에 의해 동작이 제어되는 풀다운 트랜지스터(N3)에 의해 출력 패드(3)의 전위를 접지전압(Vss)으로 방전시킨다.

본 발명은 리드 동작의 초기시 상기 풀다운 트랜지스터(N2)의 게이트 전압을 증가시켜 트랜지스터(N2)를 통해 흐르는 전류의 양을 증가시킴으로써, 풀 다운(pull down) 동작시 상기 풀다운 트랜지스터(N2)가 백 바이어스 효과에 의해 문턱전압(Vtn)이 증가하는 것과 Vds-Ids 특성 곡선중 라이너(liner) 영역이 증가하는 것을 방지하였다.

이를 위해, 본 발명에서는 도시된 바와 같이, 리드 명령의 초기시 일정 구간동안 펄스 신호를 발생하는 펄스 발생부(4)와, 이 펄스 발생부(4)의 출력 신호에 의해 상기 풀다운 트랜지스터(N2)의 게이트로 외부전압(Vext)을 공급하는 PMOS 트랜지스터(P2)를 추가로 구성하였다. 따라서, 리드 초기 동작에서는 도 4b의 그래프에서와 같이, 상기 풀다운 트랜지스터(N2)의 구동 전압이 증가하므로서, 채널의 전압 변화에 무관하게 일정한 전류를 출력할 수 있다.

본 발명의 출력 버퍼 회로는 채널 상에서 디바이스가 연속적으로 액세스될 경우, 앞단의 디바이스가 액세스된 후 다음 단의 디바이스가 액세스될 때 상호간의 영향이 최소화 할 수 있다.

이상에서 설명한 바와 같이, 본 발명의 램버스 디램의 출력 버퍼 회로에 의하면, 리드 동작시 초기의 일정 구간동안 출력 드라이버의 채널에 흐르는 전류의 양을 증가시켜 원하는 출력 스윙폭을 얻음으로써, 안정되게 동작할 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 오픈 드레인 구조를 갖는 출력 버퍼 회로에 있어서,

   리드 명령시 메모리 셀로부터 독출된 데이터를 입력하는 출력 드라이버 수단과,

   상기 출력 드라이버 수단의 출력 신호와 제어 신호에 의해 데이터 출력 패드의 전위를 접지전압으로 방전시키는 직렬 접속된 제 1 및 제 2 풀다운 스위칭 수단과,

   상기 리드 명령의 초기 동작시 일정 구간동안 펄스 신호를 발생하는 펄스 발생 수단과,

   상기 펄스 발생 수단의 출력 신호에 의해 상기 제 1 풀다운 스위칭 수단의 채널에 흐르는 전류의 량을 증가시키는 전류 안정화 수단을 포함하여 이루어진 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.
2. 제 1 항에 있어서,

   상기 출력 드라이버 수단은 PMOS 트랜지스터로 구성된 풀업 드라이버단과, NMOS 트랜지스터로 구성된 풀다운 드라이버단으로 구성된 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.
3. 제 1 항에 있어서,

   상기 제 1 및 제 2 풀다운 스위칭 수단은 NMOS 트랜지스터로 각각 구성된 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.
4. 제 1 항에 있어서,

   상기 전류 안정화 수단은 MOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.
5. 제 4 항에 있어서,

   상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.
6. 제 1 항에 있어서,

   상기 안정화 수단은 상기 제 1 풀다운 스위칭 수단의 게이트로 외부전압(Vext)을 공급하는 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.