KR100480599B1 - 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법 - Google Patents

데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법 Download PDF

Info

Publication number
KR100480599B1
KR100480599B1 KR10-2002-0032603A KR20020032603A KR100480599B1 KR 100480599 B1 KR100480599 B1 KR 100480599B1 KR 20020032603 A KR20020032603 A KR 20020032603A KR 100480599 B1 KR100480599 B1 KR 100480599B1
Authority
KR
South Korea
Prior art keywords
intermediate node
data
input
ground power
terminal
Prior art date
Application number
KR10-2002-0032603A
Other languages
English (en)
Other versions
KR20030095085A (ko
Inventor
정인영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0032603A priority Critical patent/KR100480599B1/ko
Priority to US10/323,971 priority patent/US6826089B2/en
Priority to JP2003148821A priority patent/JP4037320B2/ja
Priority to EP03253634A priority patent/EP1372156B1/en
Priority to DE60311187T priority patent/DE60311187T2/de
Publication of KR20030095085A publication Critical patent/KR20030095085A/ko
Application granted granted Critical
Publication of KR100480599B1 publication Critical patent/KR100480599B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

입력되는 데이터 패턴에 의한 데이터 출력시점(tQ)의 변동을 최소화하기 위한 데이터 출력 드라이버 및 데이터 출력방법이 제공된다. 입력단으로 입력되는 데이터를 출력단으로 드라이빙하기 위한 데이터 출력 드라이버는 중간노드; 상기 중간노드 및 접지전원사이에 접속되고, 상기 입력단으로 입력되는 상기 데이터를 상기 중간노드를 통하여 상기 출력단으로 드라이빙하기 위한 제1드라이버; 상기 출력단 및 상기 중간노드사이에 접속되고, 제어단으로 입력되는 인에이블신호에 응답하여 상기 중간노드와 상기 출력단을 접속하기 위한 제2드라이버; 및 상기 중간노드 및 상기 접지전원사이에 접속되고, 제어단으로 입력되는 제어신호에 응답하여 상기 중간노드로 유입되는 전류의 일부를 상기 접지전원으로 흐르게 하여 상기 중간노드의 전압을 일정하게 유지하기 위한 전압제어회로를 구비한다.

Description

데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터 출력 드라이버 및 데이터 출력방법{Data output driver and data output method for minimizing tQ variation caused by data pattern}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 입력되는 데이터 패턴에 의한 데이터의 출력시점(tQ)의 변동을 최소화하기 위한 데이터 출력 드라이버 및 데이터 출력방법에 관한 것이다.
반도체 메모리장치는 고집적화, 저전력화, 및 고속화되어 가는 추세이다. 즉 좀더 많은 데이터를 좀더 빠른 속도로 처리하고, 좀더 적은 전력을 소모하는 반도체 메모리장치가 요구되고 있다. 이에 따라 반도체 메모리장치의 고속동작을 위해 시스템 클럭(system clock)에 동기되어 동작하는 싱크로너스 디램(synchronous dynamic random access memory)이 개발되었다.
또한, 근래에는 더 높은 동작속도의 요구에 따라, 시스템 클럭의 상승에지 (rising edge) 및 하강에지(falling edge)에 모두 동기되어 데이터를 입출력하는 DDR(Dual Data Rate) 싱크로너스 디램 및 램버스 디램(RamBus DRAM)이 개발되었다.
도 1은 tQ를 나타내는 타이밍도이다. 도 1을 참조하면, 싱크로너스 디램 및 램버스디램에서, 시스템 클럭(CLOCK)에 동기되어 다수개의 입출력 패드들을 통해 각 데이터(D)가 출력되는 시점(tQ)은 거의 일정한 것이 바람직하다.
여기서, tQ=0은 데이터(D)의 중앙이 시스템 클락(CLOCK)의 상승에지와 일치되는 경우를 의미하고, tQ=Δt는 데이터의 중앙이 시스템 클락(CLOCL)의 상승에지로부터 소정시간 뒤로 밀린 후에 출력되는 것을 의미한다.
따라서, 다수개의 입출력 패드들을 통해 각각 출력되는 데이터의 출력시점 (tQ)이 서로 다를 경우, 반도체 장치의 성능은 저하된다.
또한, 반도체 메이커는 램버스 디램(Rambus DRAM) 테스트시, 입출력 패드들을 통한 데이터 출력시점(tQ)을 소정의 기준사양(specification)에 따라 테스트하고, 그 기준사양을 만족시키지 못하는 램버스 디램은 불량으로 처리된다. 따라서 반도체 칩의 수율(Yield)이 감소될 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 입력되는 데이터 패턴에 의한 데이터 출력시점(tQ)의 변동을 최소화하기 위한 데이터 출력 드라이버 및 데이터 출력방법을 제공하는 것이다.
본 발명에 따른 입력단으로 입력되는 데이터를 출력단으로 드라이빙하기 위한 데이터 출력 드라이버는 중간노드; 상기 중간노드 및 접지전원사이에 접속되고, 상기 입력단으로 입력되는 상기 데이터를 상기 중간노드를 통하여 상기 출력단으로 드라이빙하기 위한 제1드라이버; 상기 출력단 및 상기 중간노드사이에 접속되고, 제어단으로 입력되는 인에이블신호에 응답하여 상기 중간노드와 상기 출력단을 접속하기 위한 제2드라이버; 및 상기 중간노드 및 상기 접지전원사이에 접속되고, 제어단으로 입력되는 제어신호에 응답하여 상기 중간노드의 전류를 상기 접지전원으로 흐르게 하여 상기 중간노드의 전압을 일정하게 유지하기 위한 전압제어회로를 구비한다.
상기 전압제어회로는 상기 데이터 출력 드라이버가 데이터 독출 동작을 경우, 상기 제2드라이버를 통하여 상기 중간노드로 유입되는 충전전류의 일부를 상기 중간노드로부터 상기 접지전원으로 흐르게 하여, 상기 중간노드의 전압을 일정하게 유지하기 위한 회로이다.
본 발명에 따른 입력단과 출력단을 구비하는 데이터 출력 드라이버는 데이터 독출동작시, 상기 출력단과 중간노드사이에 형성되는 제1전류패스; 상기 데이터 독출동작시, 상기 입력단으로 입력되는 데이터를 상기 중간노드를 통하여 상기 출력단으로 드라이빙하기 위한 드라이버; 및 상기 데이터 독출동작시, 상기 중간노드와 접지전원사이에 형성되는 제2전류패스를 구비한다.
상기 제2전류패스는 상기 제1전류패스를 통하여 상기 중간노드로 유입되는 충전전류의 일부를 상기 접지전원으로 흐르게 하기 위한 전류패스이다.
본 발명에 따른 입력단으로 입력되는 데이터를 출력단으로 드라이빙하기 위한 데이터 출력 드라이버는 중간노드; 상기 중간노드와 접지전원사이에 접속되고, 상기 데이터가 입력되는 상기 입력단을 구비하는 제1트랜지스터; 상기 출력단과 상기 중간노드사이에 접속되고, 인에이블신호가 입력되는 제어단을 구비하는 제2트랜지스터; 및 상기 중간노드 및 접지전원사이에 접속되고, 제어신호가 입력되는 제어단을 구비하는 제3트랜지스터를 구비한다.
상기 인에이블신호는 상기 데이터 출력 드라이버가 데이터 독출동작을 하는 경우, 활성화된다. 상기 제어신호는 상기 데이터 출력 드라이버가 데이터를 독출하는 경우, 활성화된다.
상기 제3트랜지스터는 상기 데이터 출력 드라이버가 데이터 독출동작을 하는 경우, 상기 중간노드의 전압을 일정하게 하기 위하여 상기 중간노드로 유입되는 전류의 일부를 상기 중간노드부터 상기 접지전원으로 방전시킨다. 상기 제1 내지 제3트랜지스터는 NMOS 트랜지스터이다.
본 발명에 따른 데이터 출력 드라이버는 출력단; 중간노드; 상기 중간노드와 접지전원사이에 접속되고, 데이터가 입력되는 게이트를 구비하는 제1트랜지스터; 상기 출력단과 상기 중간노드사이에 접속되고, 인에이블신호가 입력되는 게이트를 구비하는 제2트랜지스터; 및 상기 중간노드 및 접지전원사이에 접속되고, 제어신호가 입력되는 게이트를 구비하는 제3트랜지스터를 구비한다.
상기 제3트랜지스터는 상기 제2트랜지스터를 통하여 상기 중간노드로 유입되는 전류의 일부를 상기 접지전원으로 흐르게 하여, 상기 중간노드의 전압을 일정하게 유지한다.
본 발명에 따른 입력단으로 입력되는 데이터를 중간노드를 통하여 출력단으로 출력하는 방법은 상기 중간노드의 전압을 일정하게 유지하기 위하여, 상기 중간노드를 접지전원으로 접속하는 단계; 및 상기 입력단으로 입력되는 상기 데이터를 상기 중간노드를 통하여 상기 출력단으로 출력하는 단계를 구비한다.
상기 중간노드를 상기 접지전원으로 접속하는 단계는 데이터 독출신호에 응답하여 상기 중간노드로 유입되는 충전전류의 일부를 상기 접지전원으로 흐르게 하여 상기 중간노드의 전압을 일정하게 유지한다.
본 발명에 따른 중간노드의 전압을 일정하게 유지하여 입력단으로 입력되는 데이터 패턴에 무관하게 상기 입력단으로 입력되는 데이터를 상기 중간노드를 통하여 출력단으로 출력하는 방법은 상기 중간노드를 접지전원에 접속하는 단계; 및 상기 입력단으로 입력되는 상기 데이터를 상기 중간노드를 통하여 상기 출력단으로 출력하는 단계를 구비한다.
본 발명에 따른 각 입력단으로 입력되는 데이터를 대응되는 각 출력단으로 출력하기 위한 다수개의 데이터 출력 드라이버들을 구비하는 반도체 메모리 장치에 있어서, 상기 다수개의 데이터 출력드라이버들 각각은 중간노드; 상기 중간노드와 접지전원사이에 접속되고, 상기 데이터가 입력되는 상기 게이트를 구비하는 제1트랜지스터; 상기 출력단과 상기 중간노드사이에 접속되고, 인에이블신호가 입력되는 게이트를 구비하는 제2트랜지스터; 및 상기 중간노드 및 접지전원사이에 접속되고, 제어신호가 입력되는 게이트를 구비하는 제3트랜지스터를 구비한다.
상기 제3트랜지스터는 상기 제2트랜지스터를 통하여 상기 중간노드로 유입되는 전류의 일부를 상기 접지전원으로 흐르게 하여, 상기 중간노드의 전압을 일정하게 유지한다.
본 발명에 따른 입력단과 출력단을 구비하는 데이터 출력 드라이버는 중간노드; 상기 중간노드와 접지전원 사이에 접속되고, 상기 입력단으로 입력되는 데이터에 따라서 제1전류량을 접지전원으로 방전하는 제1트랜지스터; 상기 출력단과 상기 중간노드사이에 접속되고, 인에이블 신호가 입력되는 제어단을 구비하는 제2트랜지스터; 및 상기 중간노드 및 접지전원 사이에 접속되고, 제어단으로 입력되는 제어신호에 따라서 제2전류량을 접지전원으로 방전하는 제3트랜지스터를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1실시예에 따른 오픈 드레인 출력 드라이버를 구비하는 반도체 장치의 블락도이다. 도 2를 참조하면, 반도체 장치(10)는 인에이블신호 발생회로(20) 및 오픈 드레인 출력 드라이버(open-drain output diver; 30)를 구비한다. 그리고 종단저항(RTT)은 종단전압(VTT)과 출력단(35)사이에 접속된다. 오픈 드레인 출력 드라이버(30)는 데이터 출력 드라이버의 일예이다.
그리고, 반도체 장치(10)는 제1NMOS 트랜지스터(31)의 게이트와 접지전원 (VSS)사이에 커패시터(Cenvg)를 구비한다. 상기 커패시터(Cenvg)는 제1NMOS트랜지스터(31)의 게이트로 인가되는 커플링 전압 또는 커플링 잡음을 제거하기 위한 것으로, 상기 커패시터(Cenvg)의 커패시턴스는 상당히 큰 것이 바람직하다. 상기 커플링 전압 또는 커플링 잡음은 출력신호의 특성에 악영향을 미친다.
오픈 드레인 출력 드라이버(30)의 출력저항은 오픈 드레인 출력 드라이버 (30)가 동작하는 경우, 또는 오픈 드레인 출력 드라이버(30)가 동작하지 않는 경우, 모두 높은 값을 갖는다. 따라서 오픈 드레인 출력 드라이버(30)는 채널 임피던스 정합 등에 유리하므로, 램버스 디램(Rambus DRAM; RDRAM)에서 필수적으로 사용되고, 또 많은 칩-투-칩 연결 시스템(chip-to-chip connection system)에 널리 쓰이고 있다.
인에이블신호 발생회로(20)는 비교기로 구현되고, (+)입력단은 소정의 전압을 수신하고, (-)입력단은 비교기(20)의 출력단과 접속된다. 인에이블신호 발생회로(20)는 제어신호(ACTIVE)에 응답하여 (+)입력단으로 입력되는 소정의 전압(ENV)과 (-)입력단으로 입력되는 전압을 비교하고, 그 결과인 인에이블신호(ENVG)를 제1NMOS 트랜지스터(31)의 게이트로 출력한다. 인에이블신호(ENVG)는 접지전원 (VSS)레벨과 제1전압레벨사이를 스윙(swing)한다.
예컨대, 반도체 장치(10)가 대기상태(stand-by)인 경우, 인에이블신호 발생회로(20)는 접지전원(VSS)레벨을 갖는 인에이블신호(ENVG)를 제1NMOS 트랜지스터 (31)의 게이트로 출력한다. 그리고 반도체 장치(10)가 데이터 독출동작을 하는 경우, 인에이블신호 발생회로(20)는 상기 제1전압레벨을 갖는 인에이블신호(ENVG)를 NMOS 트랜지스터(31)의 게이트로 출력한다.
제1NMOS 트랜지스터(31)는 상기 제1전압레벨에 응답하여 포화영역 (saturation region)에서 동작하는 것이 바람직하다. 제1NMOS 트랜지스터(31)가 포화영역에서 동작하는 경우, 오픈 드레인 출력 드라이버(30)의 출력저항값은 상당히 크게 유지된다.
오픈 드레인 출력 드라이버(30)는 제1드라이버(33), 제2드라이버(31), 출력단(35), 및 전압제어회로(37)를 구비한다. 제1드라이버(33)는 제2NMOS 트랜지스터로 구현되고, 중간노드(MID)와 접지전원(VSS)사이에 접속되고, 제2NMOS 트랜지스터 (33)의 게이트로 입력되는 데이터(DATA)를 중간노드(MID)를 통하여 출력단(35)으로 드라이빙한다.
제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터(DATA)는 접지전원(VSS)레벨(논리 "0") 또는 전원전압레벨(논리 "1")을 갖는다. 전원전압레벨은 3.3V, 2.5V 또는 1.8V를 포함하는 모든 전원레벨을 사용할 수 있다.
제2드라이버(31)는 제1NMOS 트랜지스터로 구현되고, 출력단(35)과 중간노드 (MID)사이에 접속되고, 인에이블신호(ENVG)는 제1NMOS 트랜지스터(31)의 게이트로 입력된다. 인에이블신호(ENVG)는 커플링 전압(잡음), 공정, 전압, 온도의 변화 등에 무관하게 일정한 것이 바람직하다.
전압제어회로(37)는 제3NMOS 트랜지스터(39)로 구현되고, 중간노드(MID)와 접지전원(VSS)사이에 접속되고, 제어신호(ACTIVE)는 제3NMOS트랜지스터(39)의 게이트로 입력된다. 즉, 전압제어회로(37)는 활성화(예컨대 '하이')된 제어신호 (ACTIVE)에 응답하여 중간노드(MID)의 전압을 일정하게 유지한다.
도 3은 도 2에 도시된 반도체 장치의 데이터 독출동작의 타이밍도를 나타낸다. 도 4는 도 2에 도시된 오픈 드레인 출력 드라이버의 입출력 파형의 타이밍도를 나타낸다. 도 2 내지 도 4를 참조하여 오픈 드레인 출력 드라이버(30)를 구비하는 반도체 장치(10)의 동작이 상세히 설명된다.
우선, 반도체 장치(10)가 대기상태(stand-by)인 경우, 인에이블신호 발생회로(20)는 비활성화(예컨대 '로우')된 제어신호(ACTIVE)에 응답하여 접지전원(VSS)레벨을 갖는 인에이블신호(ENVG)를 제1NMOS 트랜지스터(31)의 게이트로 출력한다.
대기상태시에 제2NMOS 트랜지스터(33)가 오프(off)되기 때문에, 오픈 드레인 출력 드라이버(30)는 오프된다. 그러나 대기상태에서 반도체 장치(10)의 제1NMOS 트랜지스터(31)는 오프(off)될 수도 있고, 오프(off)되지 않을 수도 있다.
그러나, 반도체 장치(10)가 데이터 독출동작을 하는 경우, 활성화(예컨대 '하이')된 제어신호(ACTIVE)에 응답하여 인에이블신호 발생회로(20)는 상기 제1전압레벨을 갖는 인에이블신호(ENVG)를 제1NMOS 트랜지스터(31)의 게이트로 출력한다. 따라서 제1NMOS 트랜지스터(31)는 포화영역에서 동작하고, 출력단(35)과 중간노드(MID)에 제1전류패스가 형성된다. 제2NMOS 트랜지스터(33)의 게이트에 인가되는 데이터(DATA)에 따라서 출력단(35)의 전압이 결정되고, 이에 따라서 오픈 드레인 출력 드라이버(30)는 데이터 독출동작을 수행할 수 있다.
입력데이터(DATA)가 "1"인 경우, 제2NMOS 트랜지스터(33)는 턴-온(turn-on)되므로, 종단전원(VTT)으로부터 접지전원(VSS)으로 전류가 방전되며, 출력단(35)의 전압은 종단저항(RTT)과 트랜지스터들(31, 33, 및 39)의 턴-온 저항의 비(ratio)에 의하여 결정된다.
입력데이터(DATA)가 "0"인 경우, 제2NMOS 트랜지스터(33)는 턴-오프(turn-off)되므로, 종단전원(VTT)으로부터 중간노드(MID)로 제1전류패스가 형성되어 중간노드(MID)는 충전된다. 이때 출력단(35)으로 출력되는 전압은 종단전원(VTT)레벨이다.
데이터 독출 동작시, 제2NMOS 트랜지스터(33)의 게이트로 연속적으로 "0"인 데이터(DATA)가 입력되는 경우, 제1NMOS트랜지스터(31)에 의한 중간노드(MID)의 충전시간이 증가하고, 이에 따라서 중간노드(MID)의 전압(VMID)은 천천히 상승하게 된다.
또한, 제3NMOS 트랜지스터(39)는 활성화된 제어신호(ACTIVE)에 응답하여 턴-온(turn-on)되므로, 중간노드(MID)와 접지전원(VSS)사이에 제2전류패스가 형성된다.
상기 제2전류패스는 제1NMOS 트랜지스터(31)를 통하여 중간노드(MID)로 유입되고 중간노드(MID)를 충전하기 위한 전류(이하 "충전전류"라 한다.)의 일부를 접지전원(VSS)으로 흐르게 하므로, 중간노드(MID)의 전압(VMID)은 일정하게 유지된다.
도 4를 참조하면, 종단전압(VTT) 및 데이터(DATA)는 1.0V에서 1.8V사이를 스윙하고, 중간노드(MID)의 전압(VMID)은 0.1V에서 0.62V사이를 스윙한다. 여기서 종단전압(VTT), 데이터(DATA) 또는 중간노드(MID)의 전압(VMID)의 스윙폭은 반도체 장치의 설계에 의하여 다양하게 변경할 수 있다.
데이터 독출 동작시, 최초 데이터를 독출하는 경우, 또는 "0"인 데이터 (DATA)가 연속적으로 다수개 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우, 중간노드(MID)의 전압(VMID)은 제1NMOS 트랜지스터(31)를 통하여 중간노드(MID)로 유입되는 충전전류에 의하여 제1전압레벨에서 제1NMOS 트랜지스터(31)의 문턱전압을 뺀 전압으로부터 천천히 상승된다.
그러나, 본 발명에 따른 오픈 드레인 출력 드라이버(10)의 제3NMOS 트랜지스터(39)는 데이터 독출동작시, 중간노드(MID)로 유입되는 충전전류의 일부를 제2전류패스를 통하여 접지전원(VSS)으로 흐르게 하므로, 중간노드(MID)의 전압(VMID)은 일정하게 유지된다.
도 2 및 4를 참조하면, "0"인 데이터(DATA)가 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우, 중간노드(MID)의 전압(VMID)은 0.62V이고, 출력단(35)의 전압(Vout)은 1.8V이다. 또한, "1"인 데이터(DATA)가 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우, 중간노드(MID)의 전압(VMID)은 0.1V이고, 출력단(35)의 전압(Vout)은 1.0V이다.
데이터 독출 동작시, 최초 데이터 "1"을 독출하는 과정은 최초 데이터("1")가 독출되기 전에 연속적으로 "0"인 데이터가 제2NMOS 트랜지스터(33)의 게이트로 입력된 것과 동일하다. 따라서 제2NMOS 트랜지스터(33)는 수 클락 싸이클(clock cycles)동안 오프상태를 유지하므로, 제1NMOS 트랜지스터(31)를 통한 충전전류에 의하여 중간노드(MID)의 전압(VMID)은 서서히 상승한다.
그러나, 제3NMOS 트랜지스터(39)는 중간노드(MID)로 유입되는 충전전류를 접지전원(VSS)으로 방전하므로, 중간노드(MID)의 전압(VMID)은 일정하게 유지된다.
그리고, 데이터 독출 과정에서 연속적으로 "0"인 데이터(DATA)가 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우라도, 제3NMOS 트랜지스터(39)는 중간노드 (MID)로 유입되는 충전전류를 접지전원(VSS)으로 방전하므로, 중간노드(MID)의 전압(VMID)은 일정하게 유지된다.
따라서 본 발명에 따른 오픈 드레인 출력 드라이버(30)는 입력되는 데이터(DATA)패턴, 예컨대 01, 001, 0001, 또는 00001 등에 무관하게 "1"인 데이터 출력시점(tQ)을 일정하게 유지할 수 있는 효과가 있다.
도 5는 전류패스를 구비하지 않는 경우의 오픈 드레인 출력 드라이버의 등가회로를 나타낸다. 즉, 도 5는 도 2에 도시된 오픈 드레인 출력 드라이버(10)의 커플링 환경을 나타낸 그림이다.
기생커패시터(Cgd)는 제1NMOS 트랜지스터(31)의 게이트와 드레인사이에 형성되고, 기생커패시터(Cgs)는 제1NMOS 트랜지스터(31)의 게이트와 소오스사이에 형성된다. 일반적으로 기생커패시터(Cgs)의 커패시턴스는 기생커패시터(Cgd)의 커패시턴스보다 대략 5배정도 크다. 그러나 기생커패시터(Cgs)의 커패시턴스와 기생커패시터(Cgd)의 커패시턴스의 비(ratio)는 다양하게 구현될 수 있다.
도 5를 참조하면, 오픈 드레인 출력드라이버(30')의 제1드라이버(33) 및 제2드라이버(31)의 구조 및 기능은 도 2의 오픈 드레인 출력드라이버(30)의 제1드라이버(33) 및 제2드라이버(31)의 구조 및 기능과 동일하다. 그러나 오픈 드레인 출력드라이버(30')는 도 2의 NMOS 트랜지스터(39)를 구비하지 않는다.
도 4 및 도 5를 참조하면, 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터(DATA) 즉, "1"과 "0"에 따라 출력단(35)의 출력전압(Vout)의 스윙폭은 800mV정도이고, 중간노드(MID)의 전압(VMID)의 스윙폭은 대략 500mV정도이다.
즉, 제2NMOS 트랜지스터(33)로 입력되는 데이터(DATA)가 "1"인 경우, 출력단 (35)의 출력전압(Vout)은 1.8V로부터 800mV하강하여 1.0V로 되고, 중간노드(MID)의 전압(VMID)은 0.6V로부터 500mV하강하여 0.1V로 된다.
출력단(35)의 출력전압(Vout)의 변동 및 중간노드(MID)의 전압(VMID)의 변동은 제1NMOS 트랜지스터(31)의 각 기생 커패시터(Cgd, Cgs)에 의해서 제1NMOS 트랜지스터(31)의 게이트로 커플링(coupling)된다.
따라서 각 기생 커패시터(Cgd, Cgs)에 의하여 제1NMOS 트랜지스터(31)의 게이트로 커플링된 커플링전압(C_ENVG)은 기본적으로 수학식 1에 의해서 결정된다.
여기서, dVout는 출력단(35)의 출력전압의 변동을 나타내고, dVMID는 중간노드(MID)의 전압변동을 나타낸다. 도 4를 참조하면, dVout는 800mV이고, dVMID는 500mV이다.
커플링전압(C_ENVG)은 출력단(35)의 전압이나 중간노드(MID)의 전압(VMID)이 각 기생 커패시터(Cgd, Cgs)를 통하여 제1NMOS 트랜지스터(31)의 게이트에 유기되는 잡음전압이다.
그런데, 커플링 전압(C_ENVG)은 전압변화(dVout, dVMID)와 기생 커패시터 (Cgd, Cgs)의 커패시턴스의 곱에 비례한다. 일반적으로 커패시터(Cgs)의 커패시턴스가 커패시터(Cgd)의 커패시턴스보다 상당히 크므로, 커플링전압(C_ENVG)의 대부분은 중간노드(MID)의 전압변동(dVMID)에 의해서 제1NMOS 트랜지스터(31)의 게이트에 유기된다.
커플링 전압(C_ENVG)은 작으면 작을 수록 좋다. 수학식1을 참조하면, 커패시터(Cenvg)의 커패시턴스가 커패시터(Cgd)의 커패시턴스나 커패시터(Cgs)의 커패시턴스보다 매우 크면, 커플링 전압(C_ENVG)은 억제될 수 있다. 그러나 오픈 드레인 출력 드라이버(30')의 레이아웃 면적이 매우 크므로, 커패시터(Cgs)의 커패시턴스 및 커패시터(Cgd)의 커패시턴스도 상당히 크다.
따라서, 커패시터(Cgs)의 커패시턴스 및 커패시터(Cgd)의 커패시턴스도 큰 커패시턴스를 갖는 커패시터(Cenvg)를 만드는 것이 어렵다. 또한, 큰 커패시턴스를 갖는 커패시터(Cenvg)는 인에이블 신호(ENVG)를 제1전압레벨로 충전하거나 접지전원(VSS)레벨로 방전하기가 어렵다.
커플링 전압(C_ENVG)은 작으면 작을수록 좋다. 그러나 커플링 전압(C_ENVG)을 현실적으로 완전히 제거할 수 없다면, 커플링 전압(C_ENVG)은 일정하게 유지되는 것이 바람직하다.
즉, 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터(DATA) 패턴 등에 의한 커플링 전압(C_ENVG)의 변동이 없어야 데이터의 출력시점(tQ)의 전체적인 변동폭이 감소된다.
커플링 전압(C_ENVG)에 영향을 주는 두 가지 원인들 중에서, 커패시터(Cgd)에 의한 커플링은 항상 800mV 스윙을 하는 출력전압(Vout)에 의해 일정하지만, 커패시터(Cgs)에 의한 커플링은 중간노드(MID)의 전압(VMID)에 따라 달라질 가능성이 있다.
수학식 1을 참조하면, 중간노드(MID)의 전압변동(dVMID)은 커플링 전압 (C_ENVG)에 영향을 주므로, 인에이블신호(ENGV)에 응답하여 포화영역에서 동작하는 제1NMOS 트랜지스터(31)의 구동능력은 중간노드(MID)의 전압변동(dVMID)에 영향을 받고, 결과적으로 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터(DATA)의 패턴에 따라 데이터 출력시점(tQ)이 변동된다.
따라서 도 2에 도시된 오픈 드레인 출력 드라이버(30)의 제3NMOS 트랜지스터 (39)는 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터(DATA)의 패턴에 의한 중간노드(MID)의 전압(VMID)변동을 최소화하여 데이터 출력시점(tQ)의 변동을 최소화한다.
즉, 제3NMOS 트랜지스터(39)는 중간노드(MID)와 접지전원(VSS)사이에 제2전류패스를 형성하고 중간노드(MID)의 전압(VMID)을 일정하게 유지할 수 있으므로, 도 2의 오픈 드레인 출력 드라이버(10)는 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터(DATA)의 패턴에 무관하게 데이터 출력시점(tQ)의 변동을 최소화한다.
도 6은 제1데이터 패턴에 따른 오픈 드레인 출력 드라이버의 인에이블신호 및 중간노드의 전압파형을 나타내는 타이밍도이다. 도 5 및 6을 참조하면, 데이터 독출 동작시, "0" 및"1"의 데이터(DATA)가 반복적으로 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우, 중간노드(MID)의 전압(VMID')은 0.1V와 0.6V사이를 스윙한다. 이 경우 커플링 전압(C_ENGV)에 의한 인에이블신호(ENVG)의 변동은 적다.
도 7은 제2데이터 패턴에 따른 오픈 드레인 출력 드라이버의 인에이블신호 및 중간노드의 전압파형을 나타내는 타이밍도이다. 도 5 및 도 7을 참조하면, 데이터 독출 동작시, 제2NMOS 트랜지스터(33)의 게이트로 "11000111"순서로 데이터 (DATA)가 입력되는 경우, "000"인 데이터(DATA)가 입력되는 구간동안, 제2NMOS 트랜지스터(33)는 턴-오프되므로, 제1NMOS 트랜지스터(31)에 의한 충전전류는 중간노드(MID)로 흐른다. 따라서 중간노드(MID)의 전압(VMID')은 서서히 상승한다.
따라서 중간노드(MID)의 전압(VMID')이 Δv1만큼 상승하는 경우, 수학식 1에 의한 커플링 전압(C_ENVG)은 증가하므로, "1"인 데이터를 독출할 경우 커플링을 받은 인에이블신호(ENVG)는 감소한다. 따라서 제1NMOS 트랜지스터(31)의 전류구동능력도 감소하고, 중간노드(MID)의 전압(VMID')을 "1"인 데이터 독출시의 레벨(예컨대 상기 0.1V)로 방전시키기 위한 시간도 증가한다.
따라서, "000"다음에 "1"의 데이터가 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우, "000"다음에 입력되는 "1"의 데이터의 출력시점(tQ)은 뒤로 밀린다.
그러나, 도 2 및 도 7을 참조하면, 데이터 독출 동작시, 제2NMOS 트랜지스터 (33)의 게이트로 "11000111"순서로 데이터(DATA)가 입력되는 경우, "000"인 데이터 (DATA)가 입력되는 구간동안, 제2NMOS 트랜지스터(33)는 턴-오프되므로, 제1NMOS 트랜지스터(31)를 통한 충전전류는 중간노드(MID)로 흐른다.
그러나, 본 발명에 따른 오픈 드레인 출력 드라이버(10)의 제3NMOS 트랜지스터(39)는 제어신호(ACTIVE)에 응답하여 중간노드(MID)로 유입되는 충전전류의 일부를 접지전원(VSS)으로 방전시키므로, 중간노드(MID)의 전압(VMID)은 일정한 레벨을 유지한다.
따라서, "000"다음에 "1"의 데이터가 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우, "000"다음에 입력되는 "1"의 데이터의 출력시점(tQ)은 도 6의 "0"다음에 입력되는 "1"의 데이터의 출력시점(tQ)과 거의 동일하다.
도 8은 제3데이터 패턴에 따른 오픈 드레인 출력 드라이버의 인에이블신호 및 중간노드의 전압파형을 나타내는 타이밍도이다. 도 5 및 도 8을 참조하면, 데이터 독출 동작시, 제2NMOS 트랜지스터(33)의 게이트로 "11000001"순서로 데이터 (DATA)가 입력되는 경우, "00000"인 데이터(DATA)가 입력되는 구간동안, 제2NMOS 트랜지스터(33)는 턴-오프되므로, 제1NMOS 트랜지스터(31)를 통한 충전전류는 중간노드(MID)로 유입된다. 따라서 중간노드(MID)의 전압(VMID')은 서서히 상승한다.
따라서, 중간노드(MID)의 전압(VMID')이 Δv2만큼 상승하는 경우, 수학식 1에 의한 커플링 전압(C_ENVG)은 더욱 증가하므로, 인에이블신호(ENVG)는 더욱 감소한다. 따라서 제1NMOS 트랜지스터(31)의 전류구동능력은 감소하고, 중간노드(MID)를 접지전원(VSS)레벨로 방전하는 시간이 증가한다.
그러므로, "00000"다음에 "1"의 데이터가 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우, "00000"다음에 입력되는 "1"의 데이터의 출력시점(tQ)은 뒤로 밀린다.
그러나, 도 2 및 도 8을 참조하면, 데이터 독출 동작시, 제2NMOS 트랜지스터 (33)의 게이트로 "11000001"순서로 데이터(DATA)가 입력되는 경우, "00000"인 데이터(DATA)가 입력되는 구간동안, 제2NMOS 트랜지스터(33)는 턴-오프되므로, 제1NMOS 트랜지스터(31)를 통한 충전전류는 중간노드(MID)로 유입된다.
그러나, 제3NMOS 트랜지스터(39)는 제어신호(ACTIVE)에 응답하여 중간노드 (MID)로 유입되는 충전전류의 일부를 접지전원(VSS)으로 방전시키므로, 중간노드 (MID)의 전압(VMID)은 일정한 레벨을 유지한다.
따라서, "00000"다음에 "1"의 데이터가 제2NMOS 트랜지스터(33)의 게이트로 입력되는 경우, "00000"다음에 입력되는 "1"의 데이터의 출력시점(tQ)은 도 6의 "0"다음에 입력되는 "1"의 데이터의 출력시점(tQ) 또는 도 7의 "000"다음에 입력되는 "1"의 데이터의 출력시점(tQ)과 거의 동일하다.
도 2, 도 4, 도 6 내지 도 8을 참조하면, 본 발명에 따른 오픈 드레인 출력 드라이버(30)는 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터 패턴, 예컨대 데이터 독출과정에서 최초로 데이터를 독출하는 경우, 01, 001, 0001, 00001, 등의 순서로 데이터가 입력되는 경우라도, 데이터 "1"의 출력시점(tQ)의 변동은 상당히 줄어든다.
도 9는 도 5에 도시된 오픈 드레인 출력 드라이버의 입출력 파형의 타이밍도를 나타낸다. 도 5 및 9를 참조하면, 도 5의 오픈 드레인 출력 드라이버(30')의 중간노드(MID)의 전압(VMID)은 데이터를 최초로 독출하는 경우 및 연속적으로 "0"의 데이터가 입력되는 구간(A)에서 서로 다르다.
데이터를 최초로 독출하기 전의 중간노드(MID)의 전압(VMID')는 0.9V정도까지 상승하고, A구간의 중간노드(MID)의 전압(VMID')는 0.76V정도까지 상승한다. 그 외의 구간에서 중간노드(MID)의 전압(VMID')는 0.68V정도까지 상승한다
따라서, 수학식 1의 제1NMOS 트랜지스터(31)의 게이트로 커플링되는 커플링 전압(C_ENVG)은 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터 패턴에 의하여 서로 달라지므로, 데이터 패턴에 따라 데이터 출력시점(tQ)은 변동된다.
그러나, 도 2 및 도 4를 참조하면, 본 발명에 따른 오픈 드레인 출력 드라이버(30)는 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터 패턴에 무관하게 중간노드(MID)의 전압변동(dVMID)은 일정하다. 따라서 데이터의 출력시점(tQ)의 변동은 상당히 줄어든다.
도 10은 본 발명의 제2실시예에 따른 오픈 드레인 출력 드라이버를 구비하는 반도체 장치의 블락도를 나타낸다. 도 10을 참조하면, 반도체 장치(10')는 인에이블신호 발생회로(20) 및 오픈 드레인 출력 드라이버(50)를 구비한다.
오픈 드레인 출력 드라이버(50)는 제1드라이버(33), 제2드라이버(31), 출력단(35), 전압제어회로(37), 및 인에이블 구간 제어회로(40)를 구비한다. 제1드라이버(33)는 제2NMOS 트랜지스터로 구현되고, 중간노드(MID)와 접지전원(VSS)사이에 접속되고, 제2NMOS 트랜지스터(33)의 게이트로 입력되는 데이터(DATA)를 중간노드 (MID)를 통하여 출력단(35)으로 드라이빙한다.
제2드라이버(31)는 제1NMOS 트랜지스터로 구현되고, 출력단(35)과 중간노드 (MID)사이에 접속되고, 인에이블신호(ENVG)는 제1NMOS 트랜지스터(31)의 게이트로 입력된다.
도 11은 도 10에 도시된 반도체 장치의 데이터 독출동작의 타이밍도를 나타낸다. 도 10 및 도 11을 참조하면, 전압제어회로(37)는 제3NMOS 트랜지스터(39)로 구현되고, 중간노드(MID)와 접지전원(VSS)사이에 접속되고, 제1제어신호(ACTIVE')는 제3NMOS트랜지스터(39)의 게이트로 입력된다.
인에이블 구간 제어회로(40)는 버퍼와 논리곱을 구비하며, 인에이블 구간 제어회로(40)는 제어신호(ACTIVE)와 버퍼의 출력신호(D1)를 논리곱하여 제1제어신호 (ACTIVE')의 활성화 구간을 제어한다. 예컨대 제1제어신호(ACTIVE')의 활성화 구간은 데이터(DATA)가 입력되기 전 적어도 1클락(CLOCK)싸이클 전에 활성화되고, 데이터(DATA)가 모두 독출된 후 적어도 1클락싸이클 후에 비활성화되는 것이 바람직하다. 제1제어신호(ACTIVE')의 활성화 구간을 제어함으로서 제3NOS 트랜지스터(39)가 소비하는 전력을 감소시킬 수 있다.
도 10에 도시된 각 회로(20, 31, 33, 39, 35)의 구조 및 동작은 도 2에 도시된 각 회로((20, 31, 33, 39, 35)의 구조 및 동작과 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략한다.
반도체 장치(10')가 데이터 독출 동작을 하는 경우, 제3NOS 트랜지스터(39)는 제1제어신호(ACTIVE')에 응답하여 턴-온되어, NMOS 트랜지스터(33)의 게이트로 입력되는 데이터 패턴, 공정, 전압, 온도의 변화에 따른 중간노드(MID)의 전압 (VMID)의 상승을 방지한다.
따라서 반도체 장치(10')가 데이터 독출 동작을 하는 경우, 제3NOS 트랜지스터(39)는 중간노드(MID)로 유입되는 충전전류의 일부를 접지전원(VSS)으로 방전시켜, 중간노드(MID)의 전압(VMID)레벨을 일정하게 유지시킨다.
따라서, 제2NMOS트랜지스터(33)의 게이트로 입력되는 데이터(DATA)의 패턴에 무관하게 수학식 1에 의한 커플링 전압(C_ENVG)은 일정하므로, 제2NMOS 트랜지스터 (33)의 게이트로 입력되는 데이터 패턴에 의한 데이터의 출력시점(tQ)의 변동은 최소화된다.
도 12는 본 발명의 제3실시예에 따른 오픈 드레인 출력 드라이버를 구비하는 반도체 장치의 블락도를 나타낸다. 도 12를 참조하면, 반도체 장치(100)는 인에이블신호 발생회로(20) 및 다수개의 데이터 출력 드라이버들(10_1, 10_2,..., 10_n)을 구비한다. 다수개의 데이터 출력 드라이버들(10_1, 10_2,..., 10_n)각각은 오픈 드레인 출력 드라이버(open-driver output driver)인 것이 바람직하다.
도 12의 인에이블신호 발생회로(20)의 구조 및 기능은 도 2 및 도 10의 인에이블신호 발생회로(20)의 구조 및 기능과 동일하다. 즉, 반도체 장치(100)가 대기상태(stand-by)인 경우, 인에이블신호 발생회로(20)는 접지전원(VSS)레벨을 갖는 인에이블신호(ENVG)를 각 트랜지스터(33_1, 33_2,..., 33_n)의 게이트로 출력한다.
그리고 반도체 장치(100)가 데이터 독출동작을 하는 경우, 인에이블신호 발생회로(20)는 상기 제1전압레벨을 갖는 인에이블신호(ENVG)를 각 트랜지스터(33_1, 33_2,..., 33_n)의 게이트로 출력한다. 따라서 각 트랜지스터(33_1, 33_2,..., 33_n)는 인에이블신호(ENVG)에 응답하여 포화영역에서 동작한다.
각 오픈 드레인 출력 드라이버(10_1, 10_2,..., 10_n)의 구조 및 기능은 도 2 또는 도 10에 도시된 오픈 드레인 출력 드라이버(10, 10')의 구조 및 기능과 동일하다.
각 오픈 드레인 출력 드라이버(10_1, 10_2,..., 10_n)는 각 입력단으로 입력되는 각 데이터(DATA1, DATA2,..., DATAN)를 대응되는 각 출력단(35_1, 35_2,..., 35_n)으로 드라이빙한다. 각 종단저항(RTT)은 종단전압(VTT)과 각 출력단(35_1, 35_2,..., 35_n)사이에 접속된다.
그리고 각 트랜지스터(39_1, 39_2, ..., 39_n)는 각 중간노드(MID_1, MID_2, ..., MID_n)와 접지전원(VSS)사이에 접속되어, 각 트랜지스터(33_1, 33_2,..., 33_n)를 통하여 각 중간노드(MID_1, MID_2, ..., MID_n)로 유입되는 충전전류의 일부를 접지전원(VSS)으로 방전시켜 각 중간노드(MID_1, MID_2, ..., MID_n)의 전압을 일정하게 유지시킨다. 따라서 수학식 1로 표현되고, 각 트랜지스터(33_1, 33_2,..., 33_n)의 게이트로 커플링되는 커플링 전압(C_ENVG)도 감소된다.
반도체 장치(100)가 데이터 독출동작을 하는 경우, 각 트랜지스터(39_1, 39_2, ..., 39_n)가 소비하는 전류는 상당히 작으므로, 예컨대 데이터 독출시 소비되는 전류의 약 1/180, 각 트랜지스터(39_1, 39_2, ..., 39_n)에 의한 각 출력단(35_1, 35_2, 35_n)의 전압강하는 수 밀리볼트(mV)가 된다.
따라서 본 발명에 따른 다수개의 오픈 드레인 출력 드라이버들(10_1, 10_2,..., 10_n)각각은 각 입력단(33_1, 33_2,...,33_n)으로 입력되는 데이터 패턴의 의한 데이터 출력시점(tQ)의 변동을 최소로 할 수 있는 효과가 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 오픈 드레인 출력 드라이버 및 데이터 출력방법은 입력단으로 입력되는 데이터 패턴에 따른 데이터 출력시점(tQ)의 변동을 최소로 할 수 있는 효과가 있다.
따라서 본 발명에 따른 오픈 드레인 출력 드라이버 및 데이터 출력방법은 데이터를 고속으로 전송할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 tQ를 나타내는 타이밍도이다.
도 2는 본 발명의 제1실시예에 따른 오픈 드레인 출력 드라이버를 구비하는 반도체 장치의 블락도를 나타낸다.
도 3은 도 2에 도시된 반도체 장치의 데이터 독출동작의 타이밍도를 나타낸다.
도 4는 도 2에 도시된 오픈 드레인 출력 드라이버의 입출력 파형의 타이밍도를 나타낸다.
도 5는 전류패스를 구비하지 않는 경우의 오픈 드레인 출력 드라이버의 등가회로를 나타낸다.
도 6은 제1데이터 패턴에 따른 오픈 드레인 출력 드라이버의 인에이블신호 및 중간노드의 전압파형을 나타내는 타이밍도이다.
도 7은 제2데이터 패턴에 따른 오픈 드레인 출력 드라이버의 인에이블신호 및 중간노드의 전압파형을 나타내는 타이밍도이다.
도 8은 제3데이터 패턴에 따른 오픈 드레인 출력 드라이버의 인에이블신호 및 중간노드의 전압파형을 나타내는 타이밍도이다.
도 9는 도 5에 도시된 오픈 드레인 출력 드라이버의 입출력 파형의 타이밍도를 나타낸다.
도 10은 본 발명의 제2실시예에 따른 오픈 드레인 출력 드라이버를 구비하는 반도체 장치의 블락도를 나타낸다.
도 11은 도 10에 도시된 반도체 장치의 데이터 독출동작의 타이밍도를 나타낸다.
도 12는 본 발명의 제3실시예에 따른 오픈 드레인 출력 드라이버를 구비하는 반도체 장치의 블락도를 나타낸다.

Claims (18)

  1. 입력단으로 입력되는 데이터를 출력단으로 드라이빙하기 위한 데이터 출력 드라이버에 있어서,
    중간노드;
    상기 중간노드와 접지전원 사이에 접속되고, 상기 입력단으로 입력되는 상기 데이터를 상기 중간노드로 드라이빙하기 위한 제1드라이버;
    상기 출력단과 상기 중간노드 사이에 접속되고, 제어단으로 입력되는 인에이블신호에 응답하여 상기 중간노드와 상기 출력단을 접속하기 위한 제2드라이버; 및
    상기 중간노드와 상기 접지전원 사이에 접속되고, 제어단으로 입력되는 제어신호에 응답하여 상기 중간노드의 전류를 상기 접지전원으로 흐르게 하여 상기 중간노드의 전압을 일정하게 유지하기 위한 전압제어회로를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  2. 제1항에 있어서, 상기 전압제어회로는 상기 데이터 출력 드라이버가 데이터 독출 동작을 하는 경우, 상기 제2드라이버를 통하여 상기 중간노드로 유입되는 충전전류의 일부를 상기 중간노드로부터 상기 접지전원으로 흐르게 하여, 상기 중간노드의 전압을 일정하게 유지하기 위한 회로인 것을 특징으로 하는 데이터 출력 드라이버.
  3. 제1항에 있어서, 상기 전압제어회로의 전류구동능력은 상기 제2드라이버의 전류구동능력보다 작은 것을 특징으로 하는 데이터 출력 드라이버.
  4. 입력단과 출력단을 구비하는 데이터 출력 드라이버에 있어서,
    데이터 독출동작시, 상기 출력단과 중간노드 사이에 형성되는 제1전류패스;
    상기 데이터 독출동작시, 상기 입력단으로 입력되는 데이터를 상기 중간노드를 통하여 상기 출력단으로 드라이빙하기 위한 드라이버; 및
    상기 데이터 독출동작시, 상기 중간노드와 접지전원 사이에 형성되는 제2전류패스를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  5. 제4항에 있어서, 상기 제2전류패스는 상기 제1전류패스를 통하여 상기 중간노드로 유입되는 충전전류의 일부를 상기 접지전원으로 흐르게 하기 위한 전류패스인 것을 특징으로 하는 데이터 출력 드라이버.
  6. 입력단으로 입력되는 데이터를 출력단으로 드라이빙하기 위한 데이터 출력 드라이버에 있어서,
    중간노드;
    상기 중간노드와 접지전원 사이에 접속되고, 상기 데이터가 입력되는 상기 입력단을 구비하는 제1트랜지스터;
    상기 출력단과 상기 중간노드 사이에 접속되고, 인에이블신호가 입력되는 제어단을 구비하는 제2트랜지스터; 및
    상기 중간노드 및 접지전원 사이에 접속되고, 제어신호가 입력되는 제어단을 구비하는 제3트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  7. 제6항에 있어서, 상기 인에이블신호는 상기 데이터 출력 드라이버가 데이터 독출동작을 하는 경우, 활성화되는 것을 특징으로 하는 데이터 출력 드라이버.
  8. 제6항에 있어서, 상기 제어신호는 상기 데이터 출력 드라이버가 데이터를 독출하는 경우, 활성화되는 것을 특징으로 하는 데이터 출력 드라이버.
  9. 제6항에 있어서, 상기 제3트랜지스터는 상기 데이터 출력 드라이버가 데이터 독출동작을 하는 경우, 상기 중간노드의 전압을 일정하게 하기 위하여 상기 중간노드로 유입되는 전류의 일부를 상기 중간노드부터 상기 접지전원으로 방전시키는 것을 특징으로 하는 데이터 출력 드라이버.
  10. 제6항에 있어서, 상기 제1 내지 제3트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 데이터 출력 드라이버.
  11. 데이터 출력 드라이버에 있어서,
    출력단;
    중간노드;
    상기 중간노드와 접지전원 사이에 접속되고, 데이터가 입력되는 게이트를 구비하는 제1트랜지스터;
    상기 출력단과 상기 중간노드 사이에 접속되고, 인에이블신호가 입력되는 게이트를 구비하는 제2트랜지스터; 및
    상기 중간노드 및 접지전원 사이에 접속되고, 제어신호가 입력되는 게이트를 구비하는 제3트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 드라이버.
  12. 제11항에 있어서, 상기 제3트랜지스터는 상기 제2트랜지스터를 통하여 상기 중간노드로 유입되는 전류의 일부를 상기 접지전원으로 흐르게 하여, 상기 중간노드의 전압을 일정하게 유지하기 위한 것은 특징으로 하는 데이터 출력 드라이버.
  13. 입력단으로 입력되는 데이터를 중간노드를 통하여 출력단으로 출력하는 방법에 있어서,
    상기 중간노드의 전압을 일정하게 유지하기 위하여, 상기 중간노드를 접지전원으로 접속하는 단계; 및
    상기 입력단으로 입력되는 상기 데이터를 상기 중간노드를 통하여 상기 출력단으로 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 출력 방법.
  14. 제13항에 있어서, 상기 중간노드를 상기 접지전원으로 접속하는 단계는 데이터 독출신호에 응답하여 상기 중간노드로 유입되는 충전전류의 일부를 상기 접지전원으로 흐르게 하여 상기 중간노드의 전압을 일정하게 유지하는 단계인 것을 특징으로 하는 데이터 출력방법.
  15. 중간노드의 전압을 일정하게 유지하여 입력단으로 입력되는 데이터 패턴에 무관하게 상기 입력단으로 입력되는 데이터를 상기 중간노드를 통하여 출력단으로 출력하는 방법에 있어서,
    상기 중간노드를 접지전원에 접속하는 단계; 및
    상기 입력단으로 입력되는 상기 데이터를 상기 중간노드를 통하여 상기 출력단으로 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 출력 방법.
  16. 각 입력단으로 입력되는 데이터를 대응되는 각 출력단으로 출력하기 위한 다수개의 데이터 출력 드라이버들을 구비하는 반도체 메모리 장치에 있어서,
    상기 다수개의 데이터 출력드라이버들 각각은,
    중간노드;
    상기 중간노드와 접지전원 사이에 접속되고, 상기 데이터가 입력되는 상기 게이트를 구비하는 제1트랜지스터;
    상기 출력단과 상기 중간노드 사이에 접속되고, 인에이블신호가 입력되는 게이트를 구비하는 제2트랜지스터; 및
    상기 중간노드 및 접지전원 사이에 접속되고, 제어신호가 입력되는 게이트를 구비하는 제3트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제3트랜지스터는 상기 제2트랜지스터를 통하여 상기 중간노드로 유입되는 전류의 일부를 상기 접지전원으로 흐르게 하여, 상기 중간노드의 전압을 일정하게 유지하기 위한 것은 특징으로 하는 반도체 메모리 장치.
  18. 입력단과 출력단을 구비하는 데이터 출력 드라이버에 있어서,
    중간노드;
    상기 중간노드와 접지전원 사이에 접속되고, 상기 입력단으로 입력되는 데이터에 따라서 제1전류량을 접지전원으로 방전하는 제1트랜지스터;
    상기 출력단과 상기 중간노드사이에 접속되고, 인에이블 신호가 입력되는 제어단을 구비하는 제2트랜지스터; 및
    상기 중간노드 및 접지전원 사이에 접속되고, 제어단으로 입력되는 제어신호에 따라서 제2전류량을 접지전원으로 방전하는 제3트랜지스터를 구비하는 데이터 출력 드라이버.
KR10-2002-0032603A 2002-06-11 2002-06-11 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법 KR100480599B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2002-0032603A KR100480599B1 (ko) 2002-06-11 2002-06-11 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법
US10/323,971 US6826089B2 (en) 2002-06-11 2002-12-20 Data output driver and data output method for minimizing data output time variations caused by data paterns
JP2003148821A JP4037320B2 (ja) 2002-06-11 2003-05-27 データパターンにより生じるデータ出力時間変動を最小化するためのデータ出力ドライバ及びデータ出力方法
EP03253634A EP1372156B1 (en) 2002-06-11 2003-06-09 Data output driver and data output method for minimizing data output time variations caused by data patterns
DE60311187T DE60311187T2 (de) 2002-06-11 2003-06-09 Datenausgabetreiber und Datenausgabeverfahren zur Minimierung von Abweichungen der Datenausgabezeit durch Datenmuster verursacht

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0032603A KR100480599B1 (ko) 2002-06-11 2002-06-11 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법

Publications (2)

Publication Number Publication Date
KR20030095085A KR20030095085A (ko) 2003-12-18
KR100480599B1 true KR100480599B1 (ko) 2005-04-06

Family

ID=29578242

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0032603A KR100480599B1 (ko) 2002-06-11 2002-06-11 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법

Country Status (5)

Country Link
US (1) US6826089B2 (ko)
EP (1) EP1372156B1 (ko)
JP (1) JP4037320B2 (ko)
KR (1) KR100480599B1 (ko)
DE (1) DE60311187T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001093U (ko) 2016-10-11 2018-04-20 (주)대한솔루션 자동차용 보조 손잡이

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5008412B2 (ja) * 2007-02-01 2012-08-22 エルジー ディスプレイ カンパニー リミテッド 画像表示装置、および画像表示装置の駆動方法
JP4973243B2 (ja) * 2007-03-06 2012-07-11 富士通セミコンダクター株式会社 半導体出力回路及び外部出力信号生成方法並びに半導体装置
US8254186B2 (en) * 2010-04-30 2012-08-28 Freescale Semiconductor, Inc. Circuit for verifying the write enable of a one time programmable memory
US9711190B2 (en) * 2014-04-10 2017-07-18 Taiwan Semiconductor Manufacturing Co. Limited Stabilizing circuit
US10347325B1 (en) * 2018-06-29 2019-07-09 Realtek Semiconductor Corporation DDR4 memory I/O driver

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010105A (ko) * 1992-10-15 1994-05-24 기타오카 다카시 전압공급회로 및 이 회로를 포함하는 반도체 장치
JPH08180685A (ja) * 1994-12-20 1996-07-12 Hitachi Ltd 半導体装置
KR20000075277A (ko) * 1999-05-31 2000-12-15 윤종용 램버스 디램에서 쿼드 클럭신호 발생 장치
KR20010004375A (ko) * 1999-06-28 2001-01-15 김영환 반도체메모리장치의 데이터스트로브신호 출력버퍼
KR20020034019A (ko) * 2000-11-01 2002-05-08 박종섭 램버스 디램의 출력 버퍼 회로
KR20030009068A (ko) * 2001-02-27 2003-01-29 가부시끼가이샤 도시바 전압 제어 회로를 구비한 반도체 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001863B1 (ko) * 1993-04-08 1996-02-06 삼성전자주식회사 반도체 메모리장치의 라이트신호 입력버퍼
US5732036A (en) * 1997-02-14 1998-03-24 Micron Technology, Inc. Memory device communication line control
US5802009A (en) * 1997-04-28 1998-09-01 Micron Technology, Inc. Voltage compensating output driver circuit
US5850159A (en) * 1997-05-12 1998-12-15 Ind Tech Res Inst High and low speed output buffer with controlled slew rate
US6141263A (en) * 1999-03-01 2000-10-31 Micron Technology, Inc. Circuit and method for a high data transfer rate output driver
US6295233B1 (en) * 1999-07-19 2001-09-25 Hynix Semiconductor Current controlled open-drain output driver
US6285215B1 (en) * 1999-09-02 2001-09-04 Micron Technology, Inc. Output driver having a programmable edge rate
US6646949B1 (en) * 2000-03-29 2003-11-11 International Business Machines Corporation Word line driver for dynamic random access memories

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010105A (ko) * 1992-10-15 1994-05-24 기타오카 다카시 전압공급회로 및 이 회로를 포함하는 반도체 장치
JPH08180685A (ja) * 1994-12-20 1996-07-12 Hitachi Ltd 半導体装置
KR20000075277A (ko) * 1999-05-31 2000-12-15 윤종용 램버스 디램에서 쿼드 클럭신호 발생 장치
KR20010004375A (ko) * 1999-06-28 2001-01-15 김영환 반도체메모리장치의 데이터스트로브신호 출력버퍼
KR20020034019A (ko) * 2000-11-01 2002-05-08 박종섭 램버스 디램의 출력 버퍼 회로
KR20030009068A (ko) * 2001-02-27 2003-01-29 가부시끼가이샤 도시바 전압 제어 회로를 구비한 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001093U (ko) 2016-10-11 2018-04-20 (주)대한솔루션 자동차용 보조 손잡이

Also Published As

Publication number Publication date
US6826089B2 (en) 2004-11-30
DE60311187D1 (de) 2007-03-08
JP4037320B2 (ja) 2008-01-23
KR20030095085A (ko) 2003-12-18
EP1372156A3 (en) 2005-11-02
DE60311187T2 (de) 2007-10-18
EP1372156B1 (en) 2007-01-17
JP2004015804A (ja) 2004-01-15
EP1372156A2 (en) 2003-12-17
US20030227797A1 (en) 2003-12-11

Similar Documents

Publication Publication Date Title
KR100270000B1 (ko) 승압펄스 발생회로
US4775959A (en) Semiconductor integrated circuit device having back-bias voltage generator
US7486540B2 (en) Memory device with improved writing capabilities
US8599639B2 (en) Semiconductor device including internal voltage generation circuit
US8023351B2 (en) Semiconductor memory device
US7936624B2 (en) Reduced power bitline precharge scheme for low power applications in memory devices
US6525972B2 (en) Semiconductor memory device with boosting control circuit and control method
US20120038422A1 (en) Symmetrically operating single-ended input buffer devices and methods
US7515492B2 (en) Semiconductor memory device
US9735780B2 (en) Tri-state driver circuits having automatic high-impedance enabling
US20040264277A1 (en) Sense amplifier driver and semiconductor device comprising the same
US6320457B1 (en) High level voltage generator
KR100480599B1 (ko) 데이터 패턴에 의한 ｔＱ 변동을 최소화하기 위한 데이터출력 드라이버 및 데이터 출력방법
KR20000076795A (ko) 용량 결합된 구동부 회로
US6934204B2 (en) Semiconductor device with reduced terminal input capacitance
US6232824B1 (en) Semiconductor device capable of suppressing transient variation in level of internal power supply potential
EP3454173B1 (en) Memory device including dynamic voltage and frequency scaling switch and method of operating the same
KR100493020B1 (ko) 고 주파수 동작을 위한 출력 드라이버를 구비하는 반도체메모리 장치
US5578942A (en) Super VCC detection circuit
JP3107841B2 (ja) 半導体記憶装置
KR100224763B1 (ko) 반도체 메모리 장치의 전원전압 공급회로
KR0170694B1 (ko) 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로
KR100245555B1 (ko) 반도체 메모리 장치 및 그것의 내부 전원 전압 공급 회로
US20050007146A1 (en) Reducing coupling noise in an output driver
KR20060031389A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120229

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee