DE60311187T2

DE60311187T2 - Datenausgabetreiber und Datenausgabeverfahren zur Minimierung von Abweichungen der Datenausgabezeit durch Datenmuster verursacht

Info

Publication number: DE60311187T2
Application number: DE60311187T
Authority: DE
Inventors: In-Young Jung
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-06-11
Filing date: 2003-06-09
Publication date: 2007-10-18
Anticipated expiration: 2023-06-10
Also published as: DE60311187D1; US20030227797A1; EP1372156A2; EP1372156A3; KR100480599B1; JP4037320B2; JP2004015804A; KR20030095085A; US6826089B2; EP1372156B1

Description

Die vorliegende Erfindung betrifft ein Halbleiterspeicherbauelement, und insbesondere einen Datenausgabetreiber und ein Datenausgabeverfahren zum Minimieren von Abweichungen der Datenausgabezeit (tQ), die durch verschiedene Datenmuster verursacht sind.
Hohe Integration, geringer Energieverbrauch und hohe Geschwindigkeit sind die heutigen Trends bei Halbleiterspeicherbauelementen. Das heißt, es werden Halbleiterspeicherbauelemente benötigt, die mehr Daten bei höherer Geschwindigkeit bei geringerem Energieverbrauch verarbeiten.
Als Folge davon wurde für den Hochgeschwindigkeitsbetrieb einer Halbleiterspeichervorrichtung ein synchroner dynamischer Direktzugriffspeicher (SDRAM, Synchronous Dynamic Random Access Memory) synchronisiert mit einem Systemtaktgeber entwickelt.
Ebenso wurden in jüngerer Zeit entsprechend dem Bedarf an höherer Betriebsgeschwindigkeit, ein synchroner DRAM mit dualer Datenrate (DDR) und ein RAMBUS^® DRAM entwickelt, die Daten sowohl an der Anstiegsflanke wie an der Abstiegsflanke eines Systemtaktgebers synchronisiert eingeben oder ausgeben.
1 ist ein Zeitdiagramm, das Veränderungen in der Datenausgabezeit (tQ) zeigt.
Mit Bezug zu 1 ist es bevorzugt, dass sowohl im synchronen DRAM und im RAMBUS^® DRAM die Ausgabezeit (tQ) jedes Datenworts durch eine Mehrzahl von Eingabe- und/oder Ausgabepads synchronisiert mit einem Systemtaktgeber (CLOCK) fast konstant ist.
Hier bezeichnet tQ = 0 einen Fall, bei dem die Mitte von Daten (D) mit der Anstiegsflanke des Systemtaktgebers (CLOCK) zusammenfällt, und tQ = Δt bezeichnet einen Fall, bei dem die Mitte von Daten nach Verzögerung um eine bestimmte Zeit von der Anstiegsflanke des Systemtaktgebers (CLOCK) ausgegeben wird.
Wenn daher die Ausgabezeit (tQ) für jedes Datenwort durch die Mehrzahl von Eingabe- und/oder Ausgabepads unterschiedlich ist, wird die Leistung des Halbleiterbauelements beeinträchtigt.
Ebenso prüfen beim Testen von RAMBUS^® DRAMs die Halbleiterbauelementehersteller die Datenausgabezeit (tQ) durch Eingabe- und/oder Ausgabepads gemäß bestimmter Spezifikationen, und RAMBUS^® DRAMs, die die Spezifikationen nicht erfüllen, werden als Produkte schlechter Qualität behandelt. Als Folge davon kann die Ausbeute an Halbleiterchips abnehmen.
US-Patent Nr. 6,295,233 offenbart Verfahren und Schaltkreise zur Implementierung von stromgeregelten Open-Drain-Ausgabetreiber (open-drain output driver) zur Verwendung in DRAMs.
Gemäß einem Aspekt der Erfindung wird ein Datenausgabetreiber zur Verfügung gestellt, der zum Treiben von Daten, die über einen Eingabeanschluss eingegeben sind, zu einem Ausgabeanschluss ausgebildet ist, umfassend: einen Zwischenknoten; einen ersten Treiber, der zwischen dem Ausgabeanschluss und dem Zwischenknoten eingeschleift ist, wobei der erste Treiber einen Steueranschluss aufweist und dazu ausgebildet ist, in Reaktion auf ein Freigabesignal, das am Steueranschluss eingegeben ist, einen Strompfad zwischen dem Zwischenknoten und dem Ausgabeanschluss auszubilden; einen zweiten Treiber, der zwischen dem Zwischenknoten und einer unteren Versorgungsspannung eingeschleift ist und dazu ausgebildet ist, in einem Datenlesevor gang die Daten, die am Eingabeanschluss eingegeben sind, durch den Zwischenknoten zum Ausgabeanschluss zu treiben; und eine Spannungssteuerungsschaltung, die zwischen dem Zwischenknoten und der unteren Versorgungsspannung eingeschleift ist, wobei die Spannungssteuerungsschaltung einen Steueranschluss aufweist und dazu ausgebildet ist, in Reaktion auf ein Steuersignal, das am Steueranschluss eingegeben ist, mindestens einen Teil des Stroms des Zwischenknotens zur unteren Versorgungsspannung fließen zu lassen.
Wenn der Datenausgabetreiber einen Datenlesevorgang durchführt, ist mit Vorteil die Spannungssteuerungsschaltung so ausgebildet, dass während des Lesevorgangs eine Spannungsschwankung am Zwischenknoten auf einem im Wesentlichen konstanten Niveau gehalten wird.
Der erste Treiber, der zweite Treiber und die Spannungssteuerungsschaltung können einen ersten Transistor, einen zweiten Transistor bzw. einen dritten Transistor umfassen.
Mit Vorteil wird das Freigabesignal aktiviert, wenn der Datenausgabetreiber einen Datenlesevorgang durchführt. Mit Vorteil wird das Steuersignal aktiviert, wenn der Datenausgabetreiber einen Datenlesevorgang durchführt. Wenn der Datenausgabetreiber einen Datenlesevorgang durchführt, ist es bevorzugt, dass der dritte Transistor einen Teil eines in den Zwischenknoten fließenden Stroms in den Zwischenknoten entlädt, so dass beim Datenlesevorgang eine Spannungsschwankung am Zwischenknoten auf einem im Wesentlichen konstanten Niveau gehalten wird. Mit Vorteil sind der erste bis dritte Transistor NMOS-Transistoren.
Die Steueranschlüsse der ersten und dritten Transistoren und der Eingabeanschluss des zweiten Transistors können Gates der Transistoren sein.
Die Erfindung stellt auch ein Halbleiterspeicherbauelement zur Verfügung, das eine Mehrzahl der oben beschriebenen Datenausgabetreibern umfasst.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Ausgeben von Daten, die an einem Eingabeanschluss eines Datenausgabetreibers eingegeben sind, an einen Ausgabeanschluss des Datenausgabetreibers zur Verfügung gestellt, wobei der Datenausgabetreiber einen Zwischenknoten aufweist, wobei das Verfahren umfasst: bei einem Datenlesevorgang Halten einer Spannungsschwankung am Zwischenknoten auf einem im Wesentlichen konstanten Niveau; und Ausgeben der Daten, die über den Eingabeanschluss eingegeben sind, an den Ausgabeanschluss durch den Zwischenknoten.
Das Halten einer Spannungsschwankung am Zwischenknoten auf einem im Wesentlichen konstanten Niveau bei einem Datenlesevorgang kann mit Vorteil ein Ausbilden eines Strompfads zwischen dem Zwischenknoten und einer unteren Versorgungsspannung (z. B. Masse) umfassen, so dass bei einem Datenlesevorgang eine Spannungsschwankungsspannung am Zwischenknoten auf einem im Wesentlichen konstanten Niveau bleibt.
Beim Verbinden des Zwischenknotens mit einer Masse ist es vorteilhaft, dass in Reaktion auf ein Datenlesesignal eine bestimmte Menge an Ladestrom, der in den Zwischenknoten fließt, in die untere Zufuhrspannung geleitet wird, so dass die Spannungsschwankung des Zwischenknotens konstant gehalten wird.
Es ist von Vorteil, wenn das Halbleiterspeicherbauelement einen Datenlesevorgang durchführt, dass der dritte Transistor eine bestimmte Menge eines in den Zwischenknoten fließenden Stroms durch den ersten Transistor in die untere Versorgungsspannung leitet, so dass beim Datenlesevorgang eine Spannungsschwankung am Zwischenknoten auf einem im Wesentlichen konstanten Niveau gehalten wird.
Die vorliegende Erfindung stellt auf diese Weise einen Datenausgabetreiber und ein Datenausgabeverfahren zur Verfügung, die Datenausgabezeitvariationen (tQ) aufgrund von eingegebenen Datenstrukturen minimiert.
Die Vorteile der vorliegenden Erfindung werden besser ersichtlich durch eine ausführliche Beschreibung bevorzugter Ausführungsformen mit Bezug zu den begleitenden Zeichnungen, in denen:
1 ein Zeitdiagramm ist, das Variationen in der Datenausgabezeit tQ zeigt;
2 ein Blockdiagramm eines Halbleiterbauelements ist, das einen Open-Drain-Ausgabetreiber gemäß einer ersten Ausführungsform aufweist;
3 ein Zeitdiagramm eines Datenlesevorgangs des in 2 gezeigten Halbleiterbauelements ist;
4 ein Zeitdiagramm einer Eingabe- und/oder Ausgabewellenform des in 2 gezeigten Open-Drain-Ausgabetreibers ist;
5 ein Diagramm einer äquivalenten Schaltung eines Open-Drain-Ausgabetreibers ohne Strompfad ist;
6 ein Zeitdiagramm ist, das ein Freigabesignal eines Open-Drain-Ausgabetreibers und eine Spannungswellenform eines Zwischenknotens gemäß einer ersten Datenstruktur zeigt;
7 ein Zeitdiagramm ist, das ein Freigabesignal eines Open-Drain-Ausgabetreibers und eine Spannungswellenform eines Zwischenknotens gemäß einer zweiten Datenstruktur zeigt;
8 ein Zeitdiagramm ist, das ein Freigabesignal eines Open-Drain-Ausgabetreibers und eine Spannungswellenform eines Zwischenknotens gemäß einer dritten Datenstruktur zeigt;
9 ein Zeitdiagramm einer Eingabe- und/oder Ausgabewellenform des in 5 gezeigten Open-Drain-Ausgabetreibers ist;
10 ein Blockdiagramm eines Halbleiterbauelements ist, das einen Open-Drain-Ausgabetreiber gemäß einer zweiten Ausführungsform aufweist;
11 ein Zeitdiagramm eines Datenlesevorgangs des in 10 gezeigten Halbleiterbauelements ist; und
12 ein Blockdiagramm eines Halbleiterbauelements ist, das einen Open-Drain-Ausgabetreiber gemäß einer dritten Ausführungsform aufweist.
2 ist ein Blockdiagramm eines Halbleiterbauelements, das einen Open-Drain-Ausgabetreiber gemäß einer ersten Ausführungsform aufweist. Mit Bezug zu 2 umfasst das Halbleiterbauelement 10 eine Freigabesignalerzeugungsschaltung 20 und einen Open-Drain-Ausgabetreiber 30. Ein Abschlusswiderstand (Rtt) ist zwischen eine Abschlussspannung (Vtt) und einen Ausgabeanschluss 35 eingeschleift. Der Open-Drain-Ausgabetreiber 30 ist ein Beispiel eines Datenausgabetreibers.
Das Halbleiterbauelement 10 weist einen Kondensator (Cenvg) zwischen dem Gate eines ersten NMOS-Transistors 31 und einer unteren Versorgungsspannung (VSS) auf (z. B. Masse). Der Kondensator (Cenvg) eliminiert Kopplungsspannung oder Kopplungsrauschen, das zum Gate des ersten NMOS-Transistors 31 geführt wird. Kopplungsspannung oder Kopplungsrauschen haben einen nachteiligen Einfluss auf die Charakteristiken eines Ausgangssignals. Deshalb ist es von Vorteil, dass die Kapazität des Kondensators (Cenvg) ziemlich groß ist.
Ob der Open-Drain-Ausgabetreiber 30 in Betrieb ist oder nicht, der Ausgangswiderstand des Open-Drain-Ausgabetreibers 30 ist hoch. Deshalb wird der Open-Drain-Ausgabetreiber 30, wegen seines Vorteils bei der Kanalimpedanzübereinstimmung und anderer Vorteile, im Wesentlichen in RAMBUS^® DRAMs verwendet, und wird auch in Chip-Chip-Verbindungssystemen verbreitet verwendet.
Die Freigabesignalerzeugungsschaltung 20 ist durch einen Komparator implementiert, dessen (+)-Eingangsanschluss eine bestimmte Spannung empfängt, und dessen (–)-Eingangsanschluss mit dem Ausgangsanschluss des Komparators 20 verbunden ist. In Reaktion auf ein Steuersignal (ACTIVE) vergleicht die Freigabesignalerzeugungsschaltung 20 die bestimmte Spannung (ENV), die am (+)-Eingangsanschluss eingegeben wird, mit der Spannung, die am (–)-Eingangsanschluss eingegeben wird, und gibt ein Freigabesignal (ENVG), das Ergebnis des Vergleichs, zum Gate des ersten NMOS-Transistors 31 aus. Das Freigabesignal (ENVG) schwingt zwischen dem Niveau der unteren Versorgungsspannung (VSS) (z. B. Masse) und dem Niveau einer ersten Spannung.
Wenn zum Beispiel das Halbleiterbauelement 10 in einem Standby-Zustand ist, gibt die Freigabesignalerzeugungsschaltung 20 ein Freigabesignal (ENVG) an das Gate des ersten NMOS-Transistors 31 aus, das das Niveau der unteren Versorgungsspannung (VSS) aufweist (z. B. Masse). Wenn das Halbleiterbauelement 10 einen Datenlesevorgang durchführt, gibt die Freigabesignalerzeugungsschaltung 20 ein Freigabesignal (ENVG) an das Gate des ersten NMOS-Transistors 31 aus, das das Niveau der ersten Spannung aufweist.
Es ist bevorzugt, dass der erste NMOS-Transistor 31 in Abhängigkeit vom ersten Spannungsniveau in einem Sättigungsbereich betrieben wird. Wenn der erste NMOS-Transistor 31 in einem Sättigungsbereich betrieben wird, wird der Ausgangswiderstandswert des Open-Drain-Ausgabetreibers 30 ziemlich hoch gehalten.
Der Open-Drain-Ausgabetreiber 30 umfasst einen ersten Treiber (vom ersten NMOS-Transistor 31 implementiert), einen zweiten Treiber implementiert von einem zweiten NMOS-Transistor 33, den Ausgangsanschluss 35 und eine Spannungssteuerungsschaltung 37. Der zweite NMOS-Transistor ist zwischen einem Zwischenknoten (MID) und Masse (VSS) eingeschleift und treibt Daten (DATA), die am Gate des zweiten NMOS-Transistors 33 eingegeben sind, zum Ausgangsanschluss 35 durch den Zwischenknoten (MID).
Mit Vorteil weisen die Daten (DATA), die am Gate des zweiten NMOS-Transistors 33 eingegeben werden, ein Spannungsniveau auf, das entweder nahe oder an der unteren Versorgungsspannung (VSS) liegt (z. B. Masse) (logische "0") oder nahe oder an der oberen Versorgungsspannung (logische "1"). Für das Niveau der oberen Versorgungsspannung können alle Versorgungsspannungsniveaus verwendet werden, darunter zum Beispiel 3,3 V, 2,5 V oder 1,8 V.
Der erste NMOS-Transistor 31 ist zwischen dem Ausgabeanschluss 35 und dem Zwischenknoten (MID) eingeschleift. Das Freigabesignal (ENVG) wird am Gate des ersten NMOS-Transistors 31 eingegeben. Bevorzugt ist das Freigabesignal (ENVG) ungeachtet der Veränderungen der Kopplungsspannung (Rauschen), Spannung, Temperatur und Prozessvariationen konstant.
Die Spannungssteuerungsschaltung 37 ist durch den dritten NMOS-Transistor 39 implementiert, und ist zwischen dem Zwischenknoten (MID) und Masse (VSS) eingeschleift: Ein Steuersignal (ACTIVE) wird am Gate des dritten NMOS-Transistors 39 eingegeben. Das heißt, in Abhängigkeit vom Steuersignal (ACTIVE), das aktiviert wird (zum Beispiel in einem logischen "hoch" Zustand), hält die Spannungssteuerungsschaltung 37 den Zwischenknoten (MID) auf einer konstanten Spannung.
3 ist ein Zeitdiagramm eines Datenlesevorgangs des in 2 gezeigten Halbleiterbauelements 10. Mit Bezug zu den 2 und 3 wird nun die Funktion des Halbleiterbauelements 10 mit dem Open-Drain-Ausgabetreiber 30 ausführlich beschrieben.
Erstens, wenn das Halbleiterbauelement 10 in einem Standby-Zustand ist, gibt in Abhängigkeit von einem Steuersignal (ACTIVE), das inaktiviert ist (zum Beispiel in einem logischen "tief" Zustand), die Freigabesignalerzeugungsschaltung 20 ein Freigabesignal (ENVG) an das Gate des ersten NMOS-Transistors 31 aus, das ein unteres Versorgungsspannungsniveau (VSS) aufweist (z. B. Masse).
Da der zweite NMOS-Transistor 33 im Standby-Zustand ausgeschaltet ist, ist der Open-Drain-Ausgabetreiber 30 aus. Jedoch kann in einem Standby-Zustand der erste NMOS-Transistor 31 des Halbleiterbauelements 10 aus oder an sein.
Wenn jedoch das Halbleiterbauelement 10 einen Datenlesevorgang ausführt, gibt in Abhängigkeit von einem Steuersignal (ACTIVE), das aktiviert ist (zum Beispiel in einem logischen "hoch" Zustand), die Freigabesignalerzeugungsschaltung 20 ein Freigabesignal (ENVG) an das Gate des ersten NMOS-Transistors 31 aus, das das erste Spannungsniveau aufweist.
Dementsprechend arbeitet der erste NMOS-Transistor 31 in einem Sättigungsbereich und ein erster Strompfad wird zwischen dem Ausgabeanschluss 35 und dem Zwischenknoten (MID) ausgebildet. Die Spannung des Ausgabeanschlusses 35 wird gemäß der auf das Gate des zweiten NMOS-Transistors 33 aufgegebenen Daten (DATA) bestimmt, und auf diese Weise kann der Open-Drain-Ausgabetreiber 30 einen Datenlesevorgang ausführen.
Wenn die Eingabedaten (DATA) einen logischen Wert von "1" aufweisen, dann wird der zweite NMOS-Transistor 33 angeschaltet. Dementsprechend wird ein Strom aus der Abschlussspannungsquelle (V_TT) zur Masse (VSS) entladen, und die Spannung am Ausgabeanschlusses 35 wird durch das Verhältnis des Abschlusswiderstands (R_TT) zum Anschaltwiderstand der Transistoren 31, 33 und 39 bestimmt.
Wenn die Eingabedaten (DATA) einen logischen Wert von "0" aufweisen, dann wird der zweite NMOS-Transistor 33 ausgeschaltet. Dementsprechend wird der erste Strompfad von der Abschlussspannungsquelle (V_TT) zum Zwischenknoten (MID) ausgebildet und der Zwischenknoten (MID) aufgeladen. Hier weist die Spannung, die vom Ausgabeanschluss 35 ausgegeben wird, das Niveau der Abschlussspannungsquelle (V_TT) auf.
Wenn in einem Datenlesevorgang Eingabedaten (DATA), die eine kontinuierliche Folge von logischen "0" sind, am Gate des zweiten NMOS-Transistors 33 eingegeben werden, wird der Zwischenknoten (MID) vom ersten NMOS-Transistor 31 weiter geladen, und damit stiegt die Spannung des Zwischenknotens (MID) langsam an.
Ebenso wird, da in Abhängigkeit von einem aktivierten Steuersignal (ACTIVE) der dritte NMOS-Transistor 39 angeschaltet wird, ein zweiter Strompfad zwischen dem Zwischenknoten (MID) und Masse (VSS) ausgebildet.
Der zweite Strompfad bewirkt, dass etwas Strom, der durch den ersten NMOS-Transistor 31 in den Zwischenknoten (MID) fließt und den Zwischenknoten (MID) auflädt (nachfolgend als "Ladestrom" bezeichnet), zur Masse (VSS) fließt. Dementsprechend wird die Spannung (VMID) des Zwischenknotens (MID) durch das Vorliegen des zweiten Strompfads im Wesentlichen konstant gehalten.
4 ist Zeitdiagramm einer Eingabe- und/oder Ausgabewellenform des in 2 gezeigten Open-Drain-Ausgabetreibers. Mit Bezug zu 4 schwingen die Ausgabespannung (V_OUT) und die Daten (DATA) zwischen 1,0 V und 1,8 V, und die Spannung (VMID) des Zwischenknotens (MID) schwingt zwischen 0,1 V und 0,62 V. Hier kann die Schwingungsbreite der Ausgabespannung (V_OUT), Daten und der Spannung (VMID) des Zwischenknotens (MID) entsprechend der Auslegung eines Halbleiterbauelements auf verschiedene Weise variieren.
Wenn in einem Datenlesevorgang erste Daten gelesen werden, oder wenn Eingabedaten (DATA) mit einem logischen Wert von "0" an den Gates einer Mehrzahl von zweiten NMOS-Transistoren 33 kontinuierlich eingegeben werden, neigt der durch den ersten NMOS-Transistor 31 in den Zwischenknoten (MID) fließende Ladestrom dazu, einen langsamen Anstieg der Spannung (VMID) des Zwischenknotens (MID) von einer Spannung, die durch Subtrahieren einer Schwellenspannung des ersten NMOS-Transistors 31 vom ersten Spannungsniveau erhalten ist, zu bewirken.
Weil jedoch der dritte NMOS-Transistor 39 des Open-Drain-Ausgabetreibers 10 bewirkt, dass etwas vom Ladestrom, der in den Zwischenknoten (MID) fließt, durch den zweiten Strompfad zur unteren Versorgungsspannung (VSS) fließt (z. B. Masse), wird die Spannung (VMID) des Zwischenknotens (MID) konstant gehalten.
Mit Bezug zu den 2 und 4, wenn Daten (DATA) mit einem logischen Wert von "0" am Gate des zweiten NMOS-Transistors 33 eingegeben werden, beträgt die Spannung (VMID) des Zwischenknotens (MID) 0,62 V und die Spannung (V_OUT) des Ausgabeanschlusses 35 1,8 V. Wenn Daten (DATA) mit einem logischen Wert von "1" am Gate des zweiten NMOS-Transistors 33 eingegeben werden, beträgt die Spannung (VMID) des Zwischenknotens (MID) 0,1 V und die Spannung (V_OUT) des Ausgabeanschlusses 35 1,0 V.
Bei einem Datenlesevorgang führt ein Prozess zum Lesen erster Daten mit einem logischen Wert von "1" zum selben Ergebnis wie das Lesen von Daten mit einem logischen Wert von ("1"), die den Daten folgen, die eine Reihe von aufeinanderfolgenden logischen "0" umfassen. Dementsprechend neigt die Spannung (VMID) des Zwischenknotens (MID) zu einem langsamen Anstieg aufgrund des Ladestroms durch den ersten NMOS-Transistor 31, da der zweite NMOS-Transistor 33 über eine Anzahl von Taktzyklen einen Aus-Zustand beibehält.
Da jedoch der dritte NMOS-Transistor 39 den Ladestrom, der in den Zwischenknoten (MID) fließt, zur Masse (VSS) entlädt, wird die Spannung (VMID) des Zwischenknotens (MID) konstant gehalten.
Beim Datenlesevorgang entlädt der dritte NMOS-Transistor 39 den Ladestrom, der in den Zwischenknoten (MID) fließt, selbst wenn Daten (DATA) mit einem logischen Wert von "0" am Gate des zweiten NMOS-Transistors 33 kontinuierlich eingegeben werden, und daher wird die Spannung (VMID) des Zwischenknotens (MID) konstant gehalten.
Dementsprechend kann der Open-Drain-Ausgabetreiber 30 gemäß der ersten Ausführungsform die Datenausgabezeit (tQ) von Daten mit einem logischen Wert von "1" ungeachtet von Eingabedatenstrukturen, zum Beispiel 01, 0001 oder 00001, einhalten.
5 ist ein Diagramm einer äquivalenten Schaltung eines Open-Drain-Ausgabetreibers ohne Strompfad. Das heißt, 5 zeigt eine Kopplungsumgebung des in 2 gezeigten Open-Drain-Ausgabetreibers 10.
Ein parasitärer Kondensator (Cgd) ist zwischen dem Gate und Drain des ersten NMOS-Transistors 31 ausgebildet, und ein parasitärer Kondensator (Cgs) ist zwischen dem Gate und der Source des ersten NMOS-Transistors 31 ausgebildet.
Allgemein ist die Kapazität des parasitären Kondensators (Cgs) ungefähr fünf Mal höher als die des parasitären Kondensators (Cgd). Das Verhältnis der Kapazität des parasitären Kondensators (Cgs) und der Kapazität des parasitären Kondensators (Cgd) kann jedoch mit einer Reihe von Werten implementiert sein.
Mit Bezug zu 5 sind die Strukturen und Funktionen des ersten Treibers 31 und des zweiten Treibers 33 des Open-Drain-Ausgabetreibers 30' gleich wie die Strukturen und Funktionen des ersten Treibers 31 und des zweiten Treibers 33 des Open-Drain-Ausgabetreibers 30 von 2. Der Open-Drain-Ausgabetreiber 30' weist jedoch keinen NMOS-Transistor 39 von 2 auf.
Mit Bezug zu den 4 und 5 beträgt gemäß dem Niveau der Daten (DATA), die am Gate des zweiten Transistors 33 eingegeben sind (d. h. gemäß der Eingabe einer logischen "1" oder einer logischen "0"), die Schwingungsbreite der Ausgabespannung (V_OUT) am Ausgabeanschluss 35 ungefähr 800 mV und die Schwingungsbreite der Spannung (VMID) des Zwischenknotens (MID) ungefähr 500 mV.
Das heißt, wenn Daten (DATA), die am zweiten Transistor 33 eingegeben sind, eine logische "1" aufweisen, fällt die Ausgabespannung (V_OUT) am Ausgabeanschluss von 1,8 V um 800 mV, so dass sie 1,0 V wird, und die Spannung (VMID) des Zwischenknotens (MID) fällt von 0,6 V um 500 mV, so dass sie 0,1 V wird.
Die Variationen der Ausgabespannung (V_OUT) am Ausgabeanschluss 35 und die Spannung (VMID) des Zwischenknotens (MID) werden zum Gate des ersten NMOS-Transistors 31 durch entsprechende parasitäre Kondensatoren (Cgd und Cgs) des ersten NMOS-Transistors 31 gekoppelt.
Dementsprechend wird die Kopplungsspannung (C_ENVG) durch entsprechende parasitäre Kondensatoren (Cgd und Cgs) am Gate des ersten NMOS-Transistors 31 gekoppelt, durch die folgende Gleichung 1 bestimmt: C_ENVG = (dVout·Cgd + dVMID·Cgs)/(Cenvg + Cgd + Cgs) (1)
Hier bezeichnet dVout Schwankung der Ausgabespannung des Ausgabeanschlusses 35 und dVMID bezeichnet Schwankung der Spannung des Zwischenknotens (MID). Mit Bezug zu 4 beträgt dVout 800 mV und dVMID beträgt 500 mV.
Die Kopplungsspannung (C_ENVG) ist eine Rauschspannung, die am Gate des ersten NMOS-Transistors 31 durch die Spannung des Ausgabeanschlusses 35 oder der Spannung (VMID) des Zwischenknotens (MID) durch entsprechende parasitäre Kondensatoren (Cgd und Cgs) induziert ist.
Indessen ist die Kopplungsspannung (C_ENVG) proportional zum Produkt der Spannungsvariationen (dVout, dVMID) und der Kapazität der entsprechenden parasitären Kondensatoren (Cgd und Cgs). Da die Kapazität des Kondensators (Cgs) im Allgemeinen wesentlich höher ist als die des Kondensators (Cgd), wird die meiste Kopplungsspannung (C_ENVG) am Gate des ersten NMOS-Transistors 31 durch die Spannungsvariation des Zwischenknotens (MID) induziert.
Je geringer die Kopplungsspannung (C_ENVG) ist, desto besser ist das Speicherelement. Wenn mit Bezug zu Gleichung 1 die Kapazität des Kondensators (Cenvg) wesentlich größer ist als die des Kondensators (Cgd) oder die des Kondensators (Cgs), kann die Kopplungsspannung (C_ENVG) gesteuert werden.
Da jedoch die Bemessungsfläche des Open-Drain-Ausgabetreibers 30' ziemlich groß ist, sind auch die Kapazität des Kondensators (Cgs) und die Kapazität des Kondensators (Cgd) ziemlich groß.
Dementsprechend ist es schwierig, einen Kondensator (Cenvg) mit einer im Vergleich zur Kapazität des Kondensators (Cgs) und der Kapazität des Kondensators (Cgd) hohen Kapazität auszubilden. Ebenso ist es schwierig, dass der Kondensator (Cenvg) mit einer hohen Kapazität ein Freigabesignal (ENVG) beim ersten Spannungsniveau lädt oder ein Freigabesignal (ENVG) beim Niveau der unteren Versorgungsspannung (VSS) (z. B. Masse) entlädt.
Wie oben angegeben, je geringer die Kopplungsspannung (C_ENVG) ist, desto besser ist das Speicherelement. Es ist jedoch bevorzugt, dass die Kopplungsspannung (C_ENVG) auf einem konstanten Niveau gehalten wird, wenn es tatsächlich unmöglich ist, die Kopplungsspannung (C_ENVG) vollständig zu eliminieren.
Das heißt, wenn es keine Schwankung bei der Kopplungsspannung (C_ENVG) durch verschiedene Datenstrukturen oder andere Signale (z. B. Rauschen) gibt, die am Gate des zweiten Transistors 33 eingegeben werden, nimmt die gesamte Variationsbreite der Datenausgabezeit (tQ) ab.
Bezüglich zweier Faktoren, die die Kopplungsspannung (C_ENVG) beeinflussen, wird die Kopplung des Kondensators (Cgd) durch die Ausga bespannung (Vout) konstant gehalten, die immer um 800 mV schwingt, aber die Kopplung des Kondensators (Cgs) kann gemäß der Spannung (VMID) am Zwischenknoten (MID) variieren.
Da mit Bezug zu Gleichung 1 die Spannungsschwankung (dVMID) des Zwischenknotens (MID) die Kopplungsspannung (C_ENVG) beeinflusst, wird die Treibereigenschaft des ersten Transistors 31, der in Abhängigkeit von einem Freigabesignal (ENVG) in einem Sättigungsbereich betrieben wird, durch die Spannungsschwankung (dVMID) beeinflusst, und als Folge davon verändert sich die Datenausgabezeit (tQ) gemäß der Struktur der Daten (DATA), die am Gate des zweiten NMOS-Transistors 33 eingegeben werden.
Dementsprechend minimiert der dritte NMOS-Transistor 39 des in 2 gezeigten Open-Drain-Ausgabetreibers 30 die Schwankung der Spannung (VMID) des Zwischenknotens (MID), die durch die Struktur der Daten (DATA) bedingt ist, die am Gate des zweiten NMOS-Transistors 33 eingegeben werden, derart, dass die Schwankung der Datenausgabezeit (tQ) minimiert wird.
Das heißt, da der dritte NMOS-Transistor 39 einen zweiten Strompfad zwischen dem Zwischenknoten (MID) und Masse (VSS) bildet, und die Spannung (VMID) des Zwischenknotens (MID) konstant halten kann, minimiert der Open-Drain-Ausgabetreiber 10 von 2 die Schwankung der Datenausgabezeit (tQ) ungeachtet der Struktur der Daten (DATA), die am Gate des zweiten NMOS-Transistors 33 eingegeben werden.
6 ist ein Zeitdiagramm, das ein Freigabesignal eines Open-Drain-Ausgabetreibers und eine Spannungswellenform eines Zwischenknotens gemäß einer ersten Datenstruktur zeigt.
Mit Bezug zu den 5 und 6, wenn in einem Datenlesevorgang eine Datenstruktur umfassend eine abwechselnde Reihe von logischen "0" und logischen "1" am Gate des zweiten NMOS-Transistors 33 eingegeben wird, schwingt die Spannung (VMID') des Zwischenknotens MID zwischen 0,1 V und 0,6 V. Hier ist die durch die Kopplungsspannung (C_ENVG) bedingte Schwankung gering.
7 ist ein Zeitdiagramm, das ein Freigabesignal eines Open-Drain-Ausgabetreibers und eine Spannungswellenform eines Zwischenknotens gemäß einer zweiten Datenstruktur zeigt.
Wenn mit Bezug zu den 5 und 7 in einem Datenlesevorgang eine Datenstruktur "11000111" am Gate des zweiten NMOS-Transistors 33 eingegeben wird, wird der zweite NMOS-Transistor 33 in einem Intervall, bei dem "000" Daten (DATA) eingegeben werden, ausgeschaltet. Dementsprechend fließt der Ladestrom in den Zwischenknoten (MID) durch den ersten NMOS-Transistor 31. Deshalb steigt die Spannung (VMID') des Zwischenknotens (MID) langsam auf ein Niveau ΔV1 wie in 7 gezeigt.
Da die Kopplungsspannung (C_ENVG) ausgehend von Gleichung 1 steigt, wenn die Spannung (VMID') des Zwischenknotens (MID) um ΔV1 steigt, nimmt ein Freigabesignal (ENVG), das von der Kopplung beeinflusst wird, daher ab, wenn Daten mit einem logischen Wert von "1" gelesen werden.
Dementsprechend nimmt die Stromtreibereigenschaft des ersten NMOS-Transistors 31 ab und die Zeit zum Entladen der Spannung (VMID') des Zwischenknotens (MID) auf das Niveau, wenn Daten mit einem logischen Wert von "1" gelesen werden (zum Beispiel 0,1 V), nimmt zu.
Als Folge davon, wenn Daten mit einem logischen Wert von "1" am Gate des zweiten NMOS-Transistors 33 nach einer Abfolge von Daten mit einem logischen Wert von "000" eingegeben werden, dann wird die Ausgabezeit (tQ) der "1" Daten, die nach den "000" Daten eingegeben sind, verzögert.
Nun mit Bezug zu den 2 und 7, wenn in einem Datenlesevorgang eine Datenstruktur "11000111" am Gate des zweiten NMOS-Transistors 33 eingegeben wird, wird der zweite Transistor 33 in einem Intervall, in dem die "000" Daten (DATA) eingegeben werden, abgeschaltet. Dementsprechend fließt der Ladestrom in den Zwischenknoten (MID) durch den ersten NMOS-Transistor 31.
Jedoch im Gegensatz zum obigen Fall mit Bezug zu den 5 und 7 wird, weil der dritte NMOS-Transistor 39 des Open-Drain-Ausgabetreibers 10 in Abhängigkeit vom Steuersignal (ACTIVE) etwas vom Ladestrom, der in den Zwischenknoten (MID) fließt, zur unteren Versorgungsspannung (VSS) (z. B. Masse) entlädt, die Spannung (VMID) des Zwischenknotens (MID) auf oder nahe bei einem konstanten Niveau gehalten.
Dementsprechend wird, wenn Daten mit einem logischen Wert von "1" am Gate des zweiten NMOS-Transistors 33 nach einer Abfolge von Daten mit einem logischen Wert von "000" eingegeben werden, die Ausgabezeit (tQ) der "1" Daten, die nach den "000" Daten eingegeben sind, fast gleich der Ausgabezeit (tQ) der "1" Daten, die nach den einzelnen "0" Daten von 6 eingegeben sind.
8 ist ein Zeitdiagramm, das ein Freigabesignal eines Open-Drain-Ausgabetreibers und eine Spannungswellenform eines Zwischenknotens gemäß einer dritten Datenstruktur zeigt.
Wenn mit Bezug zu den 5 und 8 in einem Datenlesevorgang eine Datenstruktur "11000001" am Gate des zweiten NMOS-Transistors 33 eingegeben wird, wird der zweite Transistor 33 in einem Intervall, in dem die "00000" Daten (DATA) eingegeben werden, abgeschaltet. Dementsprechend fließt der Ladestrom in den Zwischenknoten (MID) durch den ersten NMOS-Transistor 31. Deshalb steigt die Spannung (VMID') des Zwischenknotens (MID) langsam auf ein Niveau ΔV2, das höher ist als ΔV1, wie in 8 gezeigt.
Da die Kopplungsspannung (C_ENVG) ausgehend von Gleichung 1 stärker steigt, wenn die Spannung (VMID') des Zwischenknotens (MID) um ΔV2 steigt, als es der Fall ist, wenn VMID' um ΔV1 steigt, nimmt daher das Freigabesignal (ENVG) stärker ab, als es der Fall ist, wenn VMID' um ΔV1 steigt wie in 7. Als Folge davon nimmt die Stromtreibereigenschaft des ersten NMOS-Transistors 31 stärker ab, und eine Zeit zum Entladen des Zwischenknotens (MID) auf das Niveau der unteren Versorgungsspannung (VSS) (z. B. Masse) nimmt weiter zu.
Wenn daher Daten mit einem logischen Wert von "1" am Gate des zweiten NMOS-Transistors 33 nach einer Abfolge von Daten mit einem logischen Wert von "00000" eingegeben werden, wird die Datenausgabezeit (tQ) für die "1" Daten, die der "00000" Datenabfolge folgen, verzögert.
Nun mit Bezug zu den 2 und 8, wenn in einem Datenlesevorgang eine Datenstruktur "11000001" am Gate des zweiten NMOS-Transistors 33 eingegeben wird, wird der zweite Transistor 33 in einem Intervall, in dem die "00000" Daten eingegeben werden, abgeschaltet. Dementsprechend fließt der Ladestrom in den Zwischenknoten (MID) durch den ersten NMOS-Transistor 31.
Jedoch im Gegensatz zum obigen Fall mit Bezug zu den 5 und 8 wird, weil der dritte NMOS-Transistor 39 in Abhängigkeit vom Steuersignal (ACTIVE) etwas vom Ladestrom, der in den Zwischenknoten (MID) fließt, zur unteren Versorgungsspannung (VSS) (z. B. Masse) entlädt, die Spannung (VMID) des Zwischenknotens (MID) auf oder nahe einem konstanten Niveau gehalten.
Dementsprechend wird, wenn Daten mit einem logischen Wert von "1" am Gate des zweiten NMOS-Transistors 33 nach einer Abfolge von Daten mit einem logischen Wert von "00000" eingegeben werden, die Ausgabezeit (tQ) der "1" Daten, die nach den "00000" Daten eingegeben sind, fast gleich der Ausgabezeit (tQ) der "1" Daten, die nach den "000" Daten von 7 eingegeben sind.
Mit Bezug zu den 2, 4, 6 und 8 reduziert der Open-Drain-Ausgabetreiber 30 wie er hier offenbart ist, die Schwankung der Ausgabezeit (tQ) von Daten "1" in einem Datenlesevorgang wesentlich, selbst wenn Datenstrukturen, die am Gate des zweiten NMOS-Transistors 33 eingegeben werden, 01, 001, 0001, 00001 und 000001 usw. betragen.
9 ist ein Zeitdiagramm einer Eingabe- und/oder Ausgabewellenform des in 5 gezeigten Open-Drain-Ausgabetreibers.
Mit Bezug zu den 5 und 9 ist die Spannung (VMID') des Zwischenknotens (MID) des Open-Drain-Ausgabetreibers 30' von 5 unterschiedlich, wenn Daten zuerst gelesen werden, als wenn es in einem Intervall "AA" erfolgt, wobei eine kontinuierliche Folge von logischen "0" eingegeben wird. Bevor Daten zuerst gelesen werden, steigt die Spannung (VMID') des Zwischenknotens (MID) auf ungefähr 0,9 V. Im Gegensatz dazu steigt im Intervall "A" die Spannung (VMID') des Zwischenknotens (MID) nur auf ungefähr 0,76 V. In anderen Intervallen steigt die Spannung (VMID') des Zwischenknotens (MID) auf ungefähr 0,68 V.
Deshalb schwankt die Kopplungsspannung (C_ENVG) von Gleichung 1 gekoppelt mit dem Gate des ersten NMOS-Transistors 31 gemäß der Struktur von Daten, die am Gate des zweiten NMOS-Transistors 33 eingegeben werden, und als Folge davon schwankt die Datenausgabezeit (tQ) gemäß den Datenstrukturen.
Mit Bezug zu den 2 und 4 hält jedoch der Open-Drain-Ausgabetreiber 30 wie er hier offenbart ist, eine konstante Spannungsschwankung (dVMID) des Zwischenknotens ungeachtet der Datenstrukturen, die am Gate des zweiten NMOS-Transistors 33 eingegeben werden. Dementsprechend wird die Schwankung der Datenausgabezeit (tQ) wesentlich minimiert.
10 ist ein Blockdiagramm eines Halbleiterbauelements, das einen Open-Drain-Ausgabetreiber gemäß einer zweiten Ausführungsform aufweist. Mit Bezug zu 10 umfasst das Halbleiterbauelement 10' eine Freigabesignalerzeugungsschaltung 20 und einen Open-Drain-Ausgabetreiber 50.
Der Open-Drain-Ausgabetreiber 50 umfasst einen ersten Treiber 31, einen zweiten Treiber 33, einen Ausgabeanschluss 35, eine Spannungssteuerungsschaltung 37 und eine Freigabeintervallsteuerschaltung 40. Der zweite Treiber 33 ist durch einen zweiten NMOS-Transistor implementiert, der zwischen einem Zwischenknoten (MID) und Masse (VSS) eingeschleift ist, und Daten (DATA), die am Gate des zweiten NMOS-Transistors 33 eingegeben sind, zum Ausgabeanschluss 35 durch den Zwischenknoten (MID) treibt.
Der erste Treiber 31 ist durch einen ersten NMOS-Transistor implementiert und zwischen dem Ausgabeanschluss 35 und dem Zwischenanschluss (MID) eingeschleift. Ein Freigabesignal (ENVG) wird am Gate des ersten NMOS-Transistors 31 eingegeben.
11 ist ein Zeitdiagramm eines Datenlesevorgangs des in 10 gezeigten Halbleiterbauelements. Mit Bezug zu den 10 und 11 ist die Spannungssteuerungsschaltung 37 durch den dritten NMOS-Transistor 39 implementiert und zwischen dem Zwischenknoten (MID) und Masse (VSS) eingeschleift. Das erste Steuersignal (ACTIVE') wird am Gate des dritten Transistors 39 eingegeben.
Die Freigabeintervallsteuerschaltung 40 umfasst einen Puffer und ein UND-Gate, und steuert aktivierte Intervalle des ersten Steuersignals (ACTIVE), indem es einen UND-Vorgang am Steuersignal (ACTIVE) und dem Ausgangssignal (D1) des Puffers durchführt.
Zum Beispiel ist es vorteilhaft, dass ein aktiviertes Intervall des ersten Steuersignals (ACTIVE') mindestens einen Zyklus bevor Daten (DATA) eingegeben werden, aktiviert wird, und mindestens einen Zyklus, nachdem alle Daten (DATA) gelesen sind, inaktiviert wird. Durch Steuerung des Aktivierungsintervalls des ersten Steuersignals (ACTIVE') kann die vom dritten Transistor 39 verbrauchte Energie reduziert werden.
Weil die Strukturen und Funktionen der in 10 gezeigten Schaltungen 20, 31, 33, 35 und 39 praktisch gleich den Strukturen und Funktionen der in 2 gezeigten Schaltungen 20, 31, 33, 35 und 39 sind, werden ausführliche Beschreibungen ausgelassen.
Wenn das Halbleiterbauelement 10' einen Datenlesevorgang durchführt, wird der dritte NMOS-Transistor 39 in Abhängigkeit vom ersten Steuersignal (ACTIVE') derart angeschaltet, dass wenn die Spannung der Da ten (DATA) am Gate des NMOS-Transistors 33 eingegeben wird, der Anstieg der Spanung (VMID) durch Schwankungen in Datenstrukturen, Prozessen, Spannung und Temperatur usw. verhindert wird.
Dementsprechend entlädt, wenn das Halbleiterbauelement 10' einen Datenlesevorgang durchführt, der dritte NMOS-Transistor 39 einen Teil des Ladestroms, der in den Zwischenknoten (MID) fließt, so dass die Spannung (VMID) des Zwischenknotens (MID) bei oder nahe einem konstanten Niveau gehalten wird.
Als Folge davon wird, da die Kopplungsspannung (C_ENVG) ausgehend von Gleichung 1 ungeachtet der Strukturen der Daten (DATA), die am Gate des zweiten NMOS-Transistors 33 eingegeben sind, konstant ist, jegliche Schwankung der Datenausgabezeit (tQ), die durch unterschiedliche Datenstrukturen bedingt ist, die am Gate des zweiten NMOS-Transistors 33 eingegeben sind, minimiert.
12 ist ein Blockdiagramm eines Halbleiterbauelements, das einen Open-Drain-Ausgabetreiber gemäß einer dritten Ausführungsform aufweist. Mit Bezug zu 12 umfasst das Halbleiterbauelement 100 eine Freigabesignalerzeugungsschaltung 20 und eine Mehrzahl von Datenausgabetreibern 10_1 bis 10_n. Es ist bevorzugt, dass jeder der Mehrzahl von Datenausgabetreibern 10_1 bis 10_n ein Open-Drain-Ausgabetreiber ist.
Die Strukturen und Funktionen der Freigabesignalerzeugungsschaltung 20 von 12 sind gleich den Strukturen und Funktionen der Freigabesignalerzeugungsschaltung 20 von 2. Das heißt, wenn das Halbleiterbauelement 100 in einem Standby-Zustand ist, gibt die Freigabesignalerzeugungsschaltung 20 ein Freigabesignal (ENVG), das das untere Versorgungsspannungsniveau (VSS) (z. B. Masse) aufweist, an das Gate jedes Transistors 31_1 bis 31_n aus.
Wenn das Halbleiterbauelement 100 einen Datenlesevorgang durchführt, gibt die Freigabesignalerzeugungsschaltung 20 ein Freigabesignal (ENVG), das das erste Spannungsniveau aufweist, an das Gate jedes Transistors 31_1 bis 31_n aus. Dementsprechend arbeitet jeder Transistor 31_1 bis 31_n in Abhängigkeit vom Freigabesignal (ENVG) in einem Sättigungsbereich.
Die Strukturen und Funktionen der Open-Drain-Ausgabetreiber 10_1 bis 10_n sind gleich den Strukturen und Funktionen eines der Open-Drain-Ausgabetreiber 10 und 10', die in den 2 und 10 gezeigt sind.
Die Open-Drain-Ausgabetreiber 10_1 bis 10_n treiben Daten (DATA1 bis DATAN), die durch Eingabeanschlüsse eingegeben sind, zu entsprechenden Ausgabeanschlüssen. Abschlusswiderstände (RTT) sind zwischen die Abschlussspannung (VTT) und entsprechende Ausgabeanschlüsse 35_1 bis 35_n eingeschleift.
Transistoren 39_1 bis 39_n sind jeweils zwischen entsprechende Zwischenknoten (MID_1 bis MID_n) und die Masse (VSS) eingeschleift. Jeder der Transistoren 39_1 bis 39_n entlädt einen Teil des in die entsprechenden Zwischenknoten (MID_1 bis MID_n) fließenden Ladestroms durch entsprechende Transistoren 31_1 bis 31_n zur unteren Versorgungsspannung (VVS) (z. B. Masse), so dass entsprechende Zwischenknoten (MID_1 bis MID_n) auf einem konstanten Spannungsniveau gehalten werden. Dementsprechend nimmt die Kopplungsspannung (C_ENVG), die durch Gleichung 1 ausgedrückt und mit dem Gate jedes Transistors 31_1 bis 31_n gekoppelt ist, ebenso ab.
Wenn das Halbleiterbauelement 100 einen Datenlesevorgang durchführt, ist der von jedem Transistor 39_1 bis 39_n verbrauchte Strom ziemlich gering, zum Beispiel 1/180 des bei einem Datenlesevorgang verbrauchten Stroms. Dementsprechend liegt der Spannungsabfall jedes der Ausgabeanschlüsse 35_1 bis 35_n, der von jedem Transistor 39_1 bis 39_n bewirkt wird, in der Größenordnung von Millivolt (mV).
Deshalb minimieren die Mehrzahl der Open-Drain-Ausgabetreiber 10_1 bis 10_n Schwankungen der jeweiligen Datenausgabezeiten (tQ), die durch Datenstrukturen bedingt sind, die an entsprechenden Eingabeanschlüssen 33_1 bis 33_n eingegeben sind.
Wie oben beschrieben können der hier diskutierte Open-Drain-Ausgabetreiber und das Datenausgabeverfahren die Schwankung der Datenausgabezeit (tQ), die durch Datenstrukturen bedingt ist, die am Eingabeanschluss eingegeben sind, minimieren. Als Folge davon können der Open-Drain-Ausgabetreiber und das Datenausgabeverfahren Daten bei Hochgeschwindigkeit transportieren.
Es wurden oben Ausführungsformen erläutert und gezeigt. Die vorliegende Erfindung ist jedoch nicht auf die oben beschriebenen Ausführungsformen beschränkt und es sind viele Variationen im Rahmen der vorliegenden Erfindung möglich. Der Rahmen der vorliegenden Erfindung ist nicht durch die obige Beschreibung bestimmt, sondern durch die Ansprüche.

Claims

Datenausgabetreiber (30), der zum Treiben von Daten, die über einen Eingabeanschluss eingegeben sind, zu einem Ausgabeanschluss (35) ausgebildet ist, umfassend: einen Zwischenknoten (MID); einen ersten Treiber (31), der zwischen dem Ausgabeanschluss und dem Zwischenknoten (MID) eingeschleift ist, wobei der erste Treiber (31) einen Steueranschluss aufweist und dazu ausgebildet ist, in Reaktion auf ein Freigabesignal (ENVG), das am Steueranschluss eingegeben ist, einen Strompfad zwischen dem Zwischenknoten (MID) und dem Ausgabeanschluss (35) auszubilden; einen zweiten Treiber (33), der zwischen dem Zwischenknoten (MID) und einer unteren Versorgungsspannung (Vss) eingeschleift ist und dazu ausgebildet ist, in einem Datenlesevorgang die Daten (DATA), die am Eingabeanschluss eingegeben sind, durch den Zwischenknoten (MID) zum Ausgabeanschluss (35) zu treiben; und eine Spannungssteuerungsschaltung (37), die zwischen dem Zwischenknoten (MID) und der unteren Versorgungsspannung (Vss) eingeschleift ist, wobei die Spannungssteuerungsschaltung (37) einen Steueranschluss aufweist und dazu ausgebildet ist, in Reaktion auf ein Steuersignal (ACTIVE), das am Steueranschluss eingegeben ist, mindestens einen Teil des Stroms des Zwischenknotens (MID) zur unteren Versorgungsspannung (Vss) fließen zu lassen.
Datenausgabetreiber nach Anspruch 1, wobei die Spannungssteuerungsschaltung (37) dazu ausgebildet ist, beim Datenlesevorgang eine Spannungsschwankung am Zwischenknoten (MID) auf einem im Wesentlichen konstanten Niveau zu halten.
Datenausgabetreiber nach Anspruch 1 oder 2, wobei die Stromtreiberleistung der Spannungssteuerungsschaltung (37) geringer ist als die Stromtreiberleistung des ersten Treibers (31).
Datenausgabetreiber nach Anspruch 1, wobei der erste Treiber (31), der zweite Treiber (33) und die Spannungssteuerungsschaltung (37) einen ersten Transistor, einen zweiten Transistor bzw. einen dritten Transistor umfassen.
Datenausgabetreiber nach Anspruch 4, wobei das Freigabesignal (ENVG) aktiviert wird, wenn der Datenausgabetreiber (30) den Datenlesevorgang durchführt.
Datenausgabetreiber nach Anspruch 4, wobei das Steuersignal (ACTIVE) aktiviert wird, wenn der Datenausgabetreiber (30) den Datenlesevorgang durchführt.
Datenausgabetreiber nach Anspruch 4, wobei, wenn der Datenausgabetreiber (30) den Datenlesevorgang durchführt, der dritte Transistor einen Teil eines in den Zwischenknoten fließenden Stroms in die untere Versorgungsspannung entlädt, so dass beim Datenlesevorgang eine Spannungsschwankung am Zwischenknoten auf einem im Wesentlichen konstanten Niveau gehalten wird.
Datenausgabetreiber nach einem der Ansprüche 4 bis 7, wobei der erste bis dritte Transistor (31, 33, 39) NMOS-Transistoren sind.
Datenausgabetreiber nach einem der Ansprüche 4 bis 7, wobei die Steueranschlüsse der ersten und dritten Transistoren (31, 39) und der Eingabeanschluss des zweiten Transistors (33) Gates der Transistoren sind.
Halbleiterspeicherbauelement umfassend eine Mehrzahl von Datenausgabetreibern (30) nach einem der vorhergehenden Ansprüche.
Verfahren zum Ausgeben von Daten, die an einem Eingabeanschluss eines Datenausgabetreibers (30) eingegeben werden, an ein Ausgabeanschluss (35) des Datenausgabetreibers, wobei der Datenausgabetreiber einen Zwischenknoten (MID) aufweist, wobei das Verfahren umfasst: Halten einer Spannungsschwankung am Zwischenknoten (MID) auf einem im Wesentlichen konstanten Niveau bei einem Datenlesevorgang; und Ausgeben der Daten, die über den Eingabeanschluss eingegeben sind, an den Ausgabeanschluss (35) durch den Zwischenknoten (MID).
Verfahren nach Anspruch 11, wobei das Halten einer Spannungsschwankung am Zwischenknoten (MID) auf einem im Wesentlichen konstanten Niveau bei einem Datenlesevorgang ein Ausbilden eines Strompfads zwischen dem Zwischenknoten (MID) und einer unteren Versorgungsspannung (Vss) umfasst, so dass bei einem Datenlesevorgang eine Spannungsschwankungsspannung am Zwischenknoten (MID) auf einem im Wesentlichen konstanten Niveau bleibt.
Verfahren nach Anspruch 12, wobei der Strompfad zwischen dem Zwischenknoten (MID) und der unteren Versorgungsspannung (Vss) in Reaktion auf ein Datenlesesignal ausgebildet wird, wobei der Strompfad bewirkt, dass ein Teil eines Ladestroms, der in den Zwischenknoten (MID) fließt, in die untere Versorgungsspannung fließt.