JP2004015804A - データパターンにより生じるデータ出力時間変動を最小化するためのデータ出力ドライバ及びデータ出力方法 - Google Patents
データパターンにより生じるデータ出力時間変動を最小化するためのデータ出力ドライバ及びデータ出力方法 Download PDFInfo
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Abstract
【課題】入力されるデータパターンによるデータ出力時点ｔＱの変動を最小化するためのデータ出力ドライバ及びデータ出力方法を提供する。
【解決手段】データ出力ドライバは、中間ノードと、出力端及び前記中間ノードとの間に接続され、制御端に入力されるイネーブル信号に応じて前記中間ノードと前記出力端との間に電流パスを提供する第１ドライバと、前記中間ノードと接地電源との間に接続され、データ読出し動作時に前記入力端に入力される前記データを前記中間ノードを介して前記出力端に駆動する第２ドライバと、前記中間ノードと前記接地電源との間に接続され、制御端に入力される制御信号に応じて前記中間ノードに流れる電流の一部を前記接地電源に流す電源電圧制御回路とを備える。
【選択図】 図２
【解決手段】データ出力ドライバは、中間ノードと、出力端及び前記中間ノードとの間に接続され、制御端に入力されるイネーブル信号に応じて前記中間ノードと前記出力端との間に電流パスを提供する第１ドライバと、前記中間ノードと接地電源との間に接続され、データ読出し動作時に前記入力端に入力される前記データを前記中間ノードを介して前記出力端に駆動する第２ドライバと、前記中間ノードと前記接地電源との間に接続され、制御端に入力される制御信号に応じて前記中間ノードに流れる電流の一部を前記接地電源に流す電源電圧制御回路とを備える。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、より詳細には入力されるデータパターンによるデータの出力時点ｔＱの変動を最小化するためのデータ出力ドライバ及びデータ出力方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は高集積化、低電力化、及び高速化されて行く趨勢にある。すなわち、より多くのデータをより速く処理し、より少ない電力を消耗する半導体装置が要求されている。
これらの要求を満足すべく半導体装置の高速動作のためにシステムクロックに同期されて動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発された。
また、近年、より速い動作速度の要求から、システムクロックの立上りエッジ及び立下りエッジのどちらにも同期してデータを入出力するＤＤＲ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ）シンクロナスＤＲＡＭ及び ＲＡＭＢＵＳ（ラムバス：登録商標）ＤＲＡＭが開発されている。
【０００３】
図１はデータ出力時点ｔＱの変化を示すタイミング図である。図１を参照すれば、シンクロナスＤＲＡＭ及びラムバスＤＲＡＭでは、システムクロックＣＬＯＣＫに同期して多数の入出力パッドを介して各データＤが出力される時点ｔＱがほぼ一定であることが望ましい。
ここで、ｔＱ＝０はデータＤの中央がシステムクロックＣＬＯＣＫの立上りエッジと一致する場合を意味し、ｔＱ＝Δｔはデータの中央がシステムクロックＣＬＯＣＫの立上りエッジから所定時間遅延した後に出力されることを意味する。
【０００４】
【発明が解決しようとする課題】
従って、多数の入出力パッドを介してそれぞれ出力されるデータの出力時点ｔＱが相異なる場合、半導体装置の性能は低下する。
また、半導体メーカはラムバスＤＲＡＭのテスト時、入出力パッドを介したデータ出力時点ｔＱを所定の基準仕様によりテストし、その基準仕様を満足できないラムバスＤＲＡＭは不良として処理する。従って、半導体チップの収率が低下するという問題がある。
本発明は上記課題を解決するためになされたもので、本発明がなそうとする技術的な課題は入力されるデータパターンによるデータ出力時点ｔＱの変動を最小化するためのデータ出力ドライバ及びデータ出力方法を提供することである。
【０００５】
【課題を解決するための手段】
前記目的を達成するための、本発明による入力端に入力されるデータを出力端に駆動するためのデータ出力ドライバは、中間ノードと、前記出力端と前記中間ノードとの間に接続され、制御端に入力されるイネーブル信号に応じて前記中間ノードと前記出力端との間に電流パスを提供する第１ドライバと、前記中間ノードと接地電源との間に接続され、データ読出し動作時に前記入力端に入力される前記データを前記中間ノードを介して前記出力端に駆動する第２ドライバと、前記中間ノードと前記接地電源との間に接続され、制御端に入力される制御信号に応じて前記中間ノードに流れる電流の一部を前記接地電源に流す電圧制御回路とを備えることを特徴とする。
本発明のデータ出力ドライバは、前記電圧制御回路が前記データ読出し動作時に前記中間ノードの電圧変動を一定に保持することを特徴とする。
本発明のデータ出力ドライバは、前記電圧制御回路の電流駆動能力が前記第１ドライバの電流駆動能力より小さいことを特徴とする。
【０００６】
本発明のデータ出力ドライバは、入力端と出力端とを備えるデータ出力ドライバにおいて、データ読出し動作時、前記出力端と中間ノードとの間に形成される第１電流パスと、前記データ読出し動作時、前記入力端に入力されるデータを前記中間ノードを介して前記出力端に駆動するドライバと、前記データ読出し動作時、前記中間ノードと接地電源との間に形成される第２電流パスとを備えることを特徴とする。
本発明のデータ出力ドライバは、前記第２電流パスが前記第１電流パスを介して前記中間ノードに流入する充電電流の一部を前記接地電源に流すことを特徴とする。
【０００７】
本発明のデータ出力ドライバは、入力端に入力されるデータを出力端に駆動するためのデータ出力ドライバにおいて、中間ノードと、前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力される入力端を備える第１トランジスタと、前記中間ノードと接地電圧との間に接続され、前記データが入力される前記入力端を備える第２トランジスタと、前記中間ノードと前記接地電源との間に接続され、制御信号が入力される制御端を備える第３トランジスタとを備えることを特徴とする。
【０００８】
本発明のデータ出力ドライバは、前記イネーブル信号が前記データ出力ドライバのデータ読出し動作時に活性化されることを特徴とする。
本発明のデータ出力ドライバは、前記制御信号が前記データ出力ドライバのデータを読出し動作時に活性化されることを特徴とする。
本発明のデータ出力ドライバは、前記第３トランジスタが前記データ出力ドライバのデータ読出し動作時に、前記中間ノードの電圧を一定に保持するために前記中間ノードに流入する電流の一部を前記中間ノードから前記接地電源に放電することを特徴とする。
本発明のデータ出力ドライバは、前記第１乃至第３トランジスタがＮＭＯＳトランジスタであることを特徴とする。
【０００９】
本発明のデータ出力ドライバは、出力端と、中間ノードと、前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力されるゲートを備える第１トランジスタと、前記中間ノードと接地電源との間に接続され、データが入力されるゲートを備える第２トランジスタと、前記中間ノードと前記接地電源との間に接続され、制御信号が入力されるゲートを備える第３トランジスタとを備えることを特徴とする。
本発明のデータ出力ドライバは、データ読出し動作時に前記第３トランジスタが前記第１トランジスタを介して前記中間ノードに流入する電流の一部を前記接地電源に流し、前記中間ノードの電圧を一定に保持することを特徴とする。
【００１０】
前記目的を達成するための、本発明による入力端、出力端、及び中間ノードを備えるデータ出力ドライバが前記入力端に入力されるデータを前記出力端に出力する方法において、データ読出し動作時に前記中間ノードの電圧を一定に保持するために、前記中間ノードと接地電源との間に電流パスを形成する段階と、前記入力端に入力される前記データを前記中間ノードを介して前記出力端に出力する段階とを備えることを特徴とする。
本発明のデータ出力方法は、前記電流パスがデータ読み出し信号に応じて前記中間ノードと前記接地電源との間に形成され、前記中間ノードに流入する充電電流の一部を前記接地電源に流すことを特徴とする。
【００１１】
本発明のデータ出力方法は、入力端、出力端及び中間ノードを備えるデータ出力ドライバが前記入力端に入力されるデータを前記出力端に出力する方法において、データ読出し動作時に前記中間ノードの電圧変動を一定レベルに保持する段階と、前記入力端に入力される前記データを前記中間ノードを介して前記出力端に出力する段階とを備えることを特徴とする。
【００１２】
前記目的を達成するための、本発明による各入力端に入力されるデータを対応する各出力端に出力するための多数のデータ出力ドライバを備える半導体装置において、前記多数のデータ出力ドライバのそれぞれは、中間ノードと、前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力されるゲートを備える第１トランジスタと、前記中間ノードと接地電源との間に接続され、前記データが入力されるゲートを備える第２トランジスタと、前記中間ノードと前記接地電源との間に接続され、制御信号が入力されるゲートを備える第３トランジスタとを備えることを特徴とする。
【００１３】
本発明の半導体装置は、前記半導体装置のデータ読出し動作時に前記第３トランジスタが前記第１トランジスタを介して前記中間ノードに流入する電流の一部を前記接地電源に流し、前記中間ノードの電圧を一定に保持することを特徴とする。
【００１４】
前記目的を達成するための、本発明による入力端と出力端とを備えるデータ出力ドライバにおいて、中間ノードと、前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力される制御端を備える第１トランジスタと、前記中間ノードと接地電源との間に接続され、前記入力端に入力されるデータに従って第１電流量を前記接地電源に放電する第２トランジスタと、前記中間ノードと前記接地電源との間に接続され、制御端に入力される制御信号に従って第２電流量を前記接地電源に放電する第３トランジスタとを備える。
【００１５】
【発明の実施の形態】
本発明と本発明の動作上のメリット及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１６】
図２は本発明の第１実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図である。図２を参照すれば、半導体装置１０はイネーブル信号発生回路２０とオープンドレイン出力ドライバ３０とを備える。そして、終端抵抗（Ｔｅｒｍｉｎａｔｉｎｇ Ｒｅｓｉｓｔｏｒ；ＲＴＴ）は終端電圧（Ｔｅｒｍｉｎａｔｉｎｇ Ｖｏｌｔａｇｅ；ＶＴＴ）と出力端３５との間に接続される。オープンドレイン出力ドライバ３０はデータ出力ドライバの一例である。
【００１７】
そして、半導体装置１０は第１ＮＭＯＳトランジスタ３１のゲートと接地電源ＶＳＳとの間にキャパシタＣｅｎｖｇを備える。キャパシタＣｅｎｖｇは第１ＮＭＯＳトランジスタ３１のゲートに印加されるカップリング電圧、あるいはカップリング雑音を除去するためものであり、キャパシタＣｅｎｖｇのキャパシタンスはかなり大きいことが望ましい。カップリング電圧またはカップリング雑音は出力信号の特性に悪影響を及ぼす。
【００１８】
オープンドレイン出力ドライバ３０の出力抵抗はオープンドレイン出力ドライバ３０が動作する場合、またはオープンドレイン出力ドライバ３０が動作しない場合、いずれの場合も大きい値を有する。従って、オープンドレイン出力ドライバ３０はチャンネルインピーダンス整合などに有利なので、ラムバスＤＲＡＭでは必須のものとして使用され、また多くのチップツーチップ連結システムに広く使われている。
【００１９】
イネーブル信号発生回路２０は比較器により実現され、（＋）入力端は所定電圧ＥＮＶを受信し、（−）入力端は比較器２０の出力端と接続される。イネーブル信号発生回路２０は制御信号ＡＣＴＩＶＥに応じて（＋）入力端に入力される所定電圧ＥＮＶと（−）入力端に入力される電圧とを比較し、その結果であるイネーブル信号ＥＮＶＧを第１ＮＭＯＳトランジスタ３１のゲートに出力する。イネーブル信号ＥＮＶＧは接地電源ＶＳＳレベルと第１電圧レベルとの間を変動する。
例えば、半導体装置１０が待機状態である場合、イネーブル信号発生回路２０は接地電源ＶＳＳレベルを有するイネーブル信号ＥＮＶＧを第１ＮＭＯＳトランジスタ３１のゲートに出力する。そして、半導体装置１０がデータ読出し動作を行う場合、イネーブル信号発生回路２０は第１電圧レベルを有するイネーブル信号ＥＮＶＧをＮＭＯＳトランジスタ３１のゲートに出力する。
【００２０】
第１ＮＭＯＳトランジスタ３１は第１電圧レベルに応じて飽和領域で動作することが望ましい。第１ＮＭＯＳトランジスタ３１が飽和領域で動作する場合、オープンドレイン出力ドライバ３０の出力抵抗値はかなり大きく保持される。
オープンドレイン出力ドライバ３０は第１ドライバ３１、第２ドライバ３３、出力端３５、及び電圧制御回路３７を備える。第２ドライバ３３は第２ＮＭＯＳトランジスタより実現され、中間ノードＭＩＤと接地電源ＶＳＳとの間に接続され、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡを中間ノードＭＩＤを介して出力端３５に駆動する。
【００２１】
第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡは接地電源ＶＳＳレベル（論理「０」）または電源電圧レベル（論理「１」）を有する。電源電圧レベルとして、３．３Ｖ、２．５Ｖまたは１．８Ｖを含む全ての電源レベルを使用できる。
第１ドライバ３１は第１ＮＭＯＳトランジスタより実現され、出力端３５と中間ノードＭＩＤとの間に接続され、イネーブル信号ＥＮＶＧは第１ＮＭＯＳトランジスタ３１のゲートに入力される。イネーブル信号ＥＮＶＧはカップリング電圧（雑音）、工程、電圧、温度の変化などに関係なく一定であることが望ましい。
電圧制御回路３７は第３ＮＭＯＳトランジスタ３９より実現され、中間ノードＭＩＤと接地電源ＶＳＳとの間に接続され、制御信号ＡＣＴＩＶＥは第３ＮＭＯＳトランジスタ３９のゲートに入力される。すなわち、電圧制御回路３７は活性化（例えば、「ハイ」）された制御信号ＡＣＴＩＶＥに応じて中間ノードＭＩＤの電圧を一定に保持する。
【００２２】
図３は図２に示された半導体装置のデータ読出し動作のタイミング図を示す。図４は図２に示されたオープンドレイン出力ドライバの入出力波形のタイミング図を示す。図２乃至図４を参照してオープンドレイン出力ドライバ３０を備える半導体装置１０の動作を詳細に説明する。
まず、半導体装置１０が待機状態である場合、イネーブル信号発生回路２０は非活性化（例えば、「ロー」）された制御信号ＡＣＴＩＶＥに応じて接地電源ＶＳＳレベルを有するイネーブル信号ＥＮＶＧを第１ＮＭＯＳトランジスタ３１のゲートに出力する。
【００２３】
待機状態時に第２ＮＭＯＳトランジスタ３３がオフされるために、オープンドレイン出力ドライバ３０はオフされる。しかし、待機状態で半導体装置１０の第１ＮＭＯＳトランジスタ３１はオフされることもあり、オフされないこともある。
しかし、半導体装置１０がデータ読出し動作を行う場合、活性化（例えば、「ハイ」）された制御信号ＡＣＴＩＶＥに応じてイネーブル信号発生回路２０は第１電圧レベルを有するイネーブル信号ＥＮＶＧを第１ＮＭＯＳトランジスタ３１のゲートに出力する。
【００２４】
従って、第１ＮＭＯＳトランジスタ３１は飽和領域で動作し、出力端３５と中間ノードＭＩＤとの間に第１電流パスが形成される。第２ＮＭＯＳトランジスタ３３のゲートに印加されるデータＤＡＴＡにより出力端３５の電圧が決まり、それによりオープンドレイン出力ドライバ３０はデータ読出し動作が可能となる。入力データＤＡＴＡが「１」である場合、第２ＮＭＯＳトランジスタ３３はターンオンされるので、終端電源ＶＴＴから接地電源ＶＳＳに電流が放電され、出力端３５の電圧は終端抵抗ＲＴＴとトランジスタ３１，３３及び３９のターンオン抵抗との抵抗比により決まる。
【００２５】
入力データＤＡＴＡが「０」である場合、第２ＮＭＯＳトランジスタ３３はターンオフされるので、終端電源ＶＴＴから中間ノードＭＩＤに第１電流パスが形成されて中間ノードＭＩＤは充電される。この時、出力端３５に出力される電圧は終端電源ＶＴＴレベルである。
データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに連続的に「０」であるデータＤＡＴＡが入力される場合、第１ＮＭＯＳトランジスタ３１による中間ノードＭＩＤの充電時間が長くなり、それにより中間ノードＭＩＤの電圧ＶＭＩＤはゆっくり上昇する。
【００２６】
また、第３ＮＭＯＳトランジスタ３９は活性化された制御信号ＡＣＴＩＶＥに応じてターンオンされるので、中間ノードＭＩＤと接地電源ＶＳＳとの間に第２電流パスが形成される。
第２電流パスは第１ＮＭＯＳトランジスタ３１を介して中間ノードＭＩＤに流入して中間ノードＭＩＤを充電するための電流（以下、「充電電流」という）の一部を接地電源ＶＳＳに流すので、中間ノードＭＩＤの電圧ＶＭＩＤは一定に保持される。
【００２７】
図４を参照すれば、終端電圧ＶＴＴ及びデータＤＡＴＡは１．０Ｖから１．８Ｖの間を変動し、中間ノードＭＩＤの電圧ＶＭＩＤは０．１Ｖから０．６２Ｖの間を変動する。ここで、終端電圧ＶＴＴ、データＤＡＴＡまたは中間ノードＭＩＤの電圧ＶＭＩＤの変動幅は半導体装置の設計により多様に変更できる。
【００２８】
データ読出し動作時に、最初データを読み出す場合、または「０」であるデータＤＡＴＡが連続的に多数第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、中間ノードＭＩＤの電圧ＶＭＩＤは第１ＮＭＯＳトランジスタ３１を介して中間ノードＭＩＤに流入する充電電流により第１電圧レベルから第１ＮＭＯＳトランジスタ３１のスレッショルド（閾値）電圧を引いた電圧から徐々に上昇する。
しかし、本発明によるオープンドレイン出力ドライバ１０の第３ＮＭＯＳトランジスタ３９はデータ読出し動作時、中間ノードＭＩＤに流入する充電電流の一部を第２電流パスを介して接地電源ＶＳＳに流すので、中間ノードＭＩＤの電圧ＶＭＩＤは一定に保持される。
【００２９】
図２及び４を参照すれば、「０」であるデータＤＡＴＡが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、中間ノードＭＩＤの電圧ＶＭＩＤは０．６２Ｖであり、出力端３５の電圧Ｖｏｕｔは１．８Ｖである。また、「１」であるデータＤＡＴＡが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、中間ノードＭＩＤの電圧ＶＭＩＤは０．１Ｖであり、出力端３５の電圧Ｖｏｕｔは１．０Ｖである。
【００３０】
データ読出し動作時に、最初データ「１」を読み出す過程は最初データ「１」を読み出す前に連続的に「０」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力されたのと同一である。従って、第２ＮＭＯＳトランジスタ３３は数クロックサイクルの間オフ状態を保持するので、第１ＮＭＯＳトランジスタ３１を介した充電電流により中間ノードＭＩＤの電圧ＶＭＩＤは徐々に上昇する。
しかし、第３ＮＭＯＳトランジスタ３９は中間ノードＭＩＤに流入する充電電流を接地電源ＶＳＳに放電するので、中間ノードＭＩＤの電圧ＶＭＩＤは一定に保持される。
【００３１】
そして、データ読み出し過程で連続的に「０」であるデータＤＡＴＡが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合でも、第３ＮＭＯＳトランジスタ３９は中間ノードＭＩＤに流入する充電電流を接地電源ＶＳＳに放電するので、中間ノードＭＩＤの電圧ＶＭＩＤは一定に保持される。
よって、本発明によるオープンドレイン出力ドライバ３０は入力されるデータＤＡＴＡパターン、例えば０１、００１、０００１、または００００１などに関係なく「１」であるデータ出力時点ｔＱを一定に保持できる効果がある。
【００３２】
図５は電流パスを備えない場合のオープンドレイン出力ドライバの等価回路を示す。すなわち、図５は図２に示されたオープンドレイン出力ドライバ１０のカップリング環境を示した図面である。
寄生キャパシタＣｇｄは第１ＮＭＯＳトランジスタ３１のゲートとドレインとの間に形成され、寄生キャパシタＣｇｓは第１ＮＭＯＳトランジスタ３１のゲートとソースとの間に形成される。
一般的に、寄生キャパシタＣｇｓのキャパシタンスは寄生キャパシタＣｇｄのキャパシタンスよりほぼ５倍大きい。しかし、寄生キャパシタＣｇｓのキャパシタンスと寄生キャパシタＣｇｄのキャパシタンスとの比は多様に実現できる。
【００３３】
図５を参照すれば、オープンドレイン出力ドライバ３０’の第１ドライバ３１及び第２ドライバ３３の構造及び機能は図２のオープンドレイン出力ドライバ３０の第１ドライバ３１及び第２ドライバ３３の構造及び機能と同一である。しかし、オープンドレイン出力ドライバ３０’は図２のＮＭＯＳトランジスタ３９を備えていない。
【００３４】
図４及び図５を参照すれば、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡ、すなわち「１」と「０」とにより出力端３５の出力電圧Ｖｏｕｔの変動幅は８００ｍＶ程度であり、中間ノードＭＩＤの電圧ＶＭＩＤの変動幅はほぼ５００ｍＶである。
すなわち、第２ＮＭＯＳトランジスタ３３に入力されるデータＤＡＴＡが「１」である場合、出力端３５の出力電圧Ｖｏｕｔは１．８Ｖから８００ｍＶ下降して１．０Ｖになり、中間ノードＭＩＤの電圧ＶＭＩＤは０．６Ｖから５００ｍＶ下降して０．１Ｖになる。
出力端３５の出力電圧Ｖｏｕｔの変動及び中間ノードＭＩＤの電圧ＶＭＩＤの変動は第１ＮＭＯＳトランジスタ３１の各寄生キャパシタＣｇｄ，Ｃｇｓにより第１ＮＭＯＳトランジスタ３１のゲートにカップリングされる。
【００３５】
従って、各寄生キャパシタＣｇｄ，Ｃｇｓにより第１ＮＭＯＳトランジスタ３１のゲートにカップリングされたカップリング電圧Ｃ＿ＥＮＶＧは基本的に数式１により決まる。
［数１］
Ｃ＿ＥＮＶＧ＝（ｄＶｏｕｔ＊Ｃｇｄ＋ｄＶＭＩＤ＊Ｃｇｓ）／（Ｃｅｎｖｇ＋Ｃｇｄ＋Ｃｇｓ）
ここで、ｄＶｏｕｔは出力端３５の出力電圧の変動を示し、ｄＶＭＩＤは中間ノードＭＩＤの電圧変動を示す。図４を参照すれば、ｄＶｏｕｔは約８００ｍＶであり、ｄＶＭＩＤは約５００ｍＶである。
【００３６】
カップリング電圧Ｃ＿ＥＮＶＧは出力端３５の電圧や中間ノードＭＩＤの電圧ＶＭＩＤが各寄生キャパシタＣｇｄ，Ｃｇｓを介して第１ＮＭＯＳトランジスタ３１のゲートに誘起される雑音電圧である。
ところで、カップリング電圧Ｃ＿ＥＮＶＧは電圧変化ｄＶｏｕｔ，ｄＶＭＩＤと寄生キャパシタＣｇｄ，Ｃｇｓのキャパシタンスとの積に比例する。一般的に、キャパシタＣｇｓのキャパシタンスがキャパシタＣｇｄのキャパシタンスよりかなり大きいので、カップリング電圧Ｃ＿ＥＮＶＧのほとんどは中間ノードＭＩＤの電圧変動ｄＶＭＩＤにより第１ＮＭＯＳトランジスタ３１のゲートに誘起される。
【００３７】
カップリング電圧Ｃ＿ＥＮＶＧは小さければ小さいほど良い。数式１を参照すれば、キャパシタＣｅｎｖｇのキャパシタンスがキャパシタＣｇｄのキャパシタンスやキャパシタＣｇｓのキャパシタンスよりかなり大きければ、カップリング電圧Ｃ＿ＥＮＶＧは抑制できる。
しかし、オープンドレイン出力ドライバ３０’のレイアウト面積が非常に広いので、キャパシタＣｇｓのキャパシタンス及びキャパシタＣｇｄのキャパシタンスもかなり大きい。
【００３８】
従って、キャパシタＣｇｓのキャパシタンス及びキャパシタＣｇｄのキャパシタンスも大きいキャパシタンスを有するキャパシタＣｅｎｖｇを設けるのは困難である。また、大きいキャパシタンスを有するキャパシタＣｅｎｖｇはイネーブル信号ＥＮＶＧを第１電圧レベルに充電したり接地電源ＶＳＳレベルに放電するのが困難である。
【００３９】
カップリング電圧Ｃ＿ＥＮＶＧは小さければ小さいほど良い。しかし、カップリング電圧Ｃ＿ＥＮＶＧを現実的に完全に除去できないとすれば、カップリング電圧Ｃ＿ＥＮＶＧは一定に保持されるのが望ましい。
すなわち、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡパターンなどによるカップリング電圧Ｃ＿ＥＮＶＧの変動がなければ、データの出力時点ｔＱの全体的な変動幅は小さくなる。
【００４０】
カップリング電圧Ｃ＿ＥＮＶＧに影響を与える２種の要因のうち、キャパシタＣｇｄによるカップリングは常に８００ｍＶ変動をする出力電圧Ｖｏｕｔにより一定であるが、キャパシタＣｇｓによるカップリングは中間ノードＭＩＤの電圧ＶＭＩＤにより可変である。
数式１を参照すれば、中間ノードＭＩＤの電圧変動ｄＶＭＩＤはカップリング電圧Ｃ＿ＥＮＶＧに影響を与えるので、イネーブル信号ＥＮＧＶに応じて飽和領域で動作する第１ＮＭＯＳトランジスタ３１の駆動能力は、中間ノードＭＩＤの電圧変動ｄＶＭＩＤに影響を受け、結果的に第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡのパターンによりデータ出力時点ｔＱが変動する。
【００４１】
従って、図２に示されたオープンドレイン出力ドライバ３０の第３ＮＭＯＳトランジスタ３９は第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡのパターンによる中間ノードＭＩＤの電圧ＶＭＩＤ変動を最小化してデータ出力時点ｔＱの変動を最小化する。
すなわち、第３ＮＭＯＳトランジスタ３９は中間ノードＭＩＤと接地電源ＶＳＳ間に第２電流パスを形成して中間ノードＭＩＤの電圧ＶＭＩＤを一定に保持するので、図２のオープンドレイン出力ドライバ１０は第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡのパターンに関係なくデータ出力時点ｔＱの変動を最小化する。
【００４２】
図６は第１データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。図５及び６を参照すれば、データ読出し動作時に、「０」及び「１」であるデータＤＡＴＡが反復的に第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、中間ノードＭＩＤの電圧ＶＭＩＤ’は０．１Ｖと０．６Ｖ間を変動する。その場合、カップリング電圧Ｃ＿ＥＮＧＶによるイネーブル信号ＥＮＶＧの変動は少ない。
【００４３】
図７は第２データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。
図５及び図７を参照すれば、データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに「１１０００１１１」の順序でデータＤＡＴＡが入力される場合、「０００」のデータＤＡＴＡが入力される区間で、第２ＮＭＯＳトランジスタ３３はターンオフされるので、第１ＮＭＯＳトランジスタ３１による充電電流は中間ノードＭＩＤに流れる。従って、中間ノードＭＩＤの電圧ＶＭＩＤ’は徐々に上昇する。
【００４４】
そして、中間ノードＭＩＤの電圧ＶＭＩＤ’がΔｖ１程度上昇すると、数式１によるカップリング電圧Ｃ＿ＥＮＶＧは上昇するので、「１」であるデータを読み出す場合にカップリングされたイネーブル信号ＥＮＶＧは小さくなる。
さらに、第１ＮＭＯＳトランジスタ３１の電流駆動能力も低下し、中間ノードＭＩＤの電圧ＶＭＩＤ’を「１」であるデータ読出し時のレベル（例えば、前記０．１Ｖ）に放電するための時間も延長される。
従って、「０００」の次に「１」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、「０００」の次に入力される「１」であるデータの出力時点ｔＱは遅延される。
【００４５】
図２及び図７を参照すれば、データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに「１１０００１１１」の順序でデータＤＡＴＡが入力される場合、「０００」のデータＤＡＴＡが入力される区間で、第２ＮＭＯＳトランジスタ３３はターンオフされるので、第１ＮＭＯＳトランジスタ３１を介した充電電流は中間ノードＭＩＤに流れる。
【００４６】
しかし、本発明によるオープンドレイン出力ドライバ１０の第３ＮＭＯＳトランジスタ３９は制御信号ＡＣＴＩＶＥに応じて中間ノードＭＩＤに流入する充電電流の一部を接地電源ＶＳＳに放電するので、中間ノードＭＩＤの電圧ＶＭＩＤは一定レベルを保持する。
従って、「０００」の次に「１」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、「０００」の次に入力される「１」であるデータの出力時点ｔＱは図６の「０」の次に入力される「１」であるデータの出力時点ｔＱとほとんど同一である。
【００４７】
図８は第３データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。図５及び図８を参照すれば、データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに「１１０００００１」の順序でデータＤＡＴＡが入力される場合、「０００００」のデータＤＡＴＡが入力される区間で、第２ＮＭＯＳトランジスタ３３はターンオフされるので、第１ＮＭＯＳトランジスタ３１を介した充電電流は中間ノードＭＩＤに流入する。そして、中間ノードＭＩＤの電圧ＶＭＩＤ’は徐々に上昇する。
【００４８】
従って、中間ノードＭＩＤの電圧ＶＭＩＤ’がΔｖ２ほど上昇する場合、数式１によるカップリング電圧Ｃ＿ＥＮＶＧは一層上昇するので、イネーブル信号ＥＮＶＧは一層小さくなる。そして、第１ＮＭＯＳトランジスタ３１の電流駆動能力は低下し、中間ノードＭＩＤを接地電源ＶＳＳレベルに放電する時間が延長される。
従って、「０００００」の次に「１」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、「０００００」の次に入力される「１」であるデータの出力時点ｔＱは遅延される。
【００４９】
図２及び図８を参照すれば、データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに「１１０００００１」の順序でデータＤＡＴＡが入力される場合、「０００００」のデータＤＡＴＡが入力される区間で、第２ＮＭＯＳトランジスタ３３はターンオフされるので、第１ＮＭＯＳトランジスタ３１を介した充電電流は中間ノードＭＩＤに流入する。
しかし、第３ＮＭＯＳトランジスタ３９は制御信号ＡＣＴＩＶＥに応じて中間ノードＭＩＤに流入する充電電流の一部を接地電源ＶＳＳに放電するので、中間ノードＭＩＤの電圧ＶＭＩＤは一定レベルを保持する。
【００５０】
従って、「０００００」の次に「１」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、「０００００」の次に入力される「１」であるデータの出力時点ｔＱは図６の「０」の次に入力される「１」であるデータの出力時点ｔＱまたは図７の「０００」の次に入力される「１」であるデータの出力時点ｔＱとほとんど同一である。
【００５１】
図２、図４、図６乃至図８を参照すれば、本発明によるオープンドレイン出力ドライバ３０は第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターン、例えばデータ読出し過程で最初にデータを読み出す場合、例えば、０１、００１、０００１、００００１などの順序でデータが入力される場合でも、データ「１」の出力時点ｔＱの変動はかなり小さくなる。
【００５２】
図９は図５に示されたオープンドレイン出力ドライバの入出力波形のタイミング図を示す。図５及び９を参照すれば、図５のオープンドレイン出力ドライバ３０’の中間ノードＭＩＤの電圧ＶＭＩＤは、データを最初に読み出す場合及び連続的に「０」であるデータが入力される区間Ａで相異なる。
データを最初に読み出す前の中間ノードＭＩＤの電圧ＶＭＩＤ’は０．９Ｖ程度まで上昇し、区間Ａの中間ノードＭＩＤの電圧ＶＭＩＤ’は０．７６Ｖ程度まで上昇する。その他の区間で中間ノードＭＩＤの電圧ＶＭＩＤ’は０．６８Ｖ程度まで上昇する
【００５３】
従って、数式１の第１ＮＭＯＳトランジスタ３１のゲートにカップリングされるカップリング電圧Ｃ＿ＥＮＶＧは第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターンにより互いに変わるので、データパターンによりデータ出力時点ｔＱは変動する。
しかし、図２及び図４を参照すれば、本発明によるオープンドレイン出力ドライバ３０では、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターンに関係なく中間ノードＭＩＤの電圧変動ｄＶＭＩＤは一定である。従って、データの出力時点ｔＱの変動はかなり小さくなる。
【００５４】
図１０は本発明の第２実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。図１０を参照すれば、半導体装置１０’はイネーブル信号発生回路２０及びオープンドレイン出力ドライバ５０を備える。
オープンドレイン出力ドライバ５０は第１ドライバ３１、第２ドライバ３３、出力端３５、電圧制御回路３７、及びイネーブル区間制御回路４０を備える。第２ドライバ３３は第２ＮＭＯＳトランジスタにより実現され、中間ノードＭＩＤと接地電源ＶＳＳとの間に接続され、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡを中間ノードＭＩＤを介して出力端３５に駆動する。第１ドライバ３１は第１ＮＭＯＳトランジスタにより実現され、出力端３５と中間ノードＭＩＤとの間に接続され、イネーブル信号ＥＮＶＧは第１ＮＭＯＳトランジスタ３１のゲートに入力される。
【００５５】
図１１は図１０に示された半導体装置のデータ読出し動作のタイミング図を示す。図１０及び図１１を参照すれば、電圧制御回路３７は第３ＮＭＯＳトランジスタ３９により実現され、中間ノードＭＩＤと接地電源ＶＳＳとの間に接続され、第１制御信号ＡＣＴＩＶＥ’は第３ＮＭＯＳトランジスタ３９のゲートに入力される。
【００５６】
イネーブル区間制御回路４０はバッファと論理積回路とを備え、イネーブル区間制御回路４０は制御信号ＡＣＴＩＶＥとバッファの出力信号Ｄ１とを論理積して第１制御信号ＡＣＴＩＶＥ’の活性化区間を制御する。
例えば、第１制御信号ＡＣＴＩＶＥ’の活性化区間はデータＤＡＴＡが入力される前に少なくとも１クロックＣＬＯＣＫサイクル前に活性化され、データＤＡＴＡが全て読み出された後で少なくとも１クロックサイクル後に非活性化されることが望ましい。第１制御信号ＡＣＴＩＶＥ’の活性化区間を制御することにより第３ＮＯＳトランジスタ３９が消費する電力を減らすことが出来る。
【００５７】
図１０に示された各回路２０，３１，３３，３９，３５の構造及び動作は図２に示された各回路２０，３１，３３，３９，３５の構造及び動作と実質的に同一なので、これらについての詳細な説明は省略する。
半導体装置１０’がデータ読出し動作を行う場合、第３ＮＯＳトランジスタ３９は第１制御信号ＡＣＴＩＶＥ’に応じてターンオンされ、ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターン、工程、電圧、温度の変化による中間ノードＭＩＤの電圧ＶＭＩＤの上昇を防止する。
【００５８】
そして、半導体装置１０’がデータ読出し動作を行う場合、第３ＮＯＳトランジスタ３９は中間ノードＭＩＤに流入する充電電流の一部を接地電源ＶＳＳに放電させ、中間ノードＭＩＤの電圧ＶＭＩＤレベルを一定に保持させる。
従って、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡのパターンに関係なく数式１によるカップリング電圧Ｃ＿ＥＮＶＧは一定なので、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターンによるデータの出力時点ｔＱの変動は最小化される。
【００５９】
図１２は本発明の第３実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。図１２を参照すれば、半導体装置１００はイネーブル信号発生回路２０及び多数のデータ出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎを備える。多数のデータ出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎそれぞれはオープンドレイン出力ドライバであることが望ましい。
図１２のイネーブル信号発生回路２０の構造及び機能は図２及び図１０のイネーブル信号発生回路２０の構造及び機能と同一である。すなわち、半導体装置１００が待機状態の場合、イネーブル信号発生回路２０は接地電源ＶＳＳレベルを有するイネーブル信号ＥＮＶＧを各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎのゲートに出力する。
【００６０】
そして、半導体装置１００がデータ読出し動作を行う場合、イネーブル信号発生回路２０は第１電圧レベルを有するイネーブル信号ＥＮＶＧを各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎのゲートに出力する。従って、各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎはイネーブル信号ＥＮＶＧに応じて飽和領域で動作する。
【００６１】
各オープンドレイン出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎの構造及び機能は図２または図１０に示されたオープンドレイン出力ドライバ１０，１０’の構造及び機能と同一である。
各オープンドレイン出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎは、各入力端に入力される各データＤＡＴＡ１，ＤＡＴＡ２，．．．，ＤＡＴＡＮを対応する各出力端３５＿１，３５＿２，．．．，３５＿ｎに駆動する。各終端抵抗ＲＴＴは終端電圧ＶＴＴと各出力端３５＿１，３５＿２，．．．，３５＿ｎとの間に接続される。
【００６２】
そして、各トランジスタ３９＿１，３９＿２，．．．，３９＿ｎは各中間ノードＭＩＤ＿１，ＭＩＤ＿２，．．．，ＭＩＤ＿ｎと接地電源ＶＳＳとの間に接続され、各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎを介して各中間ノードＭＩＤ＿１，ＭＩＤ＿２，．．．，ＭＩＤ＿ｎに流入する充電電流の一部を接地電源ＶＳＳに放電して、各中間ノードＭＩＤ＿１，ＭＩＤ＿２，．．．，ＭＩＤ＿ｎの電圧を一定に保持する。従って、数式１で表現され、各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎのゲートにカップリングされるカップリング電圧Ｃ＿ＥＮＶＧも低下する。
【００６３】
半導体装置１００がデータ読出し動作を行う場合、各トランジスタ３９＿１，３９＿２，．．．，３９＿ｎが消費する電流はかなり小さく、例えばデータ読み出し時に消費される電流の約１／１８０、各トランジスタ３９＿１，３９＿２，．．．，３９＿ｎによる各出力端３５＿１，３５＿２，３５＿ｎの電圧降下は数ミリボルト程度である。
よって、本発明による多数のオープンドレイン出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎそれぞれは、各入力端３３＿１，３３＿２，．．．，３３＿ｎに入力されるデータパターンによるデータ出力時点ｔＱの変動を最小とできる効果がある。
【００６４】
【発明の効果】
前述の如く本発明によるオープンドレイン出力ドライバ及びデータ出力方法は、入力端に入力されるデータパターンによるデータ出力時点ｔＱの変動を最小化する効果がある。
よって、本発明によるオープンドレイン出力ドライバ及びデータ出力方法はデータを高速で伝送できる効果がある。
なお、本発明は図面に示された一実施例を参照にして説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばそれから多様な変形及び均等な他実施例が可能であるという点が理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求の範囲により決まるべきである。
【図面の簡単な説明】
【図１】データ出力時点ｔＱの変化を示すタイミング図である。
【図２】本発明の第１実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。
【図３】図２に示された半導体装置のデータ読出し動作のタイミング図を示す。
【図４】図２に示されたオープンドレイン出力ドライバの入出力波形のタイミング図を示す。
【図５】電流パスを備えない場合のオープンドレイン出力ドライバの等価回路を示す。
【図６】第１データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。
【図７】第２データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。
【図８】第３データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。
【図９】図５に示されたオープンドレイン出力ドライバの入出力波形のタイミング図を示す。
【図１０】本発明の第２実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。
【図１１】図１０に示された半導体装置のデータ読出し動作のタイミング図を示す。
【図１２】本発明の第３実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。
【符号の説明】
１０ 半導体装置
２０ イネーブル信号発生回路
３０ オープンドレイン出力ドライバ
３１ 第１ＮＭＯＳトランジスタ
３３ 第２ドライバ
３５ 出力端
３７ 電圧制御回路
３９ 第３ＮＭＯＳトランジスタ
ＡＣＴＩＶＥ 制御信号
Ｃｅｎｖｇ キャパシタ
ＤＡＴＡ データ
ＥＮＧＶ イネーブル信号
ＥＮＶ 所定信号
ＭＩＤ 中間ノード
ＲＴＴ 終端抵抗
ＶＳＳ 接地電源
ＶＴＴ 終端電圧
Ｖｏｕｔ 出力電圧
【発明の属する技術分野】
本発明は半導体装置に係り、より詳細には入力されるデータパターンによるデータの出力時点ｔＱの変動を最小化するためのデータ出力ドライバ及びデータ出力方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は高集積化、低電力化、及び高速化されて行く趨勢にある。すなわち、より多くのデータをより速く処理し、より少ない電力を消耗する半導体装置が要求されている。
これらの要求を満足すべく半導体装置の高速動作のためにシステムクロックに同期されて動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発された。
また、近年、より速い動作速度の要求から、システムクロックの立上りエッジ及び立下りエッジのどちらにも同期してデータを入出力するＤＤＲ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ）シンクロナスＤＲＡＭ及び ＲＡＭＢＵＳ（ラムバス：登録商標）ＤＲＡＭが開発されている。
【０００３】
図１はデータ出力時点ｔＱの変化を示すタイミング図である。図１を参照すれば、シンクロナスＤＲＡＭ及びラムバスＤＲＡＭでは、システムクロックＣＬＯＣＫに同期して多数の入出力パッドを介して各データＤが出力される時点ｔＱがほぼ一定であることが望ましい。
ここで、ｔＱ＝０はデータＤの中央がシステムクロックＣＬＯＣＫの立上りエッジと一致する場合を意味し、ｔＱ＝Δｔはデータの中央がシステムクロックＣＬＯＣＫの立上りエッジから所定時間遅延した後に出力されることを意味する。
【０００４】
【発明が解決しようとする課題】
従って、多数の入出力パッドを介してそれぞれ出力されるデータの出力時点ｔＱが相異なる場合、半導体装置の性能は低下する。
また、半導体メーカはラムバスＤＲＡＭのテスト時、入出力パッドを介したデータ出力時点ｔＱを所定の基準仕様によりテストし、その基準仕様を満足できないラムバスＤＲＡＭは不良として処理する。従って、半導体チップの収率が低下するという問題がある。
本発明は上記課題を解決するためになされたもので、本発明がなそうとする技術的な課題は入力されるデータパターンによるデータ出力時点ｔＱの変動を最小化するためのデータ出力ドライバ及びデータ出力方法を提供することである。
【０００５】
【課題を解決するための手段】
前記目的を達成するための、本発明による入力端に入力されるデータを出力端に駆動するためのデータ出力ドライバは、中間ノードと、前記出力端と前記中間ノードとの間に接続され、制御端に入力されるイネーブル信号に応じて前記中間ノードと前記出力端との間に電流パスを提供する第１ドライバと、前記中間ノードと接地電源との間に接続され、データ読出し動作時に前記入力端に入力される前記データを前記中間ノードを介して前記出力端に駆動する第２ドライバと、前記中間ノードと前記接地電源との間に接続され、制御端に入力される制御信号に応じて前記中間ノードに流れる電流の一部を前記接地電源に流す電圧制御回路とを備えることを特徴とする。
本発明のデータ出力ドライバは、前記電圧制御回路が前記データ読出し動作時に前記中間ノードの電圧変動を一定に保持することを特徴とする。
本発明のデータ出力ドライバは、前記電圧制御回路の電流駆動能力が前記第１ドライバの電流駆動能力より小さいことを特徴とする。
【０００６】
本発明のデータ出力ドライバは、入力端と出力端とを備えるデータ出力ドライバにおいて、データ読出し動作時、前記出力端と中間ノードとの間に形成される第１電流パスと、前記データ読出し動作時、前記入力端に入力されるデータを前記中間ノードを介して前記出力端に駆動するドライバと、前記データ読出し動作時、前記中間ノードと接地電源との間に形成される第２電流パスとを備えることを特徴とする。
本発明のデータ出力ドライバは、前記第２電流パスが前記第１電流パスを介して前記中間ノードに流入する充電電流の一部を前記接地電源に流すことを特徴とする。
【０００７】
本発明のデータ出力ドライバは、入力端に入力されるデータを出力端に駆動するためのデータ出力ドライバにおいて、中間ノードと、前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力される入力端を備える第１トランジスタと、前記中間ノードと接地電圧との間に接続され、前記データが入力される前記入力端を備える第２トランジスタと、前記中間ノードと前記接地電源との間に接続され、制御信号が入力される制御端を備える第３トランジスタとを備えることを特徴とする。
【０００８】
本発明のデータ出力ドライバは、前記イネーブル信号が前記データ出力ドライバのデータ読出し動作時に活性化されることを特徴とする。
本発明のデータ出力ドライバは、前記制御信号が前記データ出力ドライバのデータを読出し動作時に活性化されることを特徴とする。
本発明のデータ出力ドライバは、前記第３トランジスタが前記データ出力ドライバのデータ読出し動作時に、前記中間ノードの電圧を一定に保持するために前記中間ノードに流入する電流の一部を前記中間ノードから前記接地電源に放電することを特徴とする。
本発明のデータ出力ドライバは、前記第１乃至第３トランジスタがＮＭＯＳトランジスタであることを特徴とする。
【０００９】
本発明のデータ出力ドライバは、出力端と、中間ノードと、前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力されるゲートを備える第１トランジスタと、前記中間ノードと接地電源との間に接続され、データが入力されるゲートを備える第２トランジスタと、前記中間ノードと前記接地電源との間に接続され、制御信号が入力されるゲートを備える第３トランジスタとを備えることを特徴とする。
本発明のデータ出力ドライバは、データ読出し動作時に前記第３トランジスタが前記第１トランジスタを介して前記中間ノードに流入する電流の一部を前記接地電源に流し、前記中間ノードの電圧を一定に保持することを特徴とする。
【００１０】
前記目的を達成するための、本発明による入力端、出力端、及び中間ノードを備えるデータ出力ドライバが前記入力端に入力されるデータを前記出力端に出力する方法において、データ読出し動作時に前記中間ノードの電圧を一定に保持するために、前記中間ノードと接地電源との間に電流パスを形成する段階と、前記入力端に入力される前記データを前記中間ノードを介して前記出力端に出力する段階とを備えることを特徴とする。
本発明のデータ出力方法は、前記電流パスがデータ読み出し信号に応じて前記中間ノードと前記接地電源との間に形成され、前記中間ノードに流入する充電電流の一部を前記接地電源に流すことを特徴とする。
【００１１】
本発明のデータ出力方法は、入力端、出力端及び中間ノードを備えるデータ出力ドライバが前記入力端に入力されるデータを前記出力端に出力する方法において、データ読出し動作時に前記中間ノードの電圧変動を一定レベルに保持する段階と、前記入力端に入力される前記データを前記中間ノードを介して前記出力端に出力する段階とを備えることを特徴とする。
【００１２】
前記目的を達成するための、本発明による各入力端に入力されるデータを対応する各出力端に出力するための多数のデータ出力ドライバを備える半導体装置において、前記多数のデータ出力ドライバのそれぞれは、中間ノードと、前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力されるゲートを備える第１トランジスタと、前記中間ノードと接地電源との間に接続され、前記データが入力されるゲートを備える第２トランジスタと、前記中間ノードと前記接地電源との間に接続され、制御信号が入力されるゲートを備える第３トランジスタとを備えることを特徴とする。
【００１３】
本発明の半導体装置は、前記半導体装置のデータ読出し動作時に前記第３トランジスタが前記第１トランジスタを介して前記中間ノードに流入する電流の一部を前記接地電源に流し、前記中間ノードの電圧を一定に保持することを特徴とする。
【００１４】
前記目的を達成するための、本発明による入力端と出力端とを備えるデータ出力ドライバにおいて、中間ノードと、前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力される制御端を備える第１トランジスタと、前記中間ノードと接地電源との間に接続され、前記入力端に入力されるデータに従って第１電流量を前記接地電源に放電する第２トランジスタと、前記中間ノードと前記接地電源との間に接続され、制御端に入力される制御信号に従って第２電流量を前記接地電源に放電する第３トランジスタとを備える。
【００１５】
【発明の実施の形態】
本発明と本発明の動作上のメリット及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１６】
図２は本発明の第１実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図である。図２を参照すれば、半導体装置１０はイネーブル信号発生回路２０とオープンドレイン出力ドライバ３０とを備える。そして、終端抵抗（Ｔｅｒｍｉｎａｔｉｎｇ Ｒｅｓｉｓｔｏｒ；ＲＴＴ）は終端電圧（Ｔｅｒｍｉｎａｔｉｎｇ Ｖｏｌｔａｇｅ；ＶＴＴ）と出力端３５との間に接続される。オープンドレイン出力ドライバ３０はデータ出力ドライバの一例である。
【００１７】
そして、半導体装置１０は第１ＮＭＯＳトランジスタ３１のゲートと接地電源ＶＳＳとの間にキャパシタＣｅｎｖｇを備える。キャパシタＣｅｎｖｇは第１ＮＭＯＳトランジスタ３１のゲートに印加されるカップリング電圧、あるいはカップリング雑音を除去するためものであり、キャパシタＣｅｎｖｇのキャパシタンスはかなり大きいことが望ましい。カップリング電圧またはカップリング雑音は出力信号の特性に悪影響を及ぼす。
【００１８】
オープンドレイン出力ドライバ３０の出力抵抗はオープンドレイン出力ドライバ３０が動作する場合、またはオープンドレイン出力ドライバ３０が動作しない場合、いずれの場合も大きい値を有する。従って、オープンドレイン出力ドライバ３０はチャンネルインピーダンス整合などに有利なので、ラムバスＤＲＡＭでは必須のものとして使用され、また多くのチップツーチップ連結システムに広く使われている。
【００１９】
イネーブル信号発生回路２０は比較器により実現され、（＋）入力端は所定電圧ＥＮＶを受信し、（−）入力端は比較器２０の出力端と接続される。イネーブル信号発生回路２０は制御信号ＡＣＴＩＶＥに応じて（＋）入力端に入力される所定電圧ＥＮＶと（−）入力端に入力される電圧とを比較し、その結果であるイネーブル信号ＥＮＶＧを第１ＮＭＯＳトランジスタ３１のゲートに出力する。イネーブル信号ＥＮＶＧは接地電源ＶＳＳレベルと第１電圧レベルとの間を変動する。
例えば、半導体装置１０が待機状態である場合、イネーブル信号発生回路２０は接地電源ＶＳＳレベルを有するイネーブル信号ＥＮＶＧを第１ＮＭＯＳトランジスタ３１のゲートに出力する。そして、半導体装置１０がデータ読出し動作を行う場合、イネーブル信号発生回路２０は第１電圧レベルを有するイネーブル信号ＥＮＶＧをＮＭＯＳトランジスタ３１のゲートに出力する。
【００２０】
第１ＮＭＯＳトランジスタ３１は第１電圧レベルに応じて飽和領域で動作することが望ましい。第１ＮＭＯＳトランジスタ３１が飽和領域で動作する場合、オープンドレイン出力ドライバ３０の出力抵抗値はかなり大きく保持される。
オープンドレイン出力ドライバ３０は第１ドライバ３１、第２ドライバ３３、出力端３５、及び電圧制御回路３７を備える。第２ドライバ３３は第２ＮＭＯＳトランジスタより実現され、中間ノードＭＩＤと接地電源ＶＳＳとの間に接続され、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡを中間ノードＭＩＤを介して出力端３５に駆動する。
【００２１】
第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡは接地電源ＶＳＳレベル（論理「０」）または電源電圧レベル（論理「１」）を有する。電源電圧レベルとして、３．３Ｖ、２．５Ｖまたは１．８Ｖを含む全ての電源レベルを使用できる。
第１ドライバ３１は第１ＮＭＯＳトランジスタより実現され、出力端３５と中間ノードＭＩＤとの間に接続され、イネーブル信号ＥＮＶＧは第１ＮＭＯＳトランジスタ３１のゲートに入力される。イネーブル信号ＥＮＶＧはカップリング電圧（雑音）、工程、電圧、温度の変化などに関係なく一定であることが望ましい。
電圧制御回路３７は第３ＮＭＯＳトランジスタ３９より実現され、中間ノードＭＩＤと接地電源ＶＳＳとの間に接続され、制御信号ＡＣＴＩＶＥは第３ＮＭＯＳトランジスタ３９のゲートに入力される。すなわち、電圧制御回路３７は活性化（例えば、「ハイ」）された制御信号ＡＣＴＩＶＥに応じて中間ノードＭＩＤの電圧を一定に保持する。
【００２２】
図３は図２に示された半導体装置のデータ読出し動作のタイミング図を示す。図４は図２に示されたオープンドレイン出力ドライバの入出力波形のタイミング図を示す。図２乃至図４を参照してオープンドレイン出力ドライバ３０を備える半導体装置１０の動作を詳細に説明する。
まず、半導体装置１０が待機状態である場合、イネーブル信号発生回路２０は非活性化（例えば、「ロー」）された制御信号ＡＣＴＩＶＥに応じて接地電源ＶＳＳレベルを有するイネーブル信号ＥＮＶＧを第１ＮＭＯＳトランジスタ３１のゲートに出力する。
【００２３】
待機状態時に第２ＮＭＯＳトランジスタ３３がオフされるために、オープンドレイン出力ドライバ３０はオフされる。しかし、待機状態で半導体装置１０の第１ＮＭＯＳトランジスタ３１はオフされることもあり、オフされないこともある。
しかし、半導体装置１０がデータ読出し動作を行う場合、活性化（例えば、「ハイ」）された制御信号ＡＣＴＩＶＥに応じてイネーブル信号発生回路２０は第１電圧レベルを有するイネーブル信号ＥＮＶＧを第１ＮＭＯＳトランジスタ３１のゲートに出力する。
【００２４】
従って、第１ＮＭＯＳトランジスタ３１は飽和領域で動作し、出力端３５と中間ノードＭＩＤとの間に第１電流パスが形成される。第２ＮＭＯＳトランジスタ３３のゲートに印加されるデータＤＡＴＡにより出力端３５の電圧が決まり、それによりオープンドレイン出力ドライバ３０はデータ読出し動作が可能となる。入力データＤＡＴＡが「１」である場合、第２ＮＭＯＳトランジスタ３３はターンオンされるので、終端電源ＶＴＴから接地電源ＶＳＳに電流が放電され、出力端３５の電圧は終端抵抗ＲＴＴとトランジスタ３１，３３及び３９のターンオン抵抗との抵抗比により決まる。
【００２５】
入力データＤＡＴＡが「０」である場合、第２ＮＭＯＳトランジスタ３３はターンオフされるので、終端電源ＶＴＴから中間ノードＭＩＤに第１電流パスが形成されて中間ノードＭＩＤは充電される。この時、出力端３５に出力される電圧は終端電源ＶＴＴレベルである。
データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに連続的に「０」であるデータＤＡＴＡが入力される場合、第１ＮＭＯＳトランジスタ３１による中間ノードＭＩＤの充電時間が長くなり、それにより中間ノードＭＩＤの電圧ＶＭＩＤはゆっくり上昇する。
【００２６】
また、第３ＮＭＯＳトランジスタ３９は活性化された制御信号ＡＣＴＩＶＥに応じてターンオンされるので、中間ノードＭＩＤと接地電源ＶＳＳとの間に第２電流パスが形成される。
第２電流パスは第１ＮＭＯＳトランジスタ３１を介して中間ノードＭＩＤに流入して中間ノードＭＩＤを充電するための電流（以下、「充電電流」という）の一部を接地電源ＶＳＳに流すので、中間ノードＭＩＤの電圧ＶＭＩＤは一定に保持される。
【００２７】
図４を参照すれば、終端電圧ＶＴＴ及びデータＤＡＴＡは１．０Ｖから１．８Ｖの間を変動し、中間ノードＭＩＤの電圧ＶＭＩＤは０．１Ｖから０．６２Ｖの間を変動する。ここで、終端電圧ＶＴＴ、データＤＡＴＡまたは中間ノードＭＩＤの電圧ＶＭＩＤの変動幅は半導体装置の設計により多様に変更できる。
【００２８】
データ読出し動作時に、最初データを読み出す場合、または「０」であるデータＤＡＴＡが連続的に多数第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、中間ノードＭＩＤの電圧ＶＭＩＤは第１ＮＭＯＳトランジスタ３１を介して中間ノードＭＩＤに流入する充電電流により第１電圧レベルから第１ＮＭＯＳトランジスタ３１のスレッショルド（閾値）電圧を引いた電圧から徐々に上昇する。
しかし、本発明によるオープンドレイン出力ドライバ１０の第３ＮＭＯＳトランジスタ３９はデータ読出し動作時、中間ノードＭＩＤに流入する充電電流の一部を第２電流パスを介して接地電源ＶＳＳに流すので、中間ノードＭＩＤの電圧ＶＭＩＤは一定に保持される。
【００２９】
図２及び４を参照すれば、「０」であるデータＤＡＴＡが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、中間ノードＭＩＤの電圧ＶＭＩＤは０．６２Ｖであり、出力端３５の電圧Ｖｏｕｔは１．８Ｖである。また、「１」であるデータＤＡＴＡが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、中間ノードＭＩＤの電圧ＶＭＩＤは０．１Ｖであり、出力端３５の電圧Ｖｏｕｔは１．０Ｖである。
【００３０】
データ読出し動作時に、最初データ「１」を読み出す過程は最初データ「１」を読み出す前に連続的に「０」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力されたのと同一である。従って、第２ＮＭＯＳトランジスタ３３は数クロックサイクルの間オフ状態を保持するので、第１ＮＭＯＳトランジスタ３１を介した充電電流により中間ノードＭＩＤの電圧ＶＭＩＤは徐々に上昇する。
しかし、第３ＮＭＯＳトランジスタ３９は中間ノードＭＩＤに流入する充電電流を接地電源ＶＳＳに放電するので、中間ノードＭＩＤの電圧ＶＭＩＤは一定に保持される。
【００３１】
そして、データ読み出し過程で連続的に「０」であるデータＤＡＴＡが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合でも、第３ＮＭＯＳトランジスタ３９は中間ノードＭＩＤに流入する充電電流を接地電源ＶＳＳに放電するので、中間ノードＭＩＤの電圧ＶＭＩＤは一定に保持される。
よって、本発明によるオープンドレイン出力ドライバ３０は入力されるデータＤＡＴＡパターン、例えば０１、００１、０００１、または００００１などに関係なく「１」であるデータ出力時点ｔＱを一定に保持できる効果がある。
【００３２】
図５は電流パスを備えない場合のオープンドレイン出力ドライバの等価回路を示す。すなわち、図５は図２に示されたオープンドレイン出力ドライバ１０のカップリング環境を示した図面である。
寄生キャパシタＣｇｄは第１ＮＭＯＳトランジスタ３１のゲートとドレインとの間に形成され、寄生キャパシタＣｇｓは第１ＮＭＯＳトランジスタ３１のゲートとソースとの間に形成される。
一般的に、寄生キャパシタＣｇｓのキャパシタンスは寄生キャパシタＣｇｄのキャパシタンスよりほぼ５倍大きい。しかし、寄生キャパシタＣｇｓのキャパシタンスと寄生キャパシタＣｇｄのキャパシタンスとの比は多様に実現できる。
【００３３】
図５を参照すれば、オープンドレイン出力ドライバ３０’の第１ドライバ３１及び第２ドライバ３３の構造及び機能は図２のオープンドレイン出力ドライバ３０の第１ドライバ３１及び第２ドライバ３３の構造及び機能と同一である。しかし、オープンドレイン出力ドライバ３０’は図２のＮＭＯＳトランジスタ３９を備えていない。
【００３４】
図４及び図５を参照すれば、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡ、すなわち「１」と「０」とにより出力端３５の出力電圧Ｖｏｕｔの変動幅は８００ｍＶ程度であり、中間ノードＭＩＤの電圧ＶＭＩＤの変動幅はほぼ５００ｍＶである。
すなわち、第２ＮＭＯＳトランジスタ３３に入力されるデータＤＡＴＡが「１」である場合、出力端３５の出力電圧Ｖｏｕｔは１．８Ｖから８００ｍＶ下降して１．０Ｖになり、中間ノードＭＩＤの電圧ＶＭＩＤは０．６Ｖから５００ｍＶ下降して０．１Ｖになる。
出力端３５の出力電圧Ｖｏｕｔの変動及び中間ノードＭＩＤの電圧ＶＭＩＤの変動は第１ＮＭＯＳトランジスタ３１の各寄生キャパシタＣｇｄ，Ｃｇｓにより第１ＮＭＯＳトランジスタ３１のゲートにカップリングされる。
【００３５】
従って、各寄生キャパシタＣｇｄ，Ｃｇｓにより第１ＮＭＯＳトランジスタ３１のゲートにカップリングされたカップリング電圧Ｃ＿ＥＮＶＧは基本的に数式１により決まる。
［数１］
Ｃ＿ＥＮＶＧ＝（ｄＶｏｕｔ＊Ｃｇｄ＋ｄＶＭＩＤ＊Ｃｇｓ）／（Ｃｅｎｖｇ＋Ｃｇｄ＋Ｃｇｓ）
ここで、ｄＶｏｕｔは出力端３５の出力電圧の変動を示し、ｄＶＭＩＤは中間ノードＭＩＤの電圧変動を示す。図４を参照すれば、ｄＶｏｕｔは約８００ｍＶであり、ｄＶＭＩＤは約５００ｍＶである。
【００３６】
カップリング電圧Ｃ＿ＥＮＶＧは出力端３５の電圧や中間ノードＭＩＤの電圧ＶＭＩＤが各寄生キャパシタＣｇｄ，Ｃｇｓを介して第１ＮＭＯＳトランジスタ３１のゲートに誘起される雑音電圧である。
ところで、カップリング電圧Ｃ＿ＥＮＶＧは電圧変化ｄＶｏｕｔ，ｄＶＭＩＤと寄生キャパシタＣｇｄ，Ｃｇｓのキャパシタンスとの積に比例する。一般的に、キャパシタＣｇｓのキャパシタンスがキャパシタＣｇｄのキャパシタンスよりかなり大きいので、カップリング電圧Ｃ＿ＥＮＶＧのほとんどは中間ノードＭＩＤの電圧変動ｄＶＭＩＤにより第１ＮＭＯＳトランジスタ３１のゲートに誘起される。
【００３７】
カップリング電圧Ｃ＿ＥＮＶＧは小さければ小さいほど良い。数式１を参照すれば、キャパシタＣｅｎｖｇのキャパシタンスがキャパシタＣｇｄのキャパシタンスやキャパシタＣｇｓのキャパシタンスよりかなり大きければ、カップリング電圧Ｃ＿ＥＮＶＧは抑制できる。
しかし、オープンドレイン出力ドライバ３０’のレイアウト面積が非常に広いので、キャパシタＣｇｓのキャパシタンス及びキャパシタＣｇｄのキャパシタンスもかなり大きい。
【００３８】
従って、キャパシタＣｇｓのキャパシタンス及びキャパシタＣｇｄのキャパシタンスも大きいキャパシタンスを有するキャパシタＣｅｎｖｇを設けるのは困難である。また、大きいキャパシタンスを有するキャパシタＣｅｎｖｇはイネーブル信号ＥＮＶＧを第１電圧レベルに充電したり接地電源ＶＳＳレベルに放電するのが困難である。
【００３９】
カップリング電圧Ｃ＿ＥＮＶＧは小さければ小さいほど良い。しかし、カップリング電圧Ｃ＿ＥＮＶＧを現実的に完全に除去できないとすれば、カップリング電圧Ｃ＿ＥＮＶＧは一定に保持されるのが望ましい。
すなわち、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡパターンなどによるカップリング電圧Ｃ＿ＥＮＶＧの変動がなければ、データの出力時点ｔＱの全体的な変動幅は小さくなる。
【００４０】
カップリング電圧Ｃ＿ＥＮＶＧに影響を与える２種の要因のうち、キャパシタＣｇｄによるカップリングは常に８００ｍＶ変動をする出力電圧Ｖｏｕｔにより一定であるが、キャパシタＣｇｓによるカップリングは中間ノードＭＩＤの電圧ＶＭＩＤにより可変である。
数式１を参照すれば、中間ノードＭＩＤの電圧変動ｄＶＭＩＤはカップリング電圧Ｃ＿ＥＮＶＧに影響を与えるので、イネーブル信号ＥＮＧＶに応じて飽和領域で動作する第１ＮＭＯＳトランジスタ３１の駆動能力は、中間ノードＭＩＤの電圧変動ｄＶＭＩＤに影響を受け、結果的に第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡのパターンによりデータ出力時点ｔＱが変動する。
【００４１】
従って、図２に示されたオープンドレイン出力ドライバ３０の第３ＮＭＯＳトランジスタ３９は第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡのパターンによる中間ノードＭＩＤの電圧ＶＭＩＤ変動を最小化してデータ出力時点ｔＱの変動を最小化する。
すなわち、第３ＮＭＯＳトランジスタ３９は中間ノードＭＩＤと接地電源ＶＳＳ間に第２電流パスを形成して中間ノードＭＩＤの電圧ＶＭＩＤを一定に保持するので、図２のオープンドレイン出力ドライバ１０は第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡのパターンに関係なくデータ出力時点ｔＱの変動を最小化する。
【００４２】
図６は第１データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。図５及び６を参照すれば、データ読出し動作時に、「０」及び「１」であるデータＤＡＴＡが反復的に第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、中間ノードＭＩＤの電圧ＶＭＩＤ’は０．１Ｖと０．６Ｖ間を変動する。その場合、カップリング電圧Ｃ＿ＥＮＧＶによるイネーブル信号ＥＮＶＧの変動は少ない。
【００４３】
図７は第２データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。
図５及び図７を参照すれば、データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに「１１０００１１１」の順序でデータＤＡＴＡが入力される場合、「０００」のデータＤＡＴＡが入力される区間で、第２ＮＭＯＳトランジスタ３３はターンオフされるので、第１ＮＭＯＳトランジスタ３１による充電電流は中間ノードＭＩＤに流れる。従って、中間ノードＭＩＤの電圧ＶＭＩＤ’は徐々に上昇する。
【００４４】
そして、中間ノードＭＩＤの電圧ＶＭＩＤ’がΔｖ１程度上昇すると、数式１によるカップリング電圧Ｃ＿ＥＮＶＧは上昇するので、「１」であるデータを読み出す場合にカップリングされたイネーブル信号ＥＮＶＧは小さくなる。
さらに、第１ＮＭＯＳトランジスタ３１の電流駆動能力も低下し、中間ノードＭＩＤの電圧ＶＭＩＤ’を「１」であるデータ読出し時のレベル（例えば、前記０．１Ｖ）に放電するための時間も延長される。
従って、「０００」の次に「１」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、「０００」の次に入力される「１」であるデータの出力時点ｔＱは遅延される。
【００４５】
図２及び図７を参照すれば、データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに「１１０００１１１」の順序でデータＤＡＴＡが入力される場合、「０００」のデータＤＡＴＡが入力される区間で、第２ＮＭＯＳトランジスタ３３はターンオフされるので、第１ＮＭＯＳトランジスタ３１を介した充電電流は中間ノードＭＩＤに流れる。
【００４６】
しかし、本発明によるオープンドレイン出力ドライバ１０の第３ＮＭＯＳトランジスタ３９は制御信号ＡＣＴＩＶＥに応じて中間ノードＭＩＤに流入する充電電流の一部を接地電源ＶＳＳに放電するので、中間ノードＭＩＤの電圧ＶＭＩＤは一定レベルを保持する。
従って、「０００」の次に「１」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、「０００」の次に入力される「１」であるデータの出力時点ｔＱは図６の「０」の次に入力される「１」であるデータの出力時点ｔＱとほとんど同一である。
【００４７】
図８は第３データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。図５及び図８を参照すれば、データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに「１１０００００１」の順序でデータＤＡＴＡが入力される場合、「０００００」のデータＤＡＴＡが入力される区間で、第２ＮＭＯＳトランジスタ３３はターンオフされるので、第１ＮＭＯＳトランジスタ３１を介した充電電流は中間ノードＭＩＤに流入する。そして、中間ノードＭＩＤの電圧ＶＭＩＤ’は徐々に上昇する。
【００４８】
従って、中間ノードＭＩＤの電圧ＶＭＩＤ’がΔｖ２ほど上昇する場合、数式１によるカップリング電圧Ｃ＿ＥＮＶＧは一層上昇するので、イネーブル信号ＥＮＶＧは一層小さくなる。そして、第１ＮＭＯＳトランジスタ３１の電流駆動能力は低下し、中間ノードＭＩＤを接地電源ＶＳＳレベルに放電する時間が延長される。
従って、「０００００」の次に「１」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、「０００００」の次に入力される「１」であるデータの出力時点ｔＱは遅延される。
【００４９】
図２及び図８を参照すれば、データ読出し動作時に、第２ＮＭＯＳトランジスタ３３のゲートに「１１０００００１」の順序でデータＤＡＴＡが入力される場合、「０００００」のデータＤＡＴＡが入力される区間で、第２ＮＭＯＳトランジスタ３３はターンオフされるので、第１ＮＭＯＳトランジスタ３１を介した充電電流は中間ノードＭＩＤに流入する。
しかし、第３ＮＭＯＳトランジスタ３９は制御信号ＡＣＴＩＶＥに応じて中間ノードＭＩＤに流入する充電電流の一部を接地電源ＶＳＳに放電するので、中間ノードＭＩＤの電圧ＶＭＩＤは一定レベルを保持する。
【００５０】
従って、「０００００」の次に「１」であるデータが第２ＮＭＯＳトランジスタ３３のゲートに入力される場合、「０００００」の次に入力される「１」であるデータの出力時点ｔＱは図６の「０」の次に入力される「１」であるデータの出力時点ｔＱまたは図７の「０００」の次に入力される「１」であるデータの出力時点ｔＱとほとんど同一である。
【００５１】
図２、図４、図６乃至図８を参照すれば、本発明によるオープンドレイン出力ドライバ３０は第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターン、例えばデータ読出し過程で最初にデータを読み出す場合、例えば、０１、００１、０００１、００００１などの順序でデータが入力される場合でも、データ「１」の出力時点ｔＱの変動はかなり小さくなる。
【００５２】
図９は図５に示されたオープンドレイン出力ドライバの入出力波形のタイミング図を示す。図５及び９を参照すれば、図５のオープンドレイン出力ドライバ３０’の中間ノードＭＩＤの電圧ＶＭＩＤは、データを最初に読み出す場合及び連続的に「０」であるデータが入力される区間Ａで相異なる。
データを最初に読み出す前の中間ノードＭＩＤの電圧ＶＭＩＤ’は０．９Ｖ程度まで上昇し、区間Ａの中間ノードＭＩＤの電圧ＶＭＩＤ’は０．７６Ｖ程度まで上昇する。その他の区間で中間ノードＭＩＤの電圧ＶＭＩＤ’は０．６８Ｖ程度まで上昇する
【００５３】
従って、数式１の第１ＮＭＯＳトランジスタ３１のゲートにカップリングされるカップリング電圧Ｃ＿ＥＮＶＧは第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターンにより互いに変わるので、データパターンによりデータ出力時点ｔＱは変動する。
しかし、図２及び図４を参照すれば、本発明によるオープンドレイン出力ドライバ３０では、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターンに関係なく中間ノードＭＩＤの電圧変動ｄＶＭＩＤは一定である。従って、データの出力時点ｔＱの変動はかなり小さくなる。
【００５４】
図１０は本発明の第２実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。図１０を参照すれば、半導体装置１０’はイネーブル信号発生回路２０及びオープンドレイン出力ドライバ５０を備える。
オープンドレイン出力ドライバ５０は第１ドライバ３１、第２ドライバ３３、出力端３５、電圧制御回路３７、及びイネーブル区間制御回路４０を備える。第２ドライバ３３は第２ＮＭＯＳトランジスタにより実現され、中間ノードＭＩＤと接地電源ＶＳＳとの間に接続され、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡを中間ノードＭＩＤを介して出力端３５に駆動する。第１ドライバ３１は第１ＮＭＯＳトランジスタにより実現され、出力端３５と中間ノードＭＩＤとの間に接続され、イネーブル信号ＥＮＶＧは第１ＮＭＯＳトランジスタ３１のゲートに入力される。
【００５５】
図１１は図１０に示された半導体装置のデータ読出し動作のタイミング図を示す。図１０及び図１１を参照すれば、電圧制御回路３７は第３ＮＭＯＳトランジスタ３９により実現され、中間ノードＭＩＤと接地電源ＶＳＳとの間に接続され、第１制御信号ＡＣＴＩＶＥ’は第３ＮＭＯＳトランジスタ３９のゲートに入力される。
【００５６】
イネーブル区間制御回路４０はバッファと論理積回路とを備え、イネーブル区間制御回路４０は制御信号ＡＣＴＩＶＥとバッファの出力信号Ｄ１とを論理積して第１制御信号ＡＣＴＩＶＥ’の活性化区間を制御する。
例えば、第１制御信号ＡＣＴＩＶＥ’の活性化区間はデータＤＡＴＡが入力される前に少なくとも１クロックＣＬＯＣＫサイクル前に活性化され、データＤＡＴＡが全て読み出された後で少なくとも１クロックサイクル後に非活性化されることが望ましい。第１制御信号ＡＣＴＩＶＥ’の活性化区間を制御することにより第３ＮＯＳトランジスタ３９が消費する電力を減らすことが出来る。
【００５７】
図１０に示された各回路２０，３１，３３，３９，３５の構造及び動作は図２に示された各回路２０，３１，３３，３９，３５の構造及び動作と実質的に同一なので、これらについての詳細な説明は省略する。
半導体装置１０’がデータ読出し動作を行う場合、第３ＮＯＳトランジスタ３９は第１制御信号ＡＣＴＩＶＥ’に応じてターンオンされ、ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターン、工程、電圧、温度の変化による中間ノードＭＩＤの電圧ＶＭＩＤの上昇を防止する。
【００５８】
そして、半導体装置１０’がデータ読出し動作を行う場合、第３ＮＯＳトランジスタ３９は中間ノードＭＩＤに流入する充電電流の一部を接地電源ＶＳＳに放電させ、中間ノードＭＩＤの電圧ＶＭＩＤレベルを一定に保持させる。
従って、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータＤＡＴＡのパターンに関係なく数式１によるカップリング電圧Ｃ＿ＥＮＶＧは一定なので、第２ＮＭＯＳトランジスタ３３のゲートに入力されるデータパターンによるデータの出力時点ｔＱの変動は最小化される。
【００５９】
図１２は本発明の第３実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。図１２を参照すれば、半導体装置１００はイネーブル信号発生回路２０及び多数のデータ出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎを備える。多数のデータ出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎそれぞれはオープンドレイン出力ドライバであることが望ましい。
図１２のイネーブル信号発生回路２０の構造及び機能は図２及び図１０のイネーブル信号発生回路２０の構造及び機能と同一である。すなわち、半導体装置１００が待機状態の場合、イネーブル信号発生回路２０は接地電源ＶＳＳレベルを有するイネーブル信号ＥＮＶＧを各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎのゲートに出力する。
【００６０】
そして、半導体装置１００がデータ読出し動作を行う場合、イネーブル信号発生回路２０は第１電圧レベルを有するイネーブル信号ＥＮＶＧを各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎのゲートに出力する。従って、各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎはイネーブル信号ＥＮＶＧに応じて飽和領域で動作する。
【００６１】
各オープンドレイン出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎの構造及び機能は図２または図１０に示されたオープンドレイン出力ドライバ１０，１０’の構造及び機能と同一である。
各オープンドレイン出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎは、各入力端に入力される各データＤＡＴＡ１，ＤＡＴＡ２，．．．，ＤＡＴＡＮを対応する各出力端３５＿１，３５＿２，．．．，３５＿ｎに駆動する。各終端抵抗ＲＴＴは終端電圧ＶＴＴと各出力端３５＿１，３５＿２，．．．，３５＿ｎとの間に接続される。
【００６２】
そして、各トランジスタ３９＿１，３９＿２，．．．，３９＿ｎは各中間ノードＭＩＤ＿１，ＭＩＤ＿２，．．．，ＭＩＤ＿ｎと接地電源ＶＳＳとの間に接続され、各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎを介して各中間ノードＭＩＤ＿１，ＭＩＤ＿２，．．．，ＭＩＤ＿ｎに流入する充電電流の一部を接地電源ＶＳＳに放電して、各中間ノードＭＩＤ＿１，ＭＩＤ＿２，．．．，ＭＩＤ＿ｎの電圧を一定に保持する。従って、数式１で表現され、各トランジスタ３３＿１，３３＿２，．．．，３３＿ｎのゲートにカップリングされるカップリング電圧Ｃ＿ＥＮＶＧも低下する。
【００６３】
半導体装置１００がデータ読出し動作を行う場合、各トランジスタ３９＿１，３９＿２，．．．，３９＿ｎが消費する電流はかなり小さく、例えばデータ読み出し時に消費される電流の約１／１８０、各トランジスタ３９＿１，３９＿２，．．．，３９＿ｎによる各出力端３５＿１，３５＿２，３５＿ｎの電圧降下は数ミリボルト程度である。
よって、本発明による多数のオープンドレイン出力ドライバ１０＿１，１０＿２，．．．，１０＿ｎそれぞれは、各入力端３３＿１，３３＿２，．．．，３３＿ｎに入力されるデータパターンによるデータ出力時点ｔＱの変動を最小とできる効果がある。
【００６４】
【発明の効果】
前述の如く本発明によるオープンドレイン出力ドライバ及びデータ出力方法は、入力端に入力されるデータパターンによるデータ出力時点ｔＱの変動を最小化する効果がある。
よって、本発明によるオープンドレイン出力ドライバ及びデータ出力方法はデータを高速で伝送できる効果がある。
なお、本発明は図面に示された一実施例を参照にして説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばそれから多様な変形及び均等な他実施例が可能であるという点が理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求の範囲により決まるべきである。
【図面の簡単な説明】
【図１】データ出力時点ｔＱの変化を示すタイミング図である。
【図２】本発明の第１実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。
【図３】図２に示された半導体装置のデータ読出し動作のタイミング図を示す。
【図４】図２に示されたオープンドレイン出力ドライバの入出力波形のタイミング図を示す。
【図５】電流パスを備えない場合のオープンドレイン出力ドライバの等価回路を示す。
【図６】第１データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。
【図７】第２データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。
【図８】第３データパターンによるオープンドレイン出力ドライバのイネーブル信号及び中間ノードの電圧波形を示すタイミング図である。
【図９】図５に示されたオープンドレイン出力ドライバの入出力波形のタイミング図を示す。
【図１０】本発明の第２実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。
【図１１】図１０に示された半導体装置のデータ読出し動作のタイミング図を示す。
【図１２】本発明の第３実施例によるオープンドレイン出力ドライバを備える半導体装置のブロック図を示す。
【符号の説明】
１０ 半導体装置
２０ イネーブル信号発生回路
３０ オープンドレイン出力ドライバ
３１ 第１ＮＭＯＳトランジスタ
３３ 第２ドライバ
３５ 出力端
３７ 電圧制御回路
３９ 第３ＮＭＯＳトランジスタ
ＡＣＴＩＶＥ 制御信号
Ｃｅｎｖｇ キャパシタ
ＤＡＴＡ データ
ＥＮＧＶ イネーブル信号
ＥＮＶ 所定信号
ＭＩＤ 中間ノード
ＲＴＴ 終端抵抗
ＶＳＳ 接地電源
ＶＴＴ 終端電圧
Ｖｏｕｔ 出力電圧
Claims (18)
- 入力端に入力されるデータを出力端に駆動するためのデータ出力ドライバにおいて、
中間ノードと、
前記出力端と前記中間ノードとの間に接続され、制御端に入力されるイネーブル信号に応じて前記中間ノードと前記出力端との間に電流パスを提供する第１ドライバと、
前記中間ノードと接地電源との間に接続され、データ読出し動作時に前記入力端に入力される前記データを前記中間ノードを介して前記出力端に駆動する第２ドライバと、
前記中間ノードと前記接地電源との間に接続され、制御端に入力される制御信号に応じて前記中間ノードに流れる電流の一部を前記接地電源に流す電圧制御回路とを備えることを特徴とするデータ出力ドライバ。 - 前記電圧制御回路は前記データ読出し動作時に、前記中間ノードの電圧変動を一定に保持することを特徴とする請求項１に記載のデータ出力ドライバ。
- 前記電圧制御回路の電流駆動能力は、前記第１ドライバの電流駆動能力より小さいことを特徴とする請求項１に記載のデータ出力ドライバ。
- 入力端と出力端とを備えるデータ出力ドライバにおいて、
データ読出し動作時、前記出力端と中間ノードとの間に形成される第１電流パスと、
前記データ読出し動作時、前記入力端に入力されるデータを前記中間ノードを介して前記出力端に駆動するドライバと、
前記データ読出し動作時、前記中間ノードと接地電源との間に形成される第２電流パスとを備えることを特徴とするデータ出力ドライバ。 - 前記第２電流パスは、前記第１電流パスを介して前記中間ノードに流入する充電電流の一部を前記接地電源に流すことを特徴とする請求項４に記載のデータ出力ドライバ。
- 入力端に入力されるデータを出力端に駆動するためのデータ出力ドライバにおいて、
中間ノードと、
前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力される入力端を備える第１トランジスタと、
前記中間ノードと接地電圧との間に接続され、前記データが入力される前記入力端を備える第２トランジスタと、
前記中間ノードと前記接地電源との間に接続され、制御信号が入力される制御端を備える第３トランジスタとを備えることを特徴とするデータ出力ドライバ。 - 前記イネーブル信号は、前記データ出力ドライバのデータ読出し動作時に活性化されることを特徴とする請求項６に記載のデータ出力ドライバ。
- 前記制御信号は、前記データ出力ドライバのデータ読出し動作時に活性化されることを特徴とする請求項６に記載のデータ出力ドライバ。
- 前記第３トランジスタは、前記データ出力ドライバのデータ読出し動作時に前記中間ノードの電圧を一定に保持するために、前記中間ノードに流入する電流の一部を前記中間ノードから前記接地電源に放電することを特徴とする請求項６に記載のデータ出力ドライバ。
- 前記第１乃至第３トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項６に記載のデータ出力ドライバ。
- データ出力ドライバにおいて、
出力端と、
中間ノードと、
前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力されるゲートを備える第１トランジスタと、
前記中間ノードと接地電源との間に接続され、データが入力されるゲートを備える第２トランジスタと、
前記中間ノードと前記接地電源との間に接続され、制御信号が入力されるゲートを備える第３トランジスタとを備えることを特徴とするデータ出力ドライバ。 - 前記データ出力ドライバのデータ読出し動作時に、前記第３トランジスタは前記第１トランジスタを介して前記中間ノードに流入する電流の一部を前記接地電源に流し、前記中間ノードの電圧を一定に保持することを特徴とする請求項１１に記載のデータ出力ドライバ。
- 入力端、出力端、及び中間ノードを備えるデータ出力ドライバが前記入力端に入力されるデータを前記出力端に出力する方法において、
データ読出し動作時に前記中間ノードの電圧を一定に保持するために、前記中間ノードと接地電源との間に電流パスを形成する段階と、
前記入力端に入力される前記データを前記中間ノードを介して前記出力端に出力する段階とを備えることを特徴とするデータ出力方法。 - 前記電流パスはデータ読み出し信号に応じて前記中間ノードと前記接地電源との間に形成され、前記中間ノードに流入する充電電流の一部を前記接地電源に流すことを特徴とする請求項１３に記載のデータ出力法。
- 入力端、出力端及び中間ノードを備えるデータ出力ドライバが前記入力端に入力されるデータを前記出力端に出力する方法において、
データ読出し動作時に前記中間ノードの電圧変動を一定レベルに保持する段階と、
前記入力端に入力される前記データを前記中間ノードを介して前記出力端に出力する段階とを備えることを特徴とするデータ出力方法。 - 各入力端に入力されるデータを対応する各出力端に出力するための多数のデータ出力ドライバを備える半導体装置において、
前記多数のデータ出力ドライバのそれぞれは、
中間ノードと、
前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力されるゲートを備える第１トランジスタと、
前記中間ノードと接地電源との間に接続され、前記データが入力されるゲートを備える第２トランジスタと、
前記中間ノードと前記接地電源との間に接続され、制御信号が入力されるゲートを備える第３トランジスタとを備えることを特徴とする半導体装置。 - 前記半導体装置のデータ読出し動作時に前記第３トランジスタは前記第１トランジスタを介して前記中間ノードに流入する電流の一部を前記接地電源に流し、前記中間ノードの電圧を一定に保持することを特徴とする請求項１６に記載の半導体装置。
- 入力端と出力端とを備えるデータ出力ドライバにおいて、
中間ノードと、
前記出力端と前記中間ノードとの間に接続され、イネーブル信号が入力される制御端を備える第１トランジスタと、
前記中間ノードと接地電源との間に接続され、前記入力端に入力されるデータに従って第１電流量を前記接地電源に放電する第２トランジスタと、
前記中間ノードと前記接地電源との間に接続され、制御端に入力される制御信号に従って第２電流量を前記接地電源に放電する第３トランジスタとを備えることを特徴とするデータ出力ドライバ。
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