DE112021001262T5

DE112021001262T5 - Versorgungsspannungs-auswahlschaltung

Info

Publication number: DE112021001262T5
Application number: DE112021001262.2T
Authority: DE
Inventors: Ikuma Miwa; Yoshifumi Mochida
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2020-02-27
Filing date: 2021-02-19
Publication date: 2022-12-08
Also published as: US20210271279A1; US11449086B2; CN115413357A; KR20220127907A; US11009902B1; WO2021173444A1

Abstract

Offenbart ist hier ein Gerät, das einen ersten externen Anschluss, der mit einem ersten Leistungspotential versorgt wird, einen zweiten externen Anschluss, der mit einem zweiten Leistungspotential versorgt wird, das sich von dem ersten Leistungspotential unterscheidet, einen ersten Transistor, der zwischen dem ersten externen Anschluss und einer internen Stromleitung geschaltet ist, einen zweiten Transistor, der zwischen dem zweiten externen Anschluss und der internen Stromleitung geschaltet ist, und eine erste Schaltung umfasst, die ausgestaltet ist, um den ersten Transistor während mindestens einer ersten Periode auf AUS zu bringen, bis das zweite Leistungspotential zugeführt wird, nachdem das erste Leistungspotential zugeführt wurde.

Description

HINTERGRUND
In einer Halbleitervorrichtung, wie zum Beispiel einem DRAM, wird die zu verwendende externe Leistung manchmal abhängig vom Betriebsmodus umgeschaltet. In einem Betriebsmodus mit geringer Geschwindigkeit kann der Stromverbrauch beispielsweise durch Verwendung eines vorbestimmten externen Leistungspotentials, das in einem Betriebsmodus mit hoher Geschwindigkeit einem ersten externen Stromanschluss zugeführt wird, und durch Verwendung eines anderen externen Leistungspotentials, das einem zweiten externen Stromanschluss zugeführt wird und niedriger ist als das vorbestimmte externe Leistungspotential in dem Betriebsmodus mit geringer Geschwindigkeit, reduziert werden. Wenn jedoch die Leistungszufuhr nicht in einer durch Spezifikationen festgelegten Reihenfolge erfolgt, besteht die Gefahr eines Kurzschlusses zwischen dem ersten externen Stromanschluss und dem zweiten externen Stromanschluss. Daher ist es wünschenswert, einen Kurzschluss des ersten externen Stromanschlusses und des zweiten externen Stromanschlusses auch dann zu verhindern, wenn die Leistungszufuhr nicht in der durch die Spezifikationen festgelegten Reihenfolge erfolgt.
ZUSAMMENFASSUNG
Es werden Geräte für eine Versorgungsspannungs-Auswahlschaltung zur offenbart. Gemäß einem Aspekt der Erfindung umfasst ein Gerät einen ersten externen Anschluss, der mit einem ersten Leistungspotential versorgt wird. Das Gerät umfasst einen zweiten externen Anschluss, der mit einem zweiten Leistungspotential versorgt wird, das von dem ersten Leistungspotential verschieden ist. Das Gerät umfasst ferner einen ersten Transistor, der zwischen dem ersten externen Anschluss und einer internen Stromleitung geschaltet ist. Das Gerät umfasst ferner einen zweiten Transistor, der zwischen dem zweiten externen Anschluss und der internen Stromleitung geschaltet ist. Eine erste in dem Gerät enthaltene Schaltung ist ausgestaltet, um den ersten Transistor während mindestens einer ersten Periode auf AUS zu schalten, bis das zweite Leistungspotential zugeführt wird, nachdem das erste Leistungspotential zugeführt wurde.
Gemäß einem anderen Aspekt der Erfindung enthält ein Gerät einen ersten, zweiten und dritten externen Anschluss, die mit einem ersten, zweiten bzw. dritten Leistungspotential versorgt werden. Das Gerät enthält einen ersten Transistor, der zwischen dem ersten externen Anschluss und einer internen Stromleitung geschaltet ist, und einen zweiten Transistor, der zwischen dem zweiten externen Anschluss und der internen Stromleitung geschaltet ist. Das Gerät umfasst ferner eine erste Schaltung, die ausgestaltet ist, um den ersten Transistor auf Basis eines Auswahlsignals zu steuern, eine zweite Schaltung, die ausgestaltet ist, um den zweiten Transistor auf Basis des Auswahlsignals zu steuern, und eine dritte Schaltung, die ausgestaltet ist, um ein erstes internes Potential auf Basis des dritten Leistungspotentials zu erzeugen. Die dritte Schaltung ist ausgestaltet, um das erste interne Potential während mindestens einer ersten Periode auf dem zweiten Leistungspotential zu fixieren, bis das erste und das dritte Leistungspotential zugeführt werden, nachdem das zweite Leistungspotential zugeführt wurde. Die erste Schaltung umfasst eine erste Treiberschaltung, die auf dem ersten Leistungspotential arbeitet, sowie eine zweite und eine dritte Treiberschaltung, die auf dem ersten internen Potential arbeiten. Die zweite Treiberschaltung ist ausgestaltet, um ein Ausgabesignal auf Basis des Auswahlsignals zu erzeugen, und ist ausgestaltet, um das Ausgabesignal in einem inaktiven Zustand zu fixieren, bis das erste, zweite und dritte Leistungspotential zugeführt wird. Sowohl die erste als auch die dritte Treiberschaltung sind ausgestaltet, um den ersten Transistor als Reaktion auf den inaktiven Zustand des Ausgabesignals auf AUS zu schalten.
Gemäß einem anderen Aspekt der Erfindung umfasst ein Gerät erste und zweite externe Anschlüsse, die mit einem ersten bzw. zweiten Leistungspotential versorgt werden, die voneinander verschieden sind. Jedes von dem ersten und zweiten Leistungspotential ist größer als ein Massepotential. Das Gerät enthält eine interne Leistungsversorgungsschaltung mit einem ersten Leistungsknoten, der mit dem ersten Leistungspotential versorgt wird, einem zweiten Leistungsknoten, der mit dem zweiten Leistungspotential versorgt wird, einem internen Leistungsknoten, der mit einer Mehrzahl von Lastschaltungen gekoppelt ist, einem ersten Transistor, der zwischen dem ersten Leistungsknoten und dem internen Leistungsknoten gekoppelt ist, und einem zweiten Transistor, der zwischen dem zweiten Leistungsknoten und dem internen Leistungsknoten gekoppelt ist. Das Gerät umfasst ferner eine Leistungsversorgungs-Steuerschaltung, die ausgestaltet ist, um in einer Leistung-EIN-Sequenz den ersten Transistor als Reaktion auf das Erfassen von entweder dem ersten oder dem zweiten zugeführten Leistungspotentials auf AUS zu halten.
Figurenliste

1 ist ein Blockdiagramm, das eine Konfiguration einer Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
2 ist ein Schaltungsdiagramm einer V-Schalter-Steuerschaltung.
3 bis 5 sind jeweils ein Zeitdiagramm zur Erläuterung eines Betriebs der V-Schalter-Steuerschaltung in einer Leistung-EIN-Sequenz.
6 ist ein Schaltungsdiagramm einer V-Schalter-Steuerschaltung gemäß einer Modifikation.

DETAILLIERTE BESCHREIBUNG
Verschiedene Ausführungsformen der vorliegenden Erfindung werden nachfolgenden unter Bezugnahme auf die beigefügten Zeichnungen im Detail erläutert. Die nachfolgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Aspekte und Ausführungsformen zeigen, in denen die vorliegende Erfindung ausgeführt werden kann. Diese Ausführungsformen sind ausreichend detailliert beschrieben, um dem Fachmann die Anwendung der vorliegenden Erfindung zu ermöglichen. Andere Ausführungsformen können verwendet werden, und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Die verschiedenen hier offenbarten Ausführungsformen schließen sich nicht notwendigerweise gegenseitig aus, da einige offenbarte Ausführungsformen mit einer oder mehreren anderen offenbarten Ausführungsformen kombiniert werden können, um neue Ausführungsformen zu bilden.
1 ist ein Blockdiagramm einer Halbleitervorrichtung 10 gemäß einer Ausführungsform der vorliegenden Offenbarung. Die Halbleitervorrichtung 10 kann beispielsweise ein LPDDR5-SDRAM sein, das in einen einzigen Halbleiterchip integriert ist. Die Halbleitervorrichtung 10 kann auf ein externes Substrat vorgesehen sein, wie zum Beispiel ein Speichermodul-Substrat oder eine Hauptplatine. Wie in 1 dargestellt, enthält die Halbleitervorrichtung 10 ein Speicherzellen-Array 11. Das Speicherzellen-Array 11 umfasst eine Mehrzahl von Wortleitungen WL, eine Mehrzahl von Bitleitungen BL und eine Mehrzahl von Speicherzellen MC, die an den Schnittpunkten zwischen den Bitleitungen BL und den Wortleitungen WL angeordnet sind. Ein Zeilen-Dekoder 12 führt eine Auswahl der Wortleitungen WL durch, und ein Spalten-Dekoder 13 führt eine Auswahl der Bitleitungen BL durch. Ein Messverstärker 14 ist mit einer entsprechenden Leitung der Bitleitungen BL und mit einem lokalen I/O-Leitungspaar LIOT/B verbunden. Das lokale I/O-Leitungspaar LIOT/B ist über ein Transfer-Gate 15, das als Schalter dient, mit einem Haupt-I/O-Leitungspaar MIOT/B verbunden. Das Speicherzellen-Array 11 ist in acht Speicherbänke unterteilt, darunter die Speicherbänke BANK0 bis BANK7.
Eine Mehrzahl von externen Anschlüssen, die in der Halbleitervorrichtung 10 enthalten sind, umfassen einen Befehlsadressenanschluss 21, einen Taktanschluss 22, einen Datenanschluss 23 und Leistungsanschlüsse 24 bis 29. Der Datenanschluss 23 ist mit einer I/O-Schaltung 16 verbunden.
Befehlsadressensignale CA werden an den Befehlsadressenanschluss 21 geliefert. Ein Signal, das mit einer Adresse unter den Befehlsadressensignalen CA in Beziehung steht, die dem Befehlsadressenanschluss 21 zugeführt werden, wird über eine Befehlsadressen-Eingabeschaltung 31 an einen Adressen-Dekoder 32 übertragen, und ein Signal, das mit einem Befehl in Beziehung steht, wird über die Befehlsadressen-Eingabeschaltung 31 an einen Befehls-Dekoder 33 übertragen. Der Adressen-Dekoder 32 dekodiert das Adressensignal, um eine interne Adresse ADD zu erzeugen. Die interne Adresse ADD wird dem Zeilen-Dekoder 12 und dem Spalten-Dekoder 13 zugeführt. Der Befehls-Dekoder 33 dekodiert einen externen Befehl, um ein aktives Signal ACT, ein Lese/Schreibsignal RW oder ähnliches zu erzeugen. Das aktive Signal ACT wird dem Zeilen-Dekoder 12 zugeführt, und das Lese/Schreibsignal RW wird dem Spalten-Dekoder 13 zugeführt. Der Befehls-Dekoder 33 aktualisiert ferner verschiedene Parameter, die in einem Modus-Register 36 eingestellt sind.
Externe Taktsignale CK und CKB, die zueinander komplementär sind, werden dem Taktanschluss 22 zugeführt. Die komplementären externen Taktsignale CK und CKB werden einer Takt-Eingabeschaltung 34 zugeführt. Die Takt-Eingabeschaltung 34 erzeugt ein internes Taktsignal ICLK auf Basis der komplementären externen Taktsignale CK und CKB. Das interne Taktsignal ICLK wird Peripherieschaltungen P und einem internen Taktgenerator 35 zugeführt. Der interne Taktgenerator 35 erzeugt ein internes Taktsignal LCLK auf Basis des internen Taktsignals ICLK. Das interne Taktsignal LCLK wird der I/O-Schaltung 16 zugeführt. Das interne Taktsignal LCLK wird als Timing-Signal verwendet, das das Timing der Ausgabe von Lesedaten DQ und eines Strobe-Signals DQS von dem Datenanschluss 23 in einer Leseoperation definiert. In einer Schreiboperation werden die Schreibdaten DQ und das Strobe-Signal DQS von außen in den Datenanschluss 23 eingegeben. In einer Schreiboperation kann dem Datenanschluss 23 von außen ein Datenmaskensignal DM zugeführt werden.
Die Leistungspotentiale VSS, VDD1, VDD2H und VDD2L werden jeweils den Leistungsanschlüsse 24 bis 27 zugeführt. Pegel dieser Leistungspotentiale haben eine Beziehung: VDD1>VDD2H>VDD2L>VSS. Das Leistungspotential VSS kann ein Massepotential sein. Die Leistungspotentiale VSS, VDD1, VDD2H und VDD2L werden an einer Leistung-EIN-Reset-Schaltung 37 zugeführt. In einer sogenannten Leistung-EIN-Sequenz nach dem Einschalten der Vorrichtung aktiviert die Leistung-EIN-Reset-Schaltung 37 ein Leistung-EIN-Signal PwrUp3HVF auf einem hohen Pegel als Reaktion auf das Ansteigen des Leistungspotentials VDD1 und deaktiviert das Leistung-EIN-Signal PwrUp3HVF auf einem niedrigen Pegel zu einem vorbestimmten Zeitpunkt, nachdem alle Leistungspotentiale VDD1, VDD2H und VDD2L angestiegen sind. In einem Zustand bis zum Ansteigen des Leistungspotentials VDD1 befindet sich das Leistung-EIN-Signal PwrUp3HVF auf einem unbestimmten Pegel. Die Leistungspotentiale VDD1 und VDD2H werden auch einem VCCP-Generator 38 zugeführt. Der VCCP-Generator 38 erzeugt auf Basis des Leistungspotentials VDD1 ein internes Step-up-Potential VCCP. Das interne Step-up-Potential VCCP ist höher als das Leistungspotential VDD1. Das interne Step-up-Potential VCCP kann vom Messverstärker 14 verwendet werden. Der VCCP-Generator 38 bringt das interne Step-up-Potential VCCP auf einen vorbestimmten Pegel, der höher ist als der des Leistungspotentials VDD1, nachdem alle Leistungspotentiale VDD1, VDD2H und VDD2L gestiegen sind, und klemmt das interne Step-up-Potential VCCP auf demselben Pegel wie das Leistungspotential VDD2H vor diesem Zeitpunkt. Daher hat das interne Step-up-Potential VCCP in einer Periode, bis alle Leistungspotentiale VDD1, VDD2H und VDD2L nach dem Anstieg des Leistungspotentials VDD2H ansteigen, den gleichen Pegel wie das Leistungspotential VDD2H.
Das Leistung-EIN-Signal PwrUp3HVF und das interne Step-up-Potential VCCP werden einer V-Schalter-Steuerschaltung 40 zugeführt. Die V-Schalter-Steuerschaltung 40 wählt eines der Leistungspotentiale VDD2H und VDD2L auf Basis eines Auswahlsignals MDVFSC aus, das vom Modus-Register 36 zugeführt wird. Das ausgewählte eine Leistungspotential der Leistungspotentiale VDD2H und VDD2L wird als internes Potential VPERI verwendet. Das interne Potential VPERI kann in vielen Lastschaltungen, die in den Peripherieschaltungen P enthalten sind, als Betriebsleistung verwendet werden.
2 ist ein Schaltungsdiagramm der V-Schalter-Steuerschaltung 40. Wie in 2 gezeigt, enthält die V-Schalter-Steuerschaltung 40 einen Transistor 41, der das Leistungspotential VDD2L an eine interne Stromleitung 43 liefert, die das interne Potential VPERI liefert, und einen Transistor 42, der das Leistungspotential VDD2H an die interne Stromleitung 43 liefert. Das heißt, der Transistor 41 ist zwischen dem in 1 dargestellten Leistungsanschluss 27 und der internen Stromleitung 43 geschaltet, und der Transistor 42 ist zwischen dem in 1 dargestellten Leistungsanschluss 26 und der internen Stromleitung 43 geschaltet. Die V-Schalter-Steuerschaltung 40 umfasst ferner eine erste Schaltung 51, die den Transistor 41 steuert, und eine zweite Schaltung 52, die den Transistor 42 steuert. Die erste Schaltung 51 liefert ein Enable-Signal MDV2LEN an eine Gate-Elektrode des Transistors 41. Die zweite Schaltung 52 liefert ein Enable-Signal MDV2HEN an eine Gate-Elektrode des Transistors 42. Die Enable-Signale MDV2LEN und MDV2HEN werden ausschließlich voneinander aktiviert. Dies liegt daran, dass beide Transistoren 41 und 42 auf EIN geschaltet sind und ein großer Strom zwischen dem Leistungsanschluss 26 und dem Leistungsanschluss 27 fließt, wenn die Enable-Signale MDV2LEN und MDV2HEN beide aktiviert sind.
Die erste Schaltung 51 umfasst eine Pegelverschiebungsschaltung 511, einen Puffer 512, einen Inverter 513 sowie Transistoren 514 und 515. Die Pegelverschiebungsschaltung 511 konvertiert den Pegel des Auswahlsignals MDVFSC, das über einen Inverter 60 und eine Verzögerungsschaltung 61 zugeführt wird. Der Inverter 60 und die Verzögerungsschaltung 61 arbeiten auf dem internen Potential VPERI, und die Amplitude ist daher VPERI (niedriger Pegel ist VSS und hoher Pegel ist VPERI). In der Zwischenzeit arbeitet der Puffer 512 in der ersten Schaltung 51 auf dem internen Step-up-Potential VCCP. Die Amplitude eines Steuersignals MDV2LEN_Pre (ein Inversionssignal des Auswahlsignals MDVFSC), das von der Pegelverschiebungsschaltung 511 ausgegeben wird, ist VCCP (niedriger Pegel ist VSS und hoher Pegel ist VCCP). Das Leistung-EIN-Signal PwrUp3HVF wird der Pegelverschiebungsschaltung 511 zugeführt. Die Pegelverschiebungsschaltung 511 fixiert das Steuersignal MDV2LEN_Pre auf einen niedrigen Pegel (VSS-Pegel), und zwar unabhängig von einem Eingabesignal in einer Periode, in der das Leistung-EIN-Signal PwrUp3HVF auf einem hohen Pegel aktiv ist. Der Puffer 512 erzeugt das Enable-Signal MDV2LEN, indem das Steuersignal MDV2LEN_Pre gepuffert wird. Das Enable-Signal MDV2LEN wird der Gate-Elektrode des Transistors 41 zugeführt.
Das Steuersignal MDV2LEN_Pre wird auch dem Inverter 513 zugeführt. Der Inverter 513 arbeitet auf dem Leistungspotential VDD2L. Daher entspricht die Amplitude des vom Inverter 513 ausgegebenen Steuersignals MDV2LEN_PreB VDD2L (der niedrige Pegel ist VSS und der hohe Pegel ist VDD2L). Das Steuersignal MDV2LEN_PreB wird einer Gate-Elektrode des Transistors 514 zugeführt. Der Transistor 514 ist zwischen der Gate-Elektrode des Transistors 41 und dem Leistungsanschluss 24 (VSS) geschaltet. Wenn daher das Steuersignal MDV2LEN_PreB einen hohen Pegel erreicht, wird das Enable-Signal MDV2LEN zwangsweise auf einen niedrigen Pegel deaktiviert, und der Transistor 41 wird in einen AUS-Zustand gebracht. Der Transistor 515 ist ebenfalls zwischen der Gate-Elektrode des Transistors 41 und dem Leistungsanschluss 24 (VSS) geschaltet. Wenn daher das Leistung-EIN-Signal PwrUp3HVF einen hohen Pegel erreicht, wird das Enable-Signal MDV2LEN zwangsweise auf einen niedrigen Pegel deaktiviert, und der Transistor 41 wird in einen AUS-Zustand gebracht.
Die zweite Schaltung 52 umfasst eine Pegelverschiebungsschaltung 521, einen Inverter 522 und einen Puffer 523. Die Pegelverschiebeschaltung 521 konvertiert den Pegel des über eine Verzögerungsschaltung 62 zugeführten Auswahlsignals MDVFSC und invertiert den logischen Pegel. Die Amplitude eines Steuersignals MDV2HEN_Pre (ein Inversionssignal des Auswahlsignals MDVFSC), das von der Pegelverschiebungsschaltung 521 ausgegeben wird, ist VCCP (niedriger Pegel ist VSS und hoher Pegel ist VCCP). Das Leistung-EIN-Signal PwrUp3HVF wird der Pegelverschiebungsschaltung 521 zugeführt. Die Pegelverschiebungsschaltung 521 fixiert das Steuersignal MDV2HEN_Pre auf einem niedrigen Pegel (VSS-Pegel), und zwar unabhängig von einem Eingabesignal in einer Periode, in der das Leistung-EIN-Signal PwrUp3HVF auf einem hohen Pegel aktiv ist. Der Puffer 523 erzeugt das Enable-Signal MDV2HEN durch Puffern des vom Inverter 522 invertierten Steuersignals MDV2HEN_Pre. Das Enable-Signal MDV2HEN wird der Gate-Elektrode des Transistors 42 zugeführt.
Die Funktionsweise der V-Schalter-Steuerschaltung 40 wird nachfolgend erläutert. Die V-Schalter-Steuerschaltung 40 schaltet entweder den Transistor 41 oder 42 auf Basis des Auswahlsignals MDVFSC zu einem normalen Betriebszeitpunkt auf EIN, das heißt, in einem Zustand nach dem Einschalten der Leistung. Wenn beispielsweise das Auswahlsignal MDVFSC einen hohen Pegel aufweist, liegt das Enable-Signal MDV2HEN auf einem hohen Pegel, und das Enable-Signal MDV2LEN liegt auf einem niedrigen Pegel, wodurch der Transistor 42 auf EIN geschaltet und der Transistor 41 auf AUS geschaltet wird. In diesem Fall ist die interne Stromleitung 43 über den Transistor 42 mit dem Leistungsanschluss 26 verbunden, und daher entspricht der Pegel des internen Potentials VPERI dem Leistungspotential VDD2H. In diesem Fall arbeitet die Halbleitervorrichtung 10 in einem Betriebsmodus mit hoher Geschwindigkeit. Liegt das Auswahlsignal MDVFSC hingegen auf einem niedrigen Pegel, liegt das Enable-Signal MDV2HEN auf einem niedrigen Pegel, und das Enable-Signal MDV2LEN liegt auf einem hohen Pegel, wodurch der Transistor 41 auf EIN geschaltet und der Transistor 42 auf AUS geschaltet wird. In diesem Fall ist die interne Stromleitung 43 über den Transistor 41 mit dem Leistungsanschluss 27 verbunden, und daher entspricht der Pegel des internen Potentials VPERI dem Leistungspotential VDD2L. In diesem Fall arbeitet die Halbleitervorrichtung 10 in einem Betriebsmodus mit niedriger Geschwindigkeit. Das Auswahlsignal MDVFSC kann durch Überschreiben der im Modus-Register 36 eingestellten Parameter umgeschaltet werden.
Die Verzögerungsschaltungen 61 und 62 führen eine Steuerung aus, um eine ansteigende Flanke eines Eingangssignals zu verzögern und nicht um eine abfallende Flanke davon zu verzögern. Folglich wird zum Zeitpunkt des Umschaltens des Auswahlsignals MDVFSC, nachdem einer der Transistoren, der sich in einem EIN-Zustand befindet, auf AUS geschaltet ist, der andere Transistor, der sich in einem AUS-Zustand befindet, wird auf EIN geschaltet. Das heißt, weil eine Periode, in der die Transistoren 41 und 42 gleichzeitig AUS sind, eingefügt wird, kommt es nicht zu einem irrtümlichen Einschalten der beiden Transistoren 41 und 42, wenn das Auswahlsignal MDVFSC geschaltet wird.
Andererseits wird in einer Initialisierungsperiode unmittelbar nach dem Einschalten der Leistung ein Zustand, in dem der Transistor 42 auf EIN geschaltet und der Transistor 41 auf AUS geschaltet ist, unabhängig vom Auswahlsignal MDVFSC sicher bereitgestellt. Die Spezifikationen legen fest, dass die Leistungsversorgung in der Reihenfolge VDD1, VDD2H und VDD2L erfolgen soll, und ein Zustand, in dem der Transistor 42 auf EIN geschaltet und der Transistor 41 auf AUS geschaltet ist, wird sicher erreicht, wenn die Leistung in dieser Reihenfolge zugeführt wird.
3 ist ein Zeitdiagramm zur Erläuterung eines Betriebs der V-Schalter-Steuerschaltung 40 in einem Fall, in dem die Leistung in der Reihenfolge VDD1, VDD2H und VDD2L zugeführt wird. Wenn das Leistungspotential VDD1 zum ersten Mal zugeführt wird, wird das Leistung-EIN-Signal PwrUp3HVF auf einen hohen Pegel gebracht. Da dadurch der Transistor 515 in der ersten Schaltung 51 auf EIN geschaltet wird, wird das Enable-Signal MDV2LEN auf einem niedrigen Pegel fixiert. Das Leistungspotential VDD2H wird zu diesem Zeitpunkt noch nicht zugeführt, und daher ist der Pegel des internen Step-up-Potentials VCCP gleich L0 (= VSS-Pegel). Wenn das Leistungspotential VDD2H anschließend zugeführt wird, wird der Pegel des internen Step-up-Potentials VCCP auf L1 (= VDD2H-Pegel) geklemmt. Folglich werden die Steuersignale MDV2LEN_Pre und MDV2HEN_Pre mit niedrigem Pegel von den Pegelverschiebungsschaltungen 511 bzw. 521 ausgegeben. Da das Steuersignal MDV2LEN_Pre in den Puffer 512 eingegeben wird, der auf dem internen Step-up-Potential VCCP arbeitet, wird das Enable-Signal MDV2LEN mit niedrigem Pegel vom Puffer 512 ausgegeben. Der Transistor 515 ist zu diesem Zeitpunkt bereits auf EIN geschaltet, so dass der Transistor 41 den AUS-Zustand beibehält. In der Zwischenzeit, da das Steuersignal MDV2HEN_Pre über den Inverter 522 in den Puffer 523 eingegeben wird, wird das Enable-Signal MDV2HEN mit einem hohen Pegel vom Puffer 523 ausgegeben. Folglich wird der Transistor 42 auf EIN geschaltet. Wenn anschließend das Leistungspotential VDD2L zugeführt wird, wird der Inverter 513 aktiviert, und das Steuersignal MDV2LEN_PreB erhält einen hohen Pegel, so dass der Transistor 514 auf EIN geschaltet wird. Da der Transistor 515 zu diesem Zeitpunkt bereits auf EIN geschaltet ist, behält der Transistor 41 den AUS-Zustand bei. Als Reaktion auf die Leistungsversorgung von allen von VDD1, VDD2H und VDD2L wird das interne Step-up-Potential VCCP auf ein ursprüngliches Step-up-Potential L2 erhöht, und das Leistung-EIM-Signal PwrUp3HVF wechselt auf einen niedrigen Pegel. Folglich wird der Transistor 515 auf AUS geschaltet, und die Pegelverschiebungsschaltungen 511 und 521 führen eine Pegelverschiebungsoperation durch. Da jedoch das Auswahlsignal MDVFSC zu diesem Zeitpunkt auf einem hohen Pegel liegt, der einen Anfangswert darstellt, wird der Zustand beibehalten, in dem der Transistor 41 auf AUS geschaltet ist und der Transistor 42 auf EIN geschaltet ist.
Wenn Leistung in einer geeigneten Reihenfolge von VDD1, VDD2H und VDD2L zugeführt wird, wird der Zustand, in dem der Transistor 41 auf AUS und der Transistor 42 auf EIN geschaltet ist, realisiert, und der Zustand, in dem die Transistoren 41 und 42 beide auf EIN geschaltet sind, tritt nicht auf. Wenn die Leistung in der Reihenfolge VDD1, VDD2L und VDD2H zugeführt wird, wird der Transistor 514 auf EIN geschaltet, bevor der Puffer 512 aktiviert wird. Der Transistor 515 ist zu diesem Zeitpunkt bereits auf EIN geschaltet, und das Enable-Signal MDV2LEN wird auf einem niedrigen Pegel gehalten. Daher arbeitet die V-Schalter-Steuerschaltung 40 auf die gleiche Weise wie in dem in 3 dargestellten Beispiel.
4 ist ein Zeitdiagramm zur Erläuterung des Betriebs der V-Schalter-Steuerschaltung 40 in einem Fall, in dem die Leistung in der Reihenfolge VDD2H, VDD1 und VDD2L zugeführt wird. Wenn das Leistungspotential VDD2H zuerst zugeführt wird, wird der Pegel des internen Step-up-Potentials VCCP auf L1 (= VDD2H-Pegel) geklemmt. Folglich werden die Steuersignale MDV2LEN_Pre und MDV2HEN_Pre mit niedrigem Pegel von den Pegelverschiebungsschaltungen 511 bzw. 521 ausgegeben. Das Steuersignal MDV2LEN_Pre wird in den Puffer 512 eingegeben, der auf dem internen Step-up-Potential VCCP arbeitet, und daher wird das Enable-Signal MDV2LEN mit niedrigem Pegel vom Puffer 512 ausgegeben. Folglich wird der Transistor 41 auf AUS geschaltet. In der Zwischenzeit wird das Steuersignal MDV2HEN_Pre über den Inverter 522 in den Puffer 523 eingegeben, so dass das Enable-Signal MDV2HEN mit hohem Pegel vom Puffer 523 ausgegeben wird. Folglich wird der Transistor 42 auf EIN geschaltet. Wenn anschließend das Leistungspotential VDD1 angelegt wird, wird das Leistung-EIN-Signal PwrUp3HVF auf einen hohen Pegel gebracht. Da dadurch der Transistor 515 in der ersten Schaltung 51 auf EIN geschaltet wird, wird das Enable-Signal MDV2LEN auf einen niedrigen Pegel fixiert. Wenn anschließend das Leistungspotential VDD2L zugeführt wird, wird der Inverter 513 aktiviert, und das Steuersignal MDV2LEN_PreB wird auf einen hohen Pegel gebracht, wodurch der Transistor 514 auf EIN geschaltet wird. Als Reaktion auf die Leistungsversorgung von allen von VDD1, VDD2H und VDD2L wird das interne Step-up-Potential VCCP auf das ursprüngliche Step-up-Potential L2 erhöht, und das Leistung-EIN-Signal PwrUp3HVF wechselt auf einen niedrigen Pegel. Dadurch wird der Transistor 515 auf AUS geschaltet, und die Pegelverschiebungsschaltungen 511 und 521 führen eine Pegelverschiebungsoperation durch. Da das Auswahlsignal MDVFSC auf einem hohen Pegel liegt, der zu diesem Zeitpunkt der Anfangswert ist, wird der Zustand beibehalten, in dem der Transistor 41 auf AUS und der Transistor 42 auf EIN geschaltet ist.
Wie oben beschrieben, wird der Zustand, in dem der Transistor 41 auf AUS und der Transistor 42 auf EIN geschaltet ist, durch den Puffer 512, den Inverter 522 und den Puffer 523, die auf dem Step-up-Potential VCCP arbeiten, realisiert, selbst wenn die Leistung in einer unzulässigen Reihenfolge von VDD2H, VDD1 und VDD2L zugeführt wird, und der Zustand, in dem beide Transistoren 41 und 42 auf EIN geschaltet sind, tritt nicht auf. Wenn Leistung in der Reihenfolge VDD2H, VDD2L und VDD1 zugeführt wird, wird der Transistor 514 auf EIN geschaltet, bevor der Transistor 515 auf EIN geschaltet wird. Da jedoch das Enable-Signal MDV2LEN durch den Puffer 512 zu diesem Zeitpunkt auf einem niedrigen Pegel gehalten wird, arbeitet die V-Schalter-Steuerschaltung 40 auf die gleiche Weise wie in dem in 4 dargestellten Beispiel.
5 ist ein Zeitdiagramm zur Erläuterung eines Betriebs der V-Schalter-Steuerschaltung 40 für einen Fall, in dem die Leistung in der Reihenfolge VDD2L, VDD2H und VDD1 zugeführt wird. Wenn das Leistungspotential VDD2L zuerst zugeführt wird, dann wird der Inverter 513 aktiviert, und das Steuersignal MDV2LEN_PreB geht auf einen hohen Pegel, wodurch der Transistor 514 auf EIN geschaltet wird. Folglich wird das Enable-Signal MDV2LEN auf einen niedrigen Pegel fixiert. Wenn anschließend das Leistungspotential VDD2H zugeführt wird, dann wird der Pegel des internen Step-up-Potentials VCCP auf L1 (= VDD2H-Pegel) geklemmt. Daher werden die Steuersignale MDV2LEN_Pre und MDV2HEN_Pre mit niedrigem Pegel von den Pegelverschiebungsschaltungen 511 bzw. 521 ausgegeben. Dadurch kann der Transistor 41 im AUS-Zustand gehalten und der Transistor 42 auf EIN geschaltet werden. Wenn anschließend das Leistungspotential VDD1 zugeführt wird, wird das Leistung-EIN-Signal PwrUp3HVF auf einen hohen Pegel gebracht. Folglich wird der in der ersten Schaltung 51 enthaltene Transistor 515 auf EIN geschaltet. Da jedoch das Enable-Signal MDV2LEN zu diesem Zeitpunkt bereits auf einem niedrigen Pegel liegt, treten keine Änderungen auf. Als Reaktion auf die Leistungsversorgung von allen von VDD1, VDD2H und VDD2L wird das interne Step-up-Potential VCCP auf das ursprüngliche Step-up-Potential L2 erhöht, und das Leistung-EIN-Signal PwrUp3HVF wechselt auf einen niedrigen Pegel. Dadurch wird der Transistor 515 auf AUS geschaltet, und die Pegelverschiebungsschaltungen 511 und 521 führen eine Pegelverschiebungsoperation durch. Da das Auswahlsignal MDVFSC zu diesem Zeitpunkt jedoch auf einem hohen Pegel liegt, der den Anfangswert darstellt, wird der Zustand beibehalten, in dem der Transistor 41 auf AUS und der Transistor 42 auf EIN geschaltet ist.
Selbst wenn die Leistung, wie beschrieben, in einer unzulässigen Reihenfolge von VDD2L, VDD2H und VDD1 zugeführt wird, kann der Transistor 41 durch den Inverter 513 und den Transistor 514 sofort in einen AUS-Zustand gebracht werden. Wenn die Leistung in der Reihenfolge VDD2L, VDD1 und VDD2H zugeführt wird, wird der Transistor 515 auf EIN geschaltet, bevor der Puffer 512 aktiviert wird. Das Enable-Signal MDV2LEN wird jedoch durch den Transistor 514 zu diesem Zeitpunkt auf einem niedrigen Pegel gehalten. Daher arbeitet die V-Schalter-Steuerschaltung 40 auf die gleiche Weise wie in dem in 5 gezeigten Beispiel.
Wie oben beschrieben, werden gemäß der vorliegenden Ausführungsform der Transistor 41 und der Transistor 42 nicht gleichzeitig auf EIN geschaltet, selbst wenn die Leistungspotentiale VDD1, VDD2H und VDD2L in beliebiger Reihenfolge zugeführt werden.
6 ist ein Schaltungsdiagramm einer V-Schalter-Steuerschaltung 40A gemäß einer Modifikation. Die in 6 gezeigte V-Schalter-Steuerschaltung 40A unterscheidet sich von der in 2 gezeigten V-Schalter-Steuerschaltung 40 dadurch, dass der Gate-Elektrode des Transistors 514 ein Steuersignal S zugeführt wird. Bei dem Steuersignal S handelt es sich um ein Signal, das als Reaktion auf die Zufuhr des Leistungspotentials VDD2L auf einen hohen Pegel aktiviert wird. Die in 6 gezeigte V-Schalter-Steuerschaltung 40A kann auch die gleichen Operationen wie die in 2 gezeigte V-Schalter-Steuerschaltung 40 durchführen. Da jedoch eine Mehrzahl der Transistoren 41 und 42 auf einem Chip vorgesehen und auf dem Chip verteilt angeordnet sind, wird eine Leitung zum Zuführen des Steuersignals S in der in 6 gezeigten V-Schalter-Steuerschaltung 40A recht lang. Daher ist die von der in 2 gezeigten V-Schalter-Steuerschaltung 40 belegte Fläche kleiner.
Obwohl diese Erfindung im Zusammenhang mit bestimmten bevorzugten Ausführungsformen und Beispielen offenbart wurde, ist für den Fachmann offensichtlich, dass sich die Erfindungen über die speziell offengelegten Ausführungsformen hinaus auf andere alternative Ausführungsformen und/oder Verwendungen der Erfindungen und offensichtliche Modifikationen und Äquivalente davon erstrecken. Darüber hinaus werden andere Modifikationen, die in den Anwendungsbereich dieser Erfindung fallen, für den Fachmann auf der Grundlage dieser Offenbarung ohne weiteres ersichtlich sein. Es wird auch in Betracht gezogen, dass verschiedene Kombinationen oder Unterkombinationen der spezifischen Merkmale und Aspekte der Ausführungsformen gemacht werden können und immer noch in den Anwendungsbereich der Erfindungen fallen. Es soll verstanden werden, dass verschiedene Merkmale und Aspekte der offenbarten Ausführungsformen miteinander kombiniert oder ersetzt werden können, um unterschiedliche Ausführungsformen der offenbarten Erfindung zu bilden. Es ist daher beabsichtigt, dass der Anwendungsbereich zumindest einiger der hierin offenbarten Aspekte der Erfindung nicht durch die vorstehend beschriebenen speziellen offengelegten Ausführungsformen beschränkt werden sollte.

Claims

Gerät, umfassend: einen ersten externen Anschluss, der mit einem ersten Leistungspotential versorgt wird; einen zweiten externen Anschluss, der mit einem zweiten Leistungspotential versorgt wird, das von dem ersten Leistungspotential verschieden ist; einen ersten Transistor, der zwischen dem ersten externen Anschluss und einer internen Stromleitung geschaltet ist; einen zweiten Transistor, der zwischen dem zweiten externen Anschluss und der internen Stromleitung geschaltet ist; und eine erste Schaltung, die ausgestaltet ist, um den ersten Transistor während mindestens einer ersten Periode auf AUS zu schalten, bis das zweite Leistungspotential zugeführt wird, nachdem das erste Leistungspotential zugeführt wurde.
Gerät nach Anspruch 1, ferner umfassend eine zweite Schaltung, die ausgestaltet ist, um den zweiten Transistor während mindestens einer zweiten Periode auf EIN zu bringen, bis ein Auswahlsignal von einem Anfangszustand in einen Auswahlzustand wechselt, der das erste Leistungspotential auswählt, nachdem das zweite Leistungspotential zugeführt wurde.
Gerät nach Anspruch 2, wobei die zweite Schaltung ausgestaltet ist, um den zweiten Transistor auf AUS zu bringen, wenn das Auswahlsignal von dem Anfangszustand in den Auswahlzustand wechselt.
Gerät nach Anspruch 3, wobei die zweite Schaltung ausgestaltet ist, um den zweiten Transistor auf EIN zu halten, wenn das Auswahlsignal den Anfangszustand beibehält.
Gerät nach Anspruch 2, wobei die erste Schaltung umfasst: einen dritten Transistor, der zwischen einer Steuerelektrode des ersten Transistors und einem dritten externen Anschluss geschaltet ist, der mit einem dritten Leistungspotential versorgt wird, das sich von den ersten und dem zweiten Leistungspotential unterscheidet; und eine erste Treiberschaltung, die ausgestaltet ist, um den dritten Transistor während mindestens der ersten Periode auf EIN zu schalten.
Gerät nach Anspruch 5, wobei die erste Schaltung ferner eine zweite Treiberschaltung umfasst, die ausgestaltet ist, um den ersten Transistor während der zweiten Periode auf AUS zu bringen.
Gerät nach Anspruch 6, wobei die erste Treiberschaltung auf dem ersten Leistungspotential arbeitet.
Gerät nach Anspruch 7, wobei die zweite Treiberschaltung auf dem zweiten Leistungspotential arbeitet.
Gerät nach Anspruch 8, wobei die zweite Treiberschaltung eine Pegelverschiebungsschaltung und eine Pufferschaltung umfasst, wobei die Pegelverschiebungsschaltung ausgestaltet ist, um ein Ausgabesignal auf Basis des Auswahlsignals zu steuern, und ausgestaltet ist, um das Ausgabesignal während der zweiten Periode in einem inaktiven Zustand zu fixieren, und wobei die Pufferschaltung zwischen die Pegelverschiebungsschaltung und die Steuerelektrode des ersten Transistors geschaltet ist, so dass die Pufferschaltung ausgestaltet ist, um den ersten Transistor auf Basis des Ausgabesignals der Pegelverschiebungsschaltung zu steuern.
Gerät nach Anspruch 9, wobei der dritte Transistor ausgestaltet ist, um durch das Ausgabesignal der Pegelverschiebungsschaltung gesteuert zu werden.
Gerät nach Anspruch 10, ferner umfassend einen vierten externen Anschluss, der mit einem vierten Leistungspotential versorgt wird, das von dem ersten, zweiten und dritten Leistungspotential verschieden ist, wobei die erste Schaltung ferner einen vierten Transistor enthält, der zwischen der Steuerelektrode des ersten Transistors und dem dritten externen Anschluss angeschlossen ist, und wobei der vierte Transistor ausgestaltet ist, um während mindestens einer dritten Periode auf EIN zu schalten, bis das erste und das zweite Leistungspotential zugeführt werden, nachdem das vierte Leistungspotential zugeführt wurde.
Gerät nach Anspruch 6, ferner umfassend ein Modus-Register, das ausgestaltet ist, um das Auswahlsignal an die erste und zweite Schaltung zu liefern.
Gerät nach Anspruch 12, wobei das Modus-Register auf einem internen Potential arbeitet, das von der internen Stromleitung zugeführt wird.
Gerät, umfassend: einen ersten, zweiten und dritten externen Anschluss, die mit einem ersten, zweiten bzw. dritten Leistungspotential versorgt werden; einen ersten Transistor, der zwischen dem ersten externen Anschluss und einer internen Stromleitung geschaltet ist; einen zweiten Transistor, der zwischen dem zweiten externen Anschluss und der internen Stromleitung geschaltet ist; eine erste Schaltung, die ausgestaltet ist, um den ersten Transistor auf Basis eines Auswahlsignals zu steuern; eine zweite Schaltung, die ausgestaltet ist, um den zweiten Transistor auf Basis des Auswahlsignals zu steuern; und eine dritte Schaltung, die ausgestaltet ist, um ein erstes internes Potential auf Basis des dritten Leistungspotentials zu erzeugen, wobei die dritte Schaltung ausgestaltet ist, um das erste interne Potential während mindestens einer ersten Periode auf dem zweiten Leistungspotential zu fixieren, bis das erste und das dritte Leistungspotential zugeführt werden, nachdem das zweite Leistungspotential zugeführt wurde, wobei die erste Schaltung eine erste Treiberschaltung, die auf dem ersten Leistungspotential arbeitet, sowie eine zweite und eine dritte Treiberschaltung umfasst, die auf dem ersten internen Potential arbeiten, wobei die zweite Treiberschaltung ausgestaltet ist, um ein Ausgabesignal auf Basis der Auswahlsignals zu erzeugen, und ausgestaltet ist, um das Ausgabesignal in einem inaktiven Zustand zu fixieren, bis das erste, zweite und dritte Leistungspotential zugeführt wird, und wobei jede von der ersten und der dritten Treiberschaltung ausgestaltet ist, um den ersten Transistor als Reaktion auf den inaktiven Zustand des Ausgabesignals auf AUS zu schalten.
Gerät nach Anspruch 14, wobei die zweite Schaltung ausgestaltet ist, um den zweiten Transistor auf EIN zu bringen, bis das erste, zweite und dritte Leistungspotential zugeführt werden.
Gerät nach Anspruch 14, wobei die erste Schaltung ferner eine vierte Treiberschaltung umfasst, die ausgestaltet ist, um den ersten Transistor während einer zweiten Periode auf AUS zu bringen, bis das erste und das zweite Leistungspotential zugeführt werden, nachdem das dritte Leistungspotential zugeführt wurde.
Gerät nach Anspruch 14, ferner umfassend ein Modus-Register, das ausgestaltet ist, um das Auswahlsignal an die erste und die zweite Schaltung zu liefern, wobei das Modus-Register auf einem zweiten internen Potential arbeitet, das von der internen Stromleitung zugeführt wird.
Gerät, umfassend: erste und zweite externe Anschluss, die mit einem ersten bzw. zweiten Leistungspotential versorgt werden, die voneinander verschieden sind, wobei jedes von dem ersten und zweiten Leistungspotential größer als ein Massepotential ist; eine interne Leistungsversorgungsschaltung mit einem ersten Leistungsknoten, der mit dem ersten Strompotential versorgt wird, einem zweiten Leistungsknoten, der mit dem zweiten Leistungspotential versorgt wird, einem internen Leistungsknoten, der mit einer Mehrzahl von Lastschaltungen gekoppelt ist, einem ersten Transistor, der zwischen dem ersten Leistungsknoten und dem internen Leistungsknoten gekoppelt ist, und einem zweiten Transistor, der zwischen dem zweiten Leistungsknoten und dem internen Leistungsknoten gekoppelt ist; und eine Leistungsversorgungs-Steuerschaltung, die ausgestaltet ist, um in einer Leistung-EIN-Sequenz den ersten Transistor als Reaktion auf das Erfassen von entweder dem ersten oder dem zweiten Leistungspotential, das zugeführt wird, auf AUS zu halten.
Gerät nach Anspruch 18, ferner umfassend: einen dritten externen Anschluss, der mit einem dritten Leistungspotential versorgt wird, das von jedem des ersten und des zweiten Leistungspotentials verschieden und größer als das Massepotential ist; wobei die Leistungsversorgungs-Steuerschaltung ferner ausgestaltet ist, um in der Leistung-EIN-Sequenz den ersten Transistor als Reaktion auf das Erfassen des zugeführten dritten Leistungspotentials auf AUS zu halten.
Gerät nach Anspruch 18, wobei die Leistungsversorgungs-Steuerschaltung ferner ausgestaltet ist, um in der Leistung-EIN-Sequenz den zweiten Transistor als Reaktion auf das Zuführen des zweiten Potentials auf EIN zu bringen.
Gerät nach Anspruch 20, wobei die Leistungsversorgungs-Steuerschaltung ferner ausgestaltet ist, um den zweiten Transistor als Reaktion auf ein Auswahlsignal nach der Leistung-EIN-Sequenz auf AUS zu bringen.
Gerät nach Anspruch 21, wobei die Leistungsversorgungs-Steuerschaltung ferner ausgestaltet ist, um den ersten Transistor als Reaktion darauf, dass der zweite Transistor auf AUS gebracht wird, auf EIN zu schalten.