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Die Erfindung betrifft die Kontrolle
von integrierten Schaltungen (ICs) oder Chips, beispielsweise Speicherchips,
beim Einschalten der Betriebsspannung.
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Das Einschalten der Betriebsspannung
bezeichnet hier das Anlegen der Spannung, damit der Chip für den Betrieb
initialisiert wird. Durch den Initialisierungsvorgang werden die
internen Signale des Chips auf die anfänglichen Logikpegel gesetzt.
Die Logikpegel umfassen logisch Low oder 0 und logisch High oder
1. Im Allgemeinen entspricht 0 der Spannung null Volt und 1 entspricht
VDD, d. h. der Betriebsspannung des Chips.
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Ein IC weist normalerweise verschiedene Betriebsarten
auf, z. B. einen Normalbetrieb und einen Testbetrieb, oder es führt verschiedene
Funktionen aus. Die unterschiedlichen Chipmodi oder Funktionen werden
durch ein oder mehrere äußere Steuersignale
gesteuert. Das Aktivieren eines oder mehrerer dieser Steuersignale
bewirkt, dass der Chip in gewissen Betriebsarten arbeitet oder spezifizierte Funktionen
ausführt.
Diese äußeren Steuersignale oder
Systempegelsignale werden von anderen ICs innerhalb des Systems
erzeugt. In der Regel sind gewisse äußere Steuersignale des Chips
bei Lowpegel der Signale aktiv.
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Die Tatsache, dass gewisse äußere Steuersignale
bei Lowpegel aktiv sind, kann zu Problemen führen. Beispielsweise wird zumindest
auf Systemebene die Betriebsspannung an verschiedene ICs zu unterschiedlichen
Zeiten angelegt. Beim Anlegen der Betriebsspannung werden die internen
Signale des Chips initialisiert und auf ihre zugewiesenen Pegel gesetzt.
Ein Chip-Ready-Signal wird ausgegeben, das anzeigt, dass der Chip
initialisiert und betriebsbereit ist. Normalerweise wird das Chip-Ready-Signal dann
ausgegeben, wenn die Betriebsspannungen, die an die diversen untergeordneten
Schaltkreise des ICs angelegt werden, einen vorbestimmten Pegel
erreichen.
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Die unterschiedlichen Chips innerhalb
des Systems benötigen
jedoch unterschiedlich lange Zeitspannen, bis der Anlegevorgang
der Betriebsspannung abgeschlossen ist. Dadurch kann es vorkommen,
dass ein (erster) Chip ein Chip-Ready-Signal vor einem anderen (zweiten)
Chip ausgibt. Ist nun der zweite Chip der Chip, der das äußere Steuersignal
für den
ersten Chip erzeugt, so besteht ein Problem. Da gewisse Steuersignale
auf dem ersten Chip bei Lowpegel aktiv sind, führt eine unvollständige Initialisierung
des zweiten Chips dazu, dass das äußere Steuersignal des ersten
Chips unbeabsichtigterweise in einem aktiven Zustand ist. Abhängig von den
betroffenen Steuersignalen kann das IC beispielsweise dazu veranlasst
werden, unbeabsichtigt in den Testmodus zu gehen. Fachleuten ist
klar, dass dieses Ergebnis unerwünscht
ist, da ein Benutzer annehmen kann, dass der Chip im Normalmodus
arbeitet.
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Um sicherzustellen, dass das IC im
beabsichtigten Modus bzw. Normalmodus arbeitet, hat man bisher die
Steuersignale mehrmals zyklisch ausgegeben, bevor auf das IC für den Normalbetrieb
zugegriffen wird. Zur Erläuterung
des angesprochenen Problems wird beschrieben, wie man derartigen Schwierigkeiten
bei einem herkömmlichen
dynamischen Speicher mit wahlfreiem Zugriff (DRAM) entgegentreten
kann.
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In der folgenden Besprechung einschließlich der
ausführlichen
Beschreibung der Erfindung kann an den Namen eines Steuersignals
oder seine Abkürzung
eine Endung "n" oder "p" angehängt werden. Das "n" zeigt an, dass das Signal bei "Lowpegel" aktiv ist (d. h.
active low). Das "p" zeigt an, dass das
Signal bei "Highpegel" aktiv ist (d. h.
active high).
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1 zeigt
einen DRAM-Chip 7 und einen Speichercontroller 9,
beispielsweise in einem Computersystem. Beim Einschalten der Systembetriebsspannungen
werden die Betriebsspannungen VDD und Masse
(GND) an verschiedene Schaltungen einschließlich des Controllers und des
Speicherchips angelegt. Eine Spannungserhöhungsschaltung 60 in den
Chips erhält
VDD und GND und erzeugt daraus eine "erhöhte" Spannung Vpp. Vpp, dessen Amplitude im
Allgemeinen höher
ist als VDD, wird an verschiedene untergeordnete
Schaltkreise im Chip verteilt. Zusätzlich liefert die Spannungserhöhungsschaltung 60 ein
CHR- DYp-Signal. Erreicht Vpp einen gewünschten Pegel, so erzeugt die
Spannungserhöhungsschaltung
ein aktives CHRDYp-Signal, das anzeigt, dass der jeweilige Chip
betriebsbereit ist.
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Der Speicherchip und der Controller
kommunizieren über
die Signale RASn, CASn und WEn. Diese Signale stammen vom Controller
und werden an den Speicherchip weitergeleitet. Sie dienen als äußere Steuersignale,
die die Funktionen des Speicherchips festlegen. Das RASn-Signal
ist insbesondere das äußere Master-Control-Signal
des Speicherchips. Damit muss RASn zum Beginnen einer Operation
aktiv sein. Beispielsweise beginnt ein regulärer Speicheradresszyklus dadurch,
dass RASn auf Lowpegel geht und die Zeilenadressen aktiv sind. Anschließend geht
CAS auf Lowpegel, und die Spaltenadressen werden aktiv. Abhängig davon,
ob WEn Highpegel oder Lowpegel hat, ist der Zugriff entweder ein
Lese- oder ein Schreibzugriff.
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Eine RAS-Schnittstelle 50 empfängt RASn- und
CHRDYp-Signale als Eingangssignale und liefert als Ausgangssignal
ein internes RAS-Signal (RINTp). Das Signal RINTp ist ein internes
Signal, das zusammen mit CAS und WEn zum Steuern verschiedener untergeordneter
Schaltungen dient. Wie dargestellt ist RINTp dann aktiv, wenn sowohl
CHRDYp als auch RASn aktiv sind.
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Der Speicherchip ist in verschiedenen
Betriebsarten zu betreiben, beispielsweise im Normalbetrieb und
im Testbetrieb. Ein Benutzer kann den Speicherchip mit Hilfe des
Testbetriebs prüfen.
Im Testbetrieb verhalten sich Speicherzugriffe, etwa Schreib- und
Lesezugriffe, anders als im Normalmodus. Es ist ein Testmodusdecoder 80 bereitgestellt, der
den Betriebsmodus des Chips steuert. Der Testmodusdecoder empfängt die
Signale RINTp, CASn, WEn und erzeugt ein Ausgangssignal TMp. Ein
aktives TMp-Signal bewirkt, dass der Speicherchip im Testmodus arbeitet.
Da RINTp aus RASn abgeleitet wird, spielt es natürlich eine Rolle beim Festlegen des
Chipbetriebsmodus.
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In herkömmlichen DRAMs entsteht beim
Einschalten der Betriebsspannung ein Problem. Sind die Signale RASn,
CASn und WEn aktiv, wenn CHRDYp aktiv wird, so geht der Speicherchip
in den Testmodus. Da RASn, CASn und WEn bei Lowpegel aktive Signale
sind, kann dieser Fall leicht eintreten. Braucht beispielsweise
der Controller länger
zum Initialisieren als der Speicherchip, so sind RASn, CASn und
WEn auf Lowpegel, wenn CHRDYp aktiv ist, da der Controller das Anlegen
der Betriebsspannung noch nicht vollständig abgeschlossen hat. In
diesem Fall geht der Speicherchip unbeabsichtigt in den Testmodus.
Dies führt
dazu, dass sich der Chip anders verhält.
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Aufgrund der obigen Beschreibung
ist es erwünscht,
zu verhindern, dass ein IC während
des Anlegens der Betriebsspannung versehentlich in einen unbeabsichtigten
Betriebsmodus geht.
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In Anspruch 1 wird ein Speicherchip
gemäß der Erfindung
beansprucht.
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Eine Schaltung, die die Erfindung
ausführt, enthält eine
Spannungsversorgungsschaltung, die auf das Anlegen einer von außen zugeführten Betriebsspannung
anspricht und eine interne Betriebsspannung erzeugt und eine erste
Steuerspannung, die den Status der internen Betriebsspannung anzeigt.
Erreicht die interne Betriebsspannung einen vorbestimmten Wert,
so geht das erste Steuersignal aus einem inaktiven Zustand in einen
aktiven Zustand über.
Das erste Steuersignal und ein zweites von außen zugeführtes Steuersignal, die einen
aktiven Status bzw. inaktiven Status haben, werden an eine Gatterschaltung
angelegt, die auf das erste und das zweite Steuersignal anspricht.
Die Gatterschaltung erzeugt ein drittes (internes) Steuersignal,
das nur dann einen aktiven Status annimmt, wenn das zweite Steuersignal
im inaktiven Zustand ist und zugleich das erste Steuersignal im
aktiven Zustand ist und das zweite Steuersignal anschließend aus
seinem inaktiven Zustand in den aktiven Zustand übergeht, während das erste Steuersignal
seinen aktiven Status beibehält.
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In einer Ausführungsform der Erfindung sind die
Spannungsversorgungsschaltung und die Gatterschaltung ein Teil einer
Speicherschaltung, die ein Feld aus Speicherzellen enthält, wobei
die Speicherzellen in Zeilen und Spalten angeordnet sind, und einen
Zeilendecoder, der gezielt Zeilen der Speicheranordnung aktiviert.
Der Decoder enthält
Eingabevorrichtungen, die dafür
ausgelegt sind, Adresssignale aufzunehmen, die decodiert werden,
damit bestimmte Zeilen der Speicheranordnung ausgewählt werden.
Das dritte Steuersignal dient zum Steuern des Betriebs des Zeilendecoders.
Der Zeilendecoder wird nur freigegeben, wenn das dritte Steuersignal
im aktiven Zustand ist.
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Die Ausführungsform der Erfindung kann auch
eine Vorladeschaltung enthalten, die mit der Zeilendecoderschaltung
verbunden ist und darauf anspricht, dass das dritte Steuersignal
im inaktiven Zustand ist, und daraufhin den Zeilendecoder und seine
Ausgänge
in einen energiefreien Zustand vorläd.
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In einer Speicherschaltung, die die
Erfindung ausführt,
wird ein von außen
zugeführtes
Zeilenadress-Impulssignal (RASn) in eine Steuerschaltung eingegeben,
an die auch ein Chip-Ready-Signal (CHRDYp) angelegt wird. Das CHRDYp-Signal
wird aktiv, wenn die intern für
den Betrieb der Speicherschaltung erzeugte Spannung einen Betriebspegel erreicht.
Die Steuerschaltung erzeugt ein Ausgangssignal, das als internes
Zeilenadress-Impulssignal (RINTp) bezeichnet ist und zum Steuern
der Zeilendecoder verwendet wird, die die Zeilen der Speicheranordnung
ansteuern. Das RINTp-Signal wird nur dann aktiv, wenn das RASn-Signal
inaktiv ist und zugleich das CHRDYp-Signal aktiv ist und das RASn-Signal
anschließend
aus seinem inaktiven Status in seinen aktiven Status übergeht,
während CHRDYp
immer noch aktiv ist. Dies stellt sicher, dass der Chip beim Anlegen
der Betriebsspannung nicht in einem unbeabsichtigten Modus arbeitet.
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Die Erfindung wird nunmehr zur besseren Darstellung
und um zu zeigen, wie sie ausgeführt werden
kann, beispielhaft mit Bezug auf die beiliegenden Zeichnungen beschrieben.
Dabei bezeichnen gleiche Bezugszeichen gleiche Komponenten.
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Es zeigt:
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1 ein
Blockdiagramm eines Teils eines herkömmlichen Speichersystems
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2 ein
Blockdiagramm einer Speicherschaltung der Erfindung
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3 eine
Skizze einer Steuerschaltung, die die Erfindung ausführt; und
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4a–b Kurvenverläufe von Steuersignalen, die
gemäß der Erfindung
erzeugt werden.
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Die Erfindung betrifft eine Steuerschaltung, die
die Antwort einer integrierten Schaltung (IC) während des Einschaltvorgangs
der Betriebsspannung kontrolliert. Damit die Beschreibung der Erfindung leichter
zu verstehen ist, wird die Erfindung im Zusammenhang mit einem Speicher-IC
oder Chip erklärt,
beispielsweise mit Speichern mit wahlfreiem Zugriff (RAMs), die
dynamische RAMs (DRAMs), statische RAMs (SRAMs) und synchrone DRAMs (SDRAMs)
umfassen. Die Erfindung ist jedoch ganz allgemein bei ICs anwendbar.
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2 zeigt
eine Steuerschaltung der Erfindung. Die Steuerschaltung dient der
Kontrolle eines Chips beim Einschalten der Betriebsspannung, damit die
gewünschte
Antwort erzeugt wird. Die Steuerschaltung enthält wie dargestellt eine Logikschaltung,
die ein Ausgangssignal 340 in Abhängigkeit von den internen und äußeren Signalen 320 und 330 erzeugt.
Das interne Signal ist beispielsweise das Signal, das sicherstellt,
dass die Betriebsspannung des Chips eingeschaltet ist. Das äußere Signal,
ein Steuersignal, zeigt einen Zugriff auf den Chip an. Zusätzlich ist
das äußere Signal
ein Signal, das zum Festlegen des IC-Betriebsmodus verwendet wird.
Das Ausgangssignal 340 ist beispielsweise ein internes
Steuersignal, das im aktiven Zustand den Chipbetrieb anstößt.
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Die Steuerschaltung verhindert, dass
das IC während
des Anlegevorgangs der Betriebsspannung in einen unbeabsichtigten
Betriebsmodus geht. Ist in einer Ausführungsform das äußere Eingangssignal bereits
aktiv oder wird es ungefähr
zum gleichen Zeitpunkt aktiv, zu dem das interne Signal aktiv wird,
so ignoriert die Steuerschaltung das äußere Signal solange, bis das äußere Signal
nach einer Zeit der Inaktivität
wieder aktiv wird. Die Steuerschaltung verhält sich in diesem Fall so,
als ob das äußere Steuersignal
inaktiv wäre,
obwohl es aktiv ist.
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Dementsprechend verhindert das Steuersignal,
dass das Ausgangssignal 340 aktiv wird, falls das äußere Signal
aktiv ist und das interne Eingangssignal 320 aktiv wird.
Das Ausgangssignal schaltet in den aktiven Status um, nachdem das äußere Signal in
den inaktiven Status und anschließend zurück in den aktiven Status gegangen
ist. Dadurch wird das Umschal ten des Ausgangssignals in seinen aktiven Zustand
um einen Zyklus des äußeren Steuersignals verzögert, falls
das interne Signal 320 aktiv ist und zugleich das äußere Steuersignal 330 aktiv
ist oder aktiv wird. Damit ist sichergestellt, dass das IC, das das äußere Steuersignal
erzeugt, zu dem Zeitpunkt mit der Betriebsspannung versorgt wird
und betriebsbereit ist, zu dem das IC, das das Signal erhält, betriebsbereit
ist. Dieses IC wird somit daran gehindert, dass es in einen unbeabsichtigten
Betriebsmodus eintritt. Ist dagegen das interne Signal bereits aktiv, wenn
das äußere Steuersignal
aktiv wird, so schaltet das Ausgangssignal 340 ohne zu
warten in den aktiven Status um. In diesem Fall braucht man nicht
auf den folgenden Zyklus des äußeren Steuersignals
zu warten, da das IC, das das äußere Steuersignal
erzeugt, mit der Betriebsspannung versorgt wird und bereit ist.
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In einer anderen Ausführungsform
ersetzt die Steuerschaltung 300 beispielsweise die RAS-Schnittstelle
eines Speicherchips, wie sie in 1 dargestellt
ist. Bei der Verwendung als RAS-Schnittstelle ist das interne Signal 320 ein
Power-Up-Signal oder ein Chip-Ready-Signal (CHRDYp), und das äußere Steuersignal 330 ist
ein Zeilenadressimpuls (RASn). Das als Antwort auf das CHRDYp- und
RASn-Signal erzeugte Ausgangssignal dient als RINTp-Signal. Dadurch
verhindert die Steuerschaltung, dass der Chip in einem unbeabsichtigten
Modus arbeitet, indem sie sicherstellt, dass das RINTp-Signal aktiv
ist, bevor es durch die aktiven CHRDYpund RASn-Signale deaktiviert
wird.
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3 zeigt
eine beispielhafte Steuerschaltung 300. Die Steuerschaltung
wird beispielsweise in einem Speicherchip eingesetzt, etwa einem
DRAM, SDRAM oder SRAM. Die Schaltung umfasst einen Eingangsanschluss 91,
an den ein "äußeres" Zeilenadressimpuls-Eingangssignal
(RASn) angelegt wird, und einen Eingangsanschluss 93, an
den ein Chip-Ready-(p)-Signal angelegt wird, das auch als CHRDYp
bezeichnet wird. Das CHRDYp-Signal ist bei Highpegel aktiv (d. h.,
wenn es aktiv ist, hat es einen High-Status oder Highpegel). CHRDYp
wird während
des Anlegens der Betriebsspannung aktiv, wenn die internen Spannungen
(z. B. Vpp in der Spannungserhöhungsschaltung 60 in 1) Pegel erreicht haben,
die hinreichende Amplituden aufweisen, die den verlässlichen
Betrieb der Schaltung sicherstellen. Reichen die Amplituden der
internen Spannungen nicht aus, so bleibt CHRDYp in seinem inaktiven
Status (Low). Das von "außen" zugeführte Zeilenadress-Impulssignal,
auch mit RASn bezeichnet, ist ein bei Lowpegel aktives Signal (d.
h., wenn es aktiv ist, hat es einen Low-Status oder Lowpegel). Es ist das Master-Control-Signal.
In Schaltungen, die die Erfindung ausführen, wird RASn durch ein Gatter geführt, um
ein internes RAS-Signal zu erzeugen, das auch als RINTp bezeichnet
wird. Dies ist ein bei Highpegel aktives Signal, das chipintern
verwendet wird.
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Ein Inverter I1, siehe 3, invertiert das RASn-Signal.
In Anwendungen, bei denen das äußere Steuersignal
bei Highpegel aktiv ist, kann man den Inverter weglassen. Ein Flip-Flop
(FF) nimmt die invertierten RASn- und CHRDYp-Signale auf. Das Flip-Flop
sei zur Veranschaulichung ein Set-Reset-Flip-Flop (RS). Das RS-Flip-Flop
enthält
ein erstes NAND-Gatter ND1 und ein zweites NAND-Gatter ND2. Ein
Eingang des NAND-Gatters ND1 und ein Eingang des NAND-Gatters ND2
werden jeweils als die S- und R-Anschlüsse des RS-Flip-Flops betrachtet.
Das Ausgangssignal des Inverters I1 wird in den S-Anschluss eingegeben,
und das CHRDY-Signal wird an den R-Anschluss angelegt. Das Ausgangssignal
OD1 von ND1 wird mit dem zweiten Eingang von ND2 verbunden (und
damit zurückgeführt). Das
Ausgangssignal OD2 von ND2 wird mit dem zweiten Eingang von ND1
verbunden (und damit zurückgeführt). Durch
diese Anschlussweise sind ND1 und ND2 über Kreuz verbunden und bilden
ein Set-Reset-Flip-Flop.
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Das Ausgangssignal OD2 von ND2, d.
h. das Ausgangssignal des FF, wird als GATE-RAS-INTERNAL-Signal
(GRINTp) bezeichnet. Das GRINTp-Signal wird an den zweiten Eingang
eines NOR-Gatters NR1
mit zwei Eingängen
angelegt. RASn wird an den ersten Eingang des NOR-Gatters NR1 angelegt.
Das Ausgangssignal von NR1, d. h. das Ausgangssignal der Steuerschaltung,
ist das interne RINTp-Signal. RINTp, siehe die folgende Erklärung, wird
abhängig von
einem RASn-Signal erzeugt, das der Kontrolle oder dem Schalten des
GRINTp-Signals dient. Das RINTp-Signal wird nun an verschiedene
Schaltungen des Chips 7 verteilt, damit bestimmte Chipoperationen
ablaufen können.
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In völligem Gegensatz zu der Art,
in der RINTp in herkömmlichen
Systemen erzeugt wird, wird RINTp nur dann aktiv, wenn RASn inaktiv
ist und CHRDYp aktiv wird. Ist RASn aktiv wenn CHRDYp aktiv wird,
so bleibt RINTp inaktiv, bis RASn in einen inaktiven Status übergeht
und anschließend
in den aktiven Status zurückkehrt.
Dies stellt sicher, dass der Speicherchip nicht in einen unbeabsichtigten
Betriebsmodus geht.
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Die Steuerschaltung verwendet das
CHRDYp-Signal zum Erzeugen eines Gatingsignals (Steuersignals),
das mit GRINTp bezeichnet wird und zum Deaktivieren von RINTp dienen
kann. Ist das CHRDYp-Signal inaktiv (d. h. Low), so hat das Ausgangssignal
von ND2, d. h. das Signal GRINTp, unabhängig vom Status des RASn-Signals
einen "High-Status". Ist GRINTp "High", so wird ein High-Signal
an den Eingang von NR1 angelegt. Dies bewirkt, dass der Ausgang
von NR1, der das Signal RINTp bestimmt, auf einem Lowpegel gehalten
bzw. dorthin gezogen wird, der RINTp in seinen inaktiven Status
versetzt. Damit bleibt RINTp inaktiv, solange das CHRDYp-Signal
inaktiv ist (also in seinem Low-Status).
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RINTp kann wie dargestellt nur aktiv
werden, wenn zuvor das Signal CHRDYp aktiv geworden ist (d. h. auf
Highpegel geht). Zudem hat man die Aktivierung von RINT abhängig vom Zustand
oder Status des RASn-Signals gemacht, wenn CHRDY aktiv wird.
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Wird CHRDYp während des Einschaltens der
Betriebsspannung aktiv (sein High-Status), so kann das äußere RASn-Signal
entweder:
- a) aktiv sein (d. h. es ist in seinem
Low-Status), bezeichnet als Fall 1; oder
- b) inaktiv sein (d. h. es ist in seinem High-Status), bezeichnet
als Fall 2.
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Fall 1
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Ist RASn aktiv (Low), wenn CHRDY
während des
Einschaltens der Betriebsspannung aktiv wird, so wird RINTp inaktiv
gehalten (auf Lowpegel gehalten oder dorthin gezogen), und zwar
durch ein Gattersignal (GRINTp), das aus dem CHRDYp-Signal abgeleitet
wird. RINTp bleibt solange inaktiv bis RASn vom aktiven Status in
den inaktiven Status übergeht
und anschließend
einen Übergang
aus seinem inaktiven Status (d. h. Highpegel) auf seinen aktiven
Status (d. h. Lowpegel) ausführt.
Geht RASn in einen aktiven Status (d. h. Lowpegel), nachdem es vorher
inaktiv war, und ist CHRDYp nach wie vor auf Highpegel (aktiv),
so wird RINTp aktiv gemacht. Wird RINTp auf seinen aktiven Status
(Highpegel) gezogen, so initiiert es den ersten DRAM-Zyklus.
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Die Antwort der Steuerschaltung auf
den Zustand, in dem RAS aktiv ist (Lowpegel), wenn das Signal CHRDYp
aktiv wird (d. h. Highpegel), wird nun untersucht. Wird das CHRDYp-Signal
aktiv (d. h. es geht von "Lowpegel" auf "Highpegel"), so hat sein vorhergehender
Low-Status den Ausgang OD2 von ND2 auf High gezogen. Geht CHRDYp
auf Highpegel, so bleibt der Ausgang von ND2 auf Highpegel. Ist RASn
auf Lowpegel, und geht CHRDYp von Lowpegel auf Highpegel, so liegen
die beiden Eingänge
von ND1 auf Highpegel, wodurch dessen Ausgang OD1 auf Lowpegel bleibt.
Der Lowpegel an OD1, der an den Eingang von ND2 angelegt wird, bewirkt
dass das Ausgangssignal GRINTp von ND2 auf High-Status bleibt, wodurch
RINTp in seinem Low-Status
(inaktiv) bleiben muss.
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Geht RASn nachfolgend in seinen inaktiven Status über (d.
h. Highpegel), so geht der Ausgang von I1 (d. h. das invertierte
Signal RASn) auf Lowpegel. Dadurch muss der Ausgang OD1 von ND1
auf Highpegel gehen. Das Signal an OD1 wird an einen Eingang von
ND2 angelegt. CHRDYp wird an den anderen Eingang von ND2 angelegt.
Die beiden Eingänge
von ND2 liegen nun auf Highpegel, und dessen Ausgangssignal GRINTp
wird auf Lowpegel gezogen. Dieser Lowpegel wird auf einen Eingang
von ND1 zurückgeführt, damit
sichergestellt ist, dass der Ausgang von ND1 auf Highpegel bleibt.
Da jedoch RASn auf Highpegel liegt und in einen Eingang von NR1
eingegeben wird, bleibt der Ausgang von NR1 auf Lowpegel; dadurch
bleibt auch RINTp in seinem Low-Status (oder deaktivierten Status).
Geht anschließend
das RASn-Signal in seinen aktiven Status (Lowpegel), so geht das
Ausgangssignal RINTp von NR1 auf Highpegel. Der hier beschriebene
Signalzyklus ist in 4A erläutert.
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Man beachte, dass zum Zeitpunkt t1,
siehe 4A, das GRINTp-Signal
die Erzeugung von RINTp vom Zeitpunkt t1 bis zum Zeitpunkt t2 verhindert,
wenn RASn inaktiv wird, falls RASn bereits aktiv (Lowpegel) ist,
wenn CHRDYp aktiv wird (Einschalten der Betriebsspannung). Zum Zeitpunkt
t2, zu dem RASn inaktiv wird, bleibt RINTp inaktiv. Zum Zeitpunkt
t3 geht RASn auf Lowpegel, d. h wird aktiv, und bewirkt dadurch,
dass RINTp auf Highpegel geht. Es wird verhindert, dass der Speicherchip
unbeabsichtigt in den Testmodus geht, weil die Erzeugung eines aktiven
RINTp-Signals bis zum Zeitpunkt t3 unterbunden wird.
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Fall 2
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Wird CHRDYp während (oder nach) dem Einschalten
der Betriebsspannung aktiv (geht auf High-Status), und ist RASn inaktiv
(im High-Status), so bewirkt der "High-Zustand" des Signals CHRDYp, dass das Gatingsignal
GRINTp in seinen inaktiven Status geht. Wie beschrieben verhindert
ein aktives GRINTp-Signal, dass RINTp aktiviert wird. Wird RASn
anschließend
aktiv (Lowpegel), so kann RINTp in seinen aktiven Zustand (Highpegel)
schalten, damit der erste und alle folgenden DRAM-Zyklen initiiert werden.
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Man nehme nun an, siehe 3, dass das CHRDYp-Signal
anfänglich
inaktiv (d. h. auf Lowpegel) ist, und dass das RASn-Signal inaktiv
(d. h. auf Highpegel) ist. Für
diesen Signalzustand bewirkt ein CHRDYp-Signal mit Lowpegel, das
an einen Eingang von ND1 angelegt wird, dass dessen Ausgangssignal (GRINTp)
auf Highpegel geht. Der High-Zustand des GRINTp-Signals und das RASn-Signal (Highpegel) werden
beide an die Eingänge
von NR1 angelegt. Einer dieser beiden High-Zustände ist ausreichend dafür, dass
der Ausgang von NR1 (der RINTp bestimmt) auf Lowpegel geht und RINTp
in seinen inaktiven Status versetzt. Hat RASn Highpegel, so liegt
der Ausgang von I1 auf Lowpegel, und der Ausgang von ND1 wird auf
Highpegel gezogen. Damit liegen beide Ausgänge von ND1 und ND2 auf Highpegel,
obwohl ND1 und ND2 über
Kreuz verbunden sind.
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Wird anschließend das CHRDYp-Signal aktiv (d.
h. Highpegel), und bleibt dabei das RAS-Signal inaktiv (d. h. auf
Highpegel), so gehen die beiden Eingänge von ND2 auf Highpegel und
bewirken, dass das Ausgangssignal (GRINTp) von ND2 auf Lowpegel
geht. Dieser Lowpegel wird auf einen Eingang von ND1 zurückgeführt und
bewirkt, dass dessen Ausgang auf Highpegel gezogen wird.
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ND1 und ND2 sind nun über den
Ausgang von ND2, der auf Lowpegel liegt, und den Ausgang von ND1,
der auf Highpegel liegt, kreuzweise verbunden. Man beachte, dass
beim Übergang
von GRINTp auf Lowpegel die Bedingung verschwindet, die verhindert,
dass RINTp auf Highpegel geht. Wird somit RASn nach dem obigen Zyklus
aktiv (d. h. es geht auf Lowpegel), so gehen die beiden Eingänge von
NR1 auf Lowpegel, und der Ausgang NR1 (d. h. RINTp) geht auf Highpegel.
Dies definiert einen aktiven Zustand (Highpegel) von RINTp. Geht
also RASn aus dem High-Zustand in den Low-Zustand über, so
geht das Ausgangssignal RINTp von NR1 auf Highpegel und initiiert
den ersten und alle folgenden DRAM-Zyklen. Damit ist gezeigt, dass
mit Hilfe des Ersetzens der Schaltung 50 in 1 durch die Schaltung in 2 das Problem vermieden
wird, dass der Chip in einem unbeabsichtigten Modus arbeitet.
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Es folgt eine zusammenfassende Beschreibung
der Steuerschaltung. Der Ausgang des RS-FF 410 in 3 wird auf logischen Lowpegel
geschaltete dadurch ist GRINTp inaktiv. Ist GRINTp inaktiv, so kann
RINTp über
das NOR-Gatter NOR1 aktiv werden, wenn RASN erneut aktiv wird. Ab
diesem Punkt folgt RINTp den Übergängen von
RASn in entgegengesetzter Weise (invertiert).
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Die Erfindung ist anhand eines DRAM
erläutert
worden. Man beachte, dass die Erfindung auch in SRAMs, SDRAMs und
in sämtlichen
anderen geeigneten Speichersystemen einsetzbar ist. Obgleich die Erfindung
anhand von Speicherchips erläutert
ist, sollte offenbar sein, dass die Erfindung in beliebigen geeigneten
Schaltungen nützlich
ist, in denen eine vorbestimmte Folge gewisser Signale erwünscht ist, wenn
die Betriebsspannung des Schaltkreises eingeschaltet wird. Die Steuerschaltung
ist zudem anhand einer besonderen Ausführungsform beschrieben worden.
Man kann andere Implementierungen der Steuerschaltung verwenden,
um die gewünschten
logischen Funktionen zu erhalten. Man kann – lediglich als Beispiel – ein mit
NOR-Gattern implementiertes FF einsetzen. Der Bereich der Erfindung
sollte daher nicht anhand dieser Beschreibung festgelegt werden, sondern
durch Bezug auf die beigefügten
Ansprüche.