JPH06301452A - リセット回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 制御回路が電源オン時のリセットで安定した
動作を行なえるようにすること。 【構成】 電源オン後、その電源電圧Ｖccが制御回路の
動作電圧に達して電圧検知回路１のリセット信号を発生
した時に、カウンタ回路２が発振回路４からの制御回路
を動作させるためのクロックをカウントし、そのカウン
ト値が所定値Ｑｈに達した時にリセット信号を解除して
制御回路を動作可能状態にする。なお、上記カウンタ回
路２と同様なカウンタ回路を複数設け、その各カウンタ
回路の所定値Ｑｈをそれぞれ異ならせることにより、リ
セット解除のタイミングが異なる複数のリセット信号を
生成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電源オン時に制御回
路をリセットするリセット信号を発生するリセット回路
に関する。

【０００２】

【従来の技術】各種電子機器では、電源オン時に制御回
路をリセット（初期化）するリセット信号を発生（ロー
レベルに）してそのリセット状態を保持し、電源電圧が
安定してからリセット信号を解除して制御回路の起動を
許可するようにしたリセット回路を備えている。

【０００３】このようなリセット回路は、一般に図４に
示すようにコンデンサＣ，抵抗Ｒ，ダイオードＤ，及び
シュミットトリガ回路１０によって構成されており、Ｃ
ＰＵ（制御回路）１１へのリセット信号Ｂの解除点Ｐを
コンデンサＣと抵抗Ｒとによって図５に示すように電源
電圧Ｖccのオン時点から遅らせ、電源電圧Ｖccが安定し
てからＣＰＵ１１の起動を許可するようにしている。

【０００４】

【発明が解決しようとする課題】このような従来のリセ
ット回路における電源オンからリセット解除までの時間
は、Ｃ（コンデンサ），Ｒ（抵抗）の時定数で決まるた
め略一定である。これに対して、制御回路を動作させる
ためのクロックを発生する発振回路、一般には水晶発振
器の起動時間（電源オンから発振を開始するまでの時
間）は、メーカ又は品種で異なるため、最悪の場合リセ
ット信号が解除されてもまだ発振できず、制御回路は発
振回路からのクロックが入力されないために動作できな
いということがある。

【０００５】そこで、これを避けるためにＣ，Ｒの値を
充分に大きくすることも考えられるが、電源オン後ある
時間以内に実行しなければならない処理がある装置で
は、リセット時間を充分長くとることは難しくなる。こ
の発明は上記の点に鑑みてなされたものであり、制御回
路が電源オン時のリセットで安定した動作を行なえるよ
うにすることを目的とする。

【０００６】

【課題を解決するための手段】この発明は上記の目的を
達成するため、電源オン時に制御回路をリセットするリ
セット信号を発生するリセット回路において、発振回路
からの制御回路を動作させるためのクロックをカウント
し、そのカウント値が所定値に達した時にリセット信号
を解除するカウンタ回路を設けたものである。

【０００７】なお、上記カウンタ回路を複数有し、その
各カウンタ回路の上記所定値をそれぞれ異ならせ、リセ
ット解除のタイミングが異なる複数のリセット信号を生
成することもできる。

【０００８】

【作用】この発明のリセット回路によれば、カウンタ回
路が、発振回路からの制御回路を動作させるためのクロ
ックをカウントし、そのカウント値が所定値に達した時
にリセット信号を解除して、制御回路を動作可能状態に
する。

【０００９】なお、上記カウンタ回路を複数設け、その
各カウンタ回路の上記所定値をそれぞれ異ならせること
により、リセット解除のタイミングが異なる複数のリセ
ット信号を生成することができ、各リセット信号をそれ
ぞれ任意のタイミングで解除することができる。

【００１０】

【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。図１はこの発明を実施したリセット回
路を示すブロック構成図であり、電圧検知回路１，カウ
ンタ回路２，及び負論理のＮＡＮＤゲート３からなる。
４は発振回路であり、図示しない制御回路（ＣＰＵ）を
動作させるために一定の周期でクロックを発生する。

【００１１】電圧検知回路１は、電源電圧Ｖccの電圧値
を検知して、それが所定値未満になった時には信号／Ｒ
ＳＴを発生（ローレベル“Ｌ”に）し、所定値以上にな
った時には信号／ＲＳＴを解除（ハイレベル“Ｈ”に）
する。なお、「／」は負論理を示し、図中ではオーバラ
インを付している。カウンタ回路２は、信号／ＲＳＴが
“Ｌ”になった時にリセットして制御回路へのリセット
信号／ＲＥＳＥＴを“Ｌ”にし、信号／ＲＳＴが“Ｈ”
になった時に入力されるクロックをカウントして、その
カウント値が所定値Ｑｈに達した時にリセット信号／Ｒ
ＥＳＥＴを“Ｈ”にする。負論理のＮＡＮＤゲート３
は、２つの入力信号のいずれかが“Ｈ”であれば出力信
号も“Ｈ”にする。

【００１２】次に、このように構成したリセット回路の
動作を図２のタイミングチャートによって説明すると、
まず電源がオンになり、電源電圧Ｖccがカウンタ回路２
の動作電圧Ｖｈ（所定値）に達するまでは、電圧検知回
路１は信号／ＲＳＴを“Ｌ”に保持してカウンタ回路２
をリセット状態にしておく。その後、電源電圧Ｖccが図
２の（ａ）に示すように電圧Ｖｈに達すると、電圧検知
回路１が同図の（ｂ）に示すように信号／ＲＳＴを
“Ｈ”にしてカウンタ回路２のリセットを解除し、カウ
ンタ回路２をカウント可能状態にする。

【００１３】また、電源電圧Ｖccが安定してくると発振
回路４が発振して、そこから同図の（ｃ）に示すような
クロックを発生するため、カウント可能状態になったカ
ウンタ回路２は負論理のＮＡＮＤゲート３を介して入力
されるそのクロックをカウントし、そのカウント値が所
定値Ｑｈに達した時に同図の（ｄ）に示すようにリセッ
ト信号／ＲＥＳＥＴを“Ｈ”にし、制御回路のリセット
を解除する。

【００１４】したがって、制御回路のリセットが解除さ
れるときには、発振回路４はすでに発振してクロックを
発生しているので、制御回路は発振回路４からのクロッ
クによって確実に動作できる。なお、所定値Ｑｈは特に
重要な数値ではなく、任意の値でよい。

【００１５】なお、カウンタ回路２と同様なカウンタ回
路を複数設け、その各カウンタ回路の所定値Ｑｈをそれ
ぞれ異ならせ、リセット解除のタイミングが異なる複数
のリセット信号を生成することもできる。例えば、その
ようなカウンタ回路を２つ設け、その各所定値Ｑｈをそ
れぞれ異ならせ、その各リセット信号を／ＲＥＳＥＴ
１，２とした場合、図３の(ｃ)(ｄ)にそれぞれ示すよう
に、その各リセット信号／ＲＥＳＥＴ１，２をそれぞれ
異なるタイミングで解除することができる。

【００１６】

【発明の効果】以上説明してきたように、この発明のリ
セット回路によれば、カウンタ回路が、発振回路からの
制御回路を動作させるためのクロックをカウントし、そ
のカウント値が所定値に到達した時にリセット信号を解
除して制御回路を動作可能状態にするので、その制御回
路は電源オン時のリセットで安定した動作を行なえるよ
うになる。

【００１７】なお、上記カウンタ回路を複数設け、その
各カウンタ回路の上記所定値をそれぞれ異ならせること
により、リセット解除のタイミングが異なる複数のリセ
ット信号を生成することができ、各リセット信号をそれ
ぞれ任意のタイミングでシーケンシャルに解除すること
ができる。

【図面の簡単な説明】

【図１】この発明を実施したリセット回路を示すブロッ
ク構成図である。

【図２】図２のリセット回路の動作例を示すタイミング
図である。

【図３】この発明の他の実施例におけるリセット回路の
動作例を示すタイミング図である。

【図４】従来のリセット回路の一例を示す回路図であ
る。

【図５】図４のリセット回路の動作例を示すタイミング
図である。

【符号の説明】

１ 電圧検知回路 ２ カウンタ回路 ３ 負論理のＮＡＮＤゲート ４ 発振回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電源オン時に制御回路をリセットするリ
   セット信号を発生するリセット回路において、 発振回路からの前記制御回路を動作させるためのクロッ
   クをカウントし、そのカウント値が所定値に達した時に
   前記リセット信号を解除するカウンタ回路を設けたこと
   を特徴とするリセット回路。
2. 【請求項２】 請求項１記載のリセット回路において、
   前記カウンタ回路を複数有し、その各カウンタ回路の前
   記所定値をそれぞれ異ならせ、リセット解除のタイミン
   グが異なる複数のリセット信号を生成するようにしたこ
   とを特徴とするリセット回路。