JP2742249B2 - リモートコントローラ - Google Patents
リモートコントローラInfo
- Publication number
- JP2742249B2 JP2742249B2 JP7222395A JP22239595A JP2742249B2 JP 2742249 B2 JP2742249 B2 JP 2742249B2 JP 7222395 A JP7222395 A JP 7222395A JP 22239595 A JP22239595 A JP 22239595A JP 2742249 B2 JP2742249 B2 JP 2742249B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- circuit
- key
- cpu
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000011159 matrix material Substances 0.000 claims description 24
- 230000010355 oscillation Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J1/00—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general
- H03J1/0008—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor
- H03J1/0025—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor in a remote control unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Selective Calling Equipment (AREA)
- Debugging And Monitoring (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はリモートコントロー
ラに関し、特にリモートコントロール装置（以下、リモ
コン装置と称す）の暴走を防ぐ機能を備えたリモートコ
ントローラに関する。
ラに関し、特にリモートコントロール装置（以下、リモ
コン装置と称す）の暴走を防ぐ機能を備えたリモートコ
ントローラに関する。
【０００２】
【従来の技術】従来、この種のリモートコントローラ
は、ＴＶ，ＶＴＲ等を制御するために用いられ、演算制
御のためのＣＰＵや入力手段としてのキーマトリックス
などを備えている。このようなリモートコントローラ
は、一般には電池で駆動される。
は、ＴＶ，ＶＴＲ等を制御するために用いられ、演算制
御のためのＣＰＵや入力手段としてのキーマトリックス
などを備えている。このようなリモートコントローラ
は、一般には電池で駆動される。
【０００３】図５は従来の一例を示すリモートコントロ
ーラのブロック図である。図５に示すように、従来のリ
モートコントローラは、基本クロック信号ＣＬＫを出力
する発振回路１と、制御プログラムを格納したＲＯＭ４
と、キーマトリックス１０と、このキーマトリックス１
０に接続されたキーソース回路３と、キーマトリックス
１０に接続されたキーリターン回路９と、キーリターン
回路９から出力されるキーデータをデータバス８を介し
て入力する一方、ＲＯＭ４の出力ＤＡＴや基本クロック
信号ＣＬＫを入力し、出力ポート２に対してリモコン信
号ＲＥＭを出力するＣＰＵ５と、電源投入時のリセット
信号ＲＥＳＮを発生するためのプルアップ抵抗６および
コンデンサ７とで構成される。
ーラのブロック図である。図５に示すように、従来のリ
モートコントローラは、基本クロック信号ＣＬＫを出力
する発振回路１と、制御プログラムを格納したＲＯＭ４
と、キーマトリックス１０と、このキーマトリックス１
０に接続されたキーソース回路３と、キーマトリックス
１０に接続されたキーリターン回路９と、キーリターン
回路９から出力されるキーデータをデータバス８を介し
て入力する一方、ＲＯＭ４の出力ＤＡＴや基本クロック
信号ＣＬＫを入力し、出力ポート２に対してリモコン信
号ＲＥＭを出力するＣＰＵ５と、電源投入時のリセット
信号ＲＥＳＮを発生するためのプルアップ抵抗６および
コンデンサ７とで構成される。
【０００４】まず、電源が投入されると、リセット信号
ＲＥＳＮは、プルアップ抵抗６によりコンデンサ７が充
電されるまで″ロウ″を出力し、発振回路１とＣＰＵ５
とをリセットする。
ＲＥＳＮは、プルアップ抵抗６によりコンデンサ７が充
電されるまで″ロウ″を出力し、発振回路１とＣＰＵ５
とをリセットする。
【０００５】ついで、リセット後、ＣＰＵ５は基本クロ
ックＣＬＫを受信すると、ＲＯＭ４にアドレス信号ＰＣ
を出力する。一方、ＲＯＭ４は、ＣＰＵ５からアドレス
が指定されると、プログラムの実行内容をデータ信号Ｄ
ＡＴとしてＣＰＵ５へ送出する。
ックＣＬＫを受信すると、ＲＯＭ４にアドレス信号ＰＣ
を出力する。一方、ＲＯＭ４は、ＣＰＵ５からアドレス
が指定されると、プログラムの実行内容をデータ信号Ｄ
ＡＴとしてＣＰＵ５へ送出する。
【０００６】ＣＰＵ５においては、ＲＯＭ４からデータ
信号ＤＡＴを受信すると、キーソース回路３の動作を設
定するためのセット信号ＳＥＴと、発振回路１を停止制
御するための停止信号ＳＴＯＰとを出力し、キーリター
ン回路９から出力されるキーデータを待つスタンバイ状
態になる。
信号ＤＡＴを受信すると、キーソース回路３の動作を設
定するためのセット信号ＳＥＴと、発振回路１を停止制
御するための停止信号ＳＴＯＰとを出力し、キーリター
ン回路９から出力されるキーデータを待つスタンバイ状
態になる。
【０００７】図６は図５におけるキーマトリックス周辺
の回路図である。図６に示すように、上述したキーソー
ス回路３は、ＣＰＵ５からの設定信号ＳＥＴをゲートに
供給されるＮｃｈオープンドレインＴｒ３１〜３３で構
成され、またキーリターン回路９は、それぞれ電源に接
続されたプルアップ抵抗９１〜９３で構成される。この
動作にあたっては、キーマトリックス１０の任意のキー
が押下されると、プルアップ抵抗９１〜９３とＮｃｈオ
ープンドレインＴｒ３１〜３３とのいずれか１つが接続
される。
の回路図である。図６に示すように、上述したキーソー
ス回路３は、ＣＰＵ５からの設定信号ＳＥＴをゲートに
供給されるＮｃｈオープンドレインＴｒ３１〜３３で構
成され、またキーリターン回路９は、それぞれ電源に接
続されたプルアップ抵抗９１〜９３で構成される。この
動作にあたっては、キーマトリックス１０の任意のキー
が押下されると、プルアップ抵抗９１〜９３とＮｃｈオ
ープンドレインＴｒ３１〜３３とのいずれか１つが接続
される。
【０００８】この時、キーデータのいずれか１つが″ハ
イ″から″ロウ″レベルになり、そのキーデータがＣＰ
Ｕ５へ出力されると、ＣＰＵ５はスタンバイ状態を解除
し、ＲＯＭ４から出力されるデータＤＡＴと発振回路１
より供給されるクロックＣＬＫとに基いて出力ポート２
に対しリモコン信号ＲＥＭを出力する。
イ″から″ロウ″レベルになり、そのキーデータがＣＰ
Ｕ５へ出力されると、ＣＰＵ５はスタンバイ状態を解除
し、ＲＯＭ４から出力されるデータＤＡＴと発振回路１
より供給されるクロックＣＬＫとに基いて出力ポート２
に対しリモコン信号ＲＥＭを出力する。
【０００９】
【発明が解決しようとする課題】上述した電池駆動のリ
モートコントローラは、電源投入時にコンデンサが充電
するまで出力されるリセット信号ＲＥＳＮでリセットさ
れると、コンデンサが充電されたままとなり、電池を交
換しない限りリセットされないため、外部のノイズ又は
赤外線ＬＥＤの発光による電源変動などでＲＯＭの出力
が変化し、ＣＰＵが暴走状態になるという欠点がある。
モートコントローラは、電源投入時にコンデンサが充電
するまで出力されるリセット信号ＲＥＳＮでリセットさ
れると、コンデンサが充電されたままとなり、電池を交
換しない限りリセットされないため、外部のノイズ又は
赤外線ＬＥＤの発光による電源変動などでＲＯＭの出力
が変化し、ＣＰＵが暴走状態になるという欠点がある。
【００１０】また、動作限界、すなわち電源電圧が低電
圧のときに、限界近くで電源変動を生じ、その電源電圧
が動作限界以下になると、やはりＣＰＵが暴走状態にな
り、電源が動作限界以上に復帰しても暴走状態は継続さ
れるという問題がある。さらに、電池が切れた場合、そ
の電池を交換しても電源とグランド（ＧＮＤ）間にはデ
ータ保持用のコンデンサが接続されているので、電源電
圧がＧＮＤまで下がらないうちに電源電圧が復帰する可
能性がある。要するに、この場合には、リセット信号Ｒ
ＥＳＮによるリセットが出来なくなり、暴走状態のまま
となる欠点がある。
圧のときに、限界近くで電源変動を生じ、その電源電圧
が動作限界以下になると、やはりＣＰＵが暴走状態にな
り、電源が動作限界以上に復帰しても暴走状態は継続さ
れるという問題がある。さらに、電池が切れた場合、そ
の電池を交換しても電源とグランド（ＧＮＤ）間にはデ
ータ保持用のコンデンサが接続されているので、電源電
圧がＧＮＤまで下がらないうちに電源電圧が復帰する可
能性がある。要するに、この場合には、リセット信号Ｒ
ＥＳＮによるリセットが出来なくなり、暴走状態のまま
となる欠点がある。
【００１１】本発明の目的は、かかるキーマトリックス
にキー入力を行うとき、電源電圧の変動や外来ノイズに
よってＣＰＵ等が暴走状態になっても、一定時間後にそ
の暴走状態を確実に解除することのできるリモートコン
トローラを提供することにある。
にキー入力を行うとき、電源電圧の変動や外来ノイズに
よってＣＰＵ等が暴走状態になっても、一定時間後にそ
の暴走状態を確実に解除することのできるリモートコン
トローラを提供することにある。
【００１２】
【課題を解決するための手段】本発明のリモートコント
ローラは、基本クロックを出力する発振回路と、プログ
ラムを格納するＲＯＭと、前記基本クロックおよび前記
ＲＯＭの出力を受けて制御信号を出力するＣＰＵと、キ
ーマトリックスと、前記キーマトリックスに接続された
キーソース回路およびキーリターン回路と、前記キーマ
トリックスからキーデータを入力する度に一定時間だけ
前記ＲＯＭおよび前記ＣＰＵのリセット状態を解除する
リセット回路とを有し、前記一定時間だけ前記ＲＯＭお
よび前記ＣＰＵを動作させた後に再びリセット状態に戻
すように構成される。
ローラは、基本クロックを出力する発振回路と、プログ
ラムを格納するＲＯＭと、前記基本クロックおよび前記
ＲＯＭの出力を受けて制御信号を出力するＣＰＵと、キ
ーマトリックスと、前記キーマトリックスに接続された
キーソース回路およびキーリターン回路と、前記キーマ
トリックスからキーデータを入力する度に一定時間だけ
前記ＲＯＭおよび前記ＣＰＵのリセット状態を解除する
リセット回路とを有し、前記一定時間だけ前記ＲＯＭお
よび前記ＣＰＵを動作させた後に再びリセット状態に戻
すように構成される。
【００１３】また、本発明のリモートコントローラにお
けるリセット回路は、電源投入時のリセット信号をカウ
ントする複数のバイナリ・フリップフロップと、キーデ
ータに基いて前記複数のバイナリ・フリップフロップの
リセットタイミングを決定するゲート手段と、前記複数
のバイナリ・フリップフロップの最終段出力により前記
ＣＰＵに対するリセット信号を作成するトランジスタお
よび抵抗とを備えて構成される。
けるリセット回路は、電源投入時のリセット信号をカウ
ントする複数のバイナリ・フリップフロップと、キーデ
ータに基いて前記複数のバイナリ・フリップフロップの
リセットタイミングを決定するゲート手段と、前記複数
のバイナリ・フリップフロップの最終段出力により前記
ＣＰＵに対するリセット信号を作成するトランジスタお
よび抵抗とを備えて構成される。
【００１４】さらに、本発明のリモートコントローラに
おけるリセット回路は、外部入力ポートおよび前記ゲー
ト手段の出力を２入力とし且つ出力を前記複数のバイナ
リ・フリップフロップのうちの一つにリセットタイミン
グ信号として供給する論理和ゲートを備えて構成するこ
とができる。
おけるリセット回路は、外部入力ポートおよび前記ゲー
ト手段の出力を２入力とし且つ出力を前記複数のバイナ
リ・フリップフロップのうちの一つにリセットタイミン
グ信号として供給する論理和ゲートを備えて構成するこ
とができる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は本発明の一実施の形態を示すリモー
トコントローラのブロック図である。図１に示すよう
に、本実施の形態のリモートコントローラは、基本クロ
ックＣＬＫを出力する発振回路１と、プログラムを格納
するＲＯＭ４と、キーマトリックス１０と、このキーマ
トリックス１０に接続されたキーソース回路３およびキ
ーリターン回路９と、キーリターン回路９からデータバ
ス８を介して入力されるキーデータやＲＯＭ４のデータ
出力ＤＡＴおよび基本クロックＣＬＫを入力し出力ポー
ト２に対してリモコン信号ＲＥＭを出力するＣＰＵ５
と、電源投入時のリセット信号ＲＥＳＮを発生するため
のプルアップ抵抗６およびコンデンサ７とを前述した従
来例と同様に備える他に、電源投入時のリセット信号Ｒ
ＥＳＮによりＣＰＵ５や発振回路１をリセット状態にし
た後、キーリターン回路９からのキーデータを入力する
度に一定時間だけ発振回路１やＣＰＵ５のリセット状態
を解除するリセット回路１１を有する。
トコントローラのブロック図である。図１に示すよう
に、本実施の形態のリモートコントローラは、基本クロ
ックＣＬＫを出力する発振回路１と、プログラムを格納
するＲＯＭ４と、キーマトリックス１０と、このキーマ
トリックス１０に接続されたキーソース回路３およびキ
ーリターン回路９と、キーリターン回路９からデータバ
ス８を介して入力されるキーデータやＲＯＭ４のデータ
出力ＤＡＴおよび基本クロックＣＬＫを入力し出力ポー
ト２に対してリモコン信号ＲＥＭを出力するＣＰＵ５
と、電源投入時のリセット信号ＲＥＳＮを発生するため
のプルアップ抵抗６およびコンデンサ７とを前述した従
来例と同様に備える他に、電源投入時のリセット信号Ｒ
ＥＳＮによりＣＰＵ５や発振回路１をリセット状態にし
た後、キーリターン回路９からのキーデータを入力する
度に一定時間だけ発振回路１やＣＰＵ５のリセット状態
を解除するリセット回路１１を有する。
【００１７】特に、リセット回路１１は、はじめにキー
リターン回路９から入力するキーデータのすべてが″ハ
イ″レベルであり、その後キーデータのいずれか１つ
が″ロウ″レベルになると、リセット信号ＭＲＥＳＮを
解除する構成である。このリセット信号ＭＲＥＳＮ
は、″ロウ″レベルがアクティブの状態とし、電源投入
時のリセット信号ＲＥＳＮがアクティブ（″ロウ″レベ
ル）になると、発振回路１やＣＰＵ５を初期化する。
リターン回路９から入力するキーデータのすべてが″ハ
イ″レベルであり、その後キーデータのいずれか１つ
が″ロウ″レベルになると、リセット信号ＭＲＥＳＮを
解除する構成である。このリセット信号ＭＲＥＳＮ
は、″ロウ″レベルがアクティブの状態とし、電源投入
時のリセット信号ＲＥＳＮがアクティブ（″ロウ″レベ
ル）になると、発振回路１やＣＰＵ５を初期化する。
【００１８】図２は図１におけるコントローラ主要部の
詳細な回路図である。図２に示すように、コントローラ
のキーソース回路３およびキーリターン回路９は、前述
した図６の従来例と同様、それぞれＮｃｈオープンドレ
インＴｒ３１〜３３と、プルアップ抵抗９１〜９３とで
構成されており、キーマトリックス１０の任意のキーが
押下された場合、いずれか１つのキーが接続される。ま
た、コントローラの主要部を形成するリセット回路１１
は、電源投入時のリセット信号ＲＥＳＮをセット入力に
供給してセットすることにより、カウンタを形成するバ
イナリフリップフロップ（Ｆ／Ｆ）１１１〜１１３と、
バイナリ（Ｆ／Ｆ）１１３のＣ３入力およびＣＮ３入力
端子間に接続され、基本クロックＣＬＫを反転させるイ
ンバータ１１４と、データバス８を介してキーリターン
回路９からのキーデータを入力とするＮＡＮＤ回路１１
５と、このＮＡＮＤ回路１１５の出力を入力する遅延回
路１２０およびインバータ１１９と、ＮＡＮＤ回路１１
５の出力およびインバータ１１９の出力を２入力とする
ＮＡＮＤ回路１１８と、ゲートをバイナリ（Ｆ／Ｆ）１
１１のＱ１出力端子に接続したＰｃｈトランジスタ１１
６およびプルダウン抵抗１１７とを備えている。
詳細な回路図である。図２に示すように、コントローラ
のキーソース回路３およびキーリターン回路９は、前述
した図６の従来例と同様、それぞれＮｃｈオープンドレ
インＴｒ３１〜３３と、プルアップ抵抗９１〜９３とで
構成されており、キーマトリックス１０の任意のキーが
押下された場合、いずれか１つのキーが接続される。ま
た、コントローラの主要部を形成するリセット回路１１
は、電源投入時のリセット信号ＲＥＳＮをセット入力に
供給してセットすることにより、カウンタを形成するバ
イナリフリップフロップ（Ｆ／Ｆ）１１１〜１１３と、
バイナリ（Ｆ／Ｆ）１１３のＣ３入力およびＣＮ３入力
端子間に接続され、基本クロックＣＬＫを反転させるイ
ンバータ１１４と、データバス８を介してキーリターン
回路９からのキーデータを入力とするＮＡＮＤ回路１１
５と、このＮＡＮＤ回路１１５の出力を入力する遅延回
路１２０およびインバータ１１９と、ＮＡＮＤ回路１１
５の出力およびインバータ１１９の出力を２入力とする
ＮＡＮＤ回路１１８と、ゲートをバイナリ（Ｆ／Ｆ）１
１１のＱ１出力端子に接続したＰｃｈトランジスタ１１
６およびプルダウン抵抗１１７とを備えている。
【００１９】かかるリセット回路１１において、入力さ
れるキーデータのうち、いずれか１つが″ハイ″レベル
から″ロウ″レベルになると、ＮＡＮＤ回路１１５の出
力は″ロウ″レベルから″ハイ″レベルになる。このＮ
ＡＮＤ回路１１５の出力は、複数のインバータで構成し
た遅延回路１２０とＮＡＮＤ回路１１８の一方の入力と
に供給され、ＮＡＮＤ回路１１８の他方の入力には、イ
ンバータ１１９の出力が供給される。したがって、この
ＮＡＮＤ回路１１８は、どちらか一方の入力が″ロウ″
レベルになるまで、″ロウ″レベルを出力する。
れるキーデータのうち、いずれか１つが″ハイ″レベル
から″ロウ″レベルになると、ＮＡＮＤ回路１１５の出
力は″ロウ″レベルから″ハイ″レベルになる。このＮ
ＡＮＤ回路１１５の出力は、複数のインバータで構成し
た遅延回路１２０とＮＡＮＤ回路１１８の一方の入力と
に供給され、ＮＡＮＤ回路１１８の他方の入力には、イ
ンバータ１１９の出力が供給される。したがって、この
ＮＡＮＤ回路１１８は、どちらか一方の入力が″ロウ″
レベルになるまで、″ロウ″レベルを出力する。
【００２０】このＮＡＮＤ回路１１８の出力は、バイナ
リ（Ｆ／Ｆ）１１１〜１１３のリセット入力ＲＮ１〜Ｒ
Ｎ３に供給され、バイナリ（Ｆ／Ｆ）１１１〜１１３を
リセットする。しかるに、バイナリ（Ｆ／Ｆ）１１１〜
１１３は、セット入力ＳＮ１〜ＳＮ３に供給される電源
投入時のリセット信号ＲＥＳＮによりセットされている
ため、バイナリ（Ｆ／Ｆ）１１１の出力端子Ｑ１は″ハ
イ″レベルから″ロウ″レベルになり、Ｐｃｈトランジ
スタ１１６をＯＮさせる。このＰｃｈトランジスタ１１
６がＯＮすると、ＣＰＵ５などに対するリセット信号Ｍ
ＲＥＳＮが″ロウ″レベルから″ハイ″レベルになり、
リセット状態が解除される。
リ（Ｆ／Ｆ）１１１〜１１３のリセット入力ＲＮ１〜Ｒ
Ｎ３に供給され、バイナリ（Ｆ／Ｆ）１１１〜１１３を
リセットする。しかるに、バイナリ（Ｆ／Ｆ）１１１〜
１１３は、セット入力ＳＮ１〜ＳＮ３に供給される電源
投入時のリセット信号ＲＥＳＮによりセットされている
ため、バイナリ（Ｆ／Ｆ）１１１の出力端子Ｑ１は″ハ
イ″レベルから″ロウ″レベルになり、Ｐｃｈトランジ
スタ１１６をＯＮさせる。このＰｃｈトランジスタ１１
６がＯＮすると、ＣＰＵ５などに対するリセット信号Ｍ
ＲＥＳＮが″ロウ″レベルから″ハイ″レベルになり、
リセット状態が解除される。
【００２１】つぎに、このリセット状態が解除される
と、ＣＰＵ５とリセット回路１１は、発振回路１よりの
基本クロックＣＬＫを入力し、そのクロックをバイナリ
（Ｆ／Ｆ）１１３のＣ３入力およびインバータ１１４に
供給する。
と、ＣＰＵ５とリセット回路１１は、発振回路１よりの
基本クロックＣＬＫを入力し、そのクロックをバイナリ
（Ｆ／Ｆ）１１３のＣ３入力およびインバータ１１４に
供給する。
【００２２】一方、ＣＰＵ５は基本クロックＣＬＫが入
力されると動作を開始し、リセット回路１１のバイナリ
（Ｆ／Ｆ）１１１〜１１３をカウントアップさせ、一定
時間後にバイナリ（Ｆ／Ｆ）１１１の出力端子Ｑ１を再
び″ハイ″レベルにする。このバイナリ（Ｆ／Ｆ）１１
１の出力端子Ｑ１が″ハイ″レベルになると、Ｐｃｈト
ランジスタ１１６はＯＦＦし、プルダウン抵抗１１７に
よりリセット信号ＭＲＥＳＮが″ロウ″レベルになるた
め、ＣＰＵ５などがリセット状態に戻る。
力されると動作を開始し、リセット回路１１のバイナリ
（Ｆ／Ｆ）１１１〜１１３をカウントアップさせ、一定
時間後にバイナリ（Ｆ／Ｆ）１１１の出力端子Ｑ１を再
び″ハイ″レベルにする。このバイナリ（Ｆ／Ｆ）１１
１の出力端子Ｑ１が″ハイ″レベルになると、Ｐｃｈト
ランジスタ１１６はＯＦＦし、プルダウン抵抗１１７に
よりリセット信号ＭＲＥＳＮが″ロウ″レベルになるた
め、ＣＰＵ５などがリセット状態に戻る。
【００２３】このように、キーマトリックス１０にキー
入力があった場合、リセット状態を解除し、一定時間だ
けＲＯＭ４とＣＰＵ５を動作させた後、再びリセット状
態に戻すことにより、電源電圧の変動によりＣＰＵ５な
どが暴走を起したとしても、解除することができる。
入力があった場合、リセット状態を解除し、一定時間だ
けＲＯＭ４とＣＰＵ５を動作させた後、再びリセット状
態に戻すことにより、電源電圧の変動によりＣＰＵ５な
どが暴走を起したとしても、解除することができる。
【００２４】図３は図１における各種信号のタイミング
図である。図３に示すように、電源投入後のリセット信
号ＲＥＳＮの発生により．ＣＰＵ５などをリセット状態
にした後、キーマトリックス１０にキー入力があると、
ＮＡＮＤ回路１１５の出力が、″ロウ″レベルから″ハ
イ″レベルになるため、バイナリ（Ｆ／Ｆ）１１１〜１
１３はリセットされ、リセット信号ＭＲＥＳＮが″ロ
ウ″レベルから″ハイ″レベルになる。このリセット信
号ＭＲＥＳＮが″ハイ″レベルになると、基本クロック
ＣＬＫがリセット回路１１に入力され、バイナリ（Ｆ／
Ｆ）１１１のＱ１出力が″ハイ″レベルになるまでカウ
ントアップし、再びリセット状態に戻るようになってい
る。
図である。図３に示すように、電源投入後のリセット信
号ＲＥＳＮの発生により．ＣＰＵ５などをリセット状態
にした後、キーマトリックス１０にキー入力があると、
ＮＡＮＤ回路１１５の出力が、″ロウ″レベルから″ハ
イ″レベルになるため、バイナリ（Ｆ／Ｆ）１１１〜１
１３はリセットされ、リセット信号ＭＲＥＳＮが″ロ
ウ″レベルから″ハイ″レベルになる。このリセット信
号ＭＲＥＳＮが″ハイ″レベルになると、基本クロック
ＣＬＫがリセット回路１１に入力され、バイナリ（Ｆ／
Ｆ）１１１のＱ１出力が″ハイ″レベルになるまでカウ
ントアップし、再びリセット状態に戻るようになってい
る。
【００２５】一方、リモコン信号ＲＥＭの発生に伴なう
電源電圧の変動により、ＣＰＵ５などが暴走状態になっ
たとき、電池を交換しても、電源とＧＮＤの間に外付け
のコンデンサがある場合は、電源投入時のリセット信号
ＲＥＳＮが″ロウ″レベルにならなくても、リセット信
号ＭＲＥＳＮによりＣＰＵ５などを初期化することがで
きる。
電源電圧の変動により、ＣＰＵ５などが暴走状態になっ
たとき、電池を交換しても、電源とＧＮＤの間に外付け
のコンデンサがある場合は、電源投入時のリセット信号
ＲＥＳＮが″ロウ″レベルにならなくても、リセット信
号ＭＲＥＳＮによりＣＰＵ５などを初期化することがで
きる。
【００２６】また、電源とＧＮＤの間に外付けのコンデ
ンサがない場合は、電源投入時のリセット信号ＲＥＳＮ
により、ＣＰＵ５などを初期化することができる。
ンサがない場合は、電源投入時のリセット信号ＲＥＳＮ
により、ＣＰＵ５などを初期化することができる。
【００２７】図４は本発明の他の実施の形態を説明する
ためのリモートコントローラ主要部の詳細な回路図であ
る。図４に示すように、この場合、リセット回路１３の
構成が異なる他は、前述した図２と同様である。すなわ
ち、リセット回路１３に、バイナリ（Ｆ／Ｆ）１１１〜
１１３のリセットタイミングを制御する手段としてのＯ
Ｒ回路１２１を設け、そのＯＲ回路１２１の一方の入力
に入力ポート１５を接続したことにある。
ためのリモートコントローラ主要部の詳細な回路図であ
る。図４に示すように、この場合、リセット回路１３の
構成が異なる他は、前述した図２と同様である。すなわ
ち、リセット回路１３に、バイナリ（Ｆ／Ｆ）１１１〜
１１３のリセットタイミングを制御する手段としてのＯ
Ｒ回路１２１を設け、そのＯＲ回路１２１の一方の入力
に入力ポート１５を接続したことにある。
【００２８】かかるリセット回路１３においては、ＮＡ
ＮＤ回路１１５の出力が″ロウ″レベルから″ハイ″レ
ベルになると、ＮＡＮＤ回路１１８が一方にＮＡＮＤ回
路１１５の出力を入力し、他方にインバータ１１９の出
力を入力するため、どちらか一方の入力が″ロウ″レベ
ルになるまで、″ロウ″レベルを出力する。
ＮＤ回路１１５の出力が″ロウ″レベルから″ハイ″レ
ベルになると、ＮＡＮＤ回路１１８が一方にＮＡＮＤ回
路１１５の出力を入力し、他方にインバータ１１９の出
力を入力するため、どちらか一方の入力が″ロウ″レベ
ルになるまで、″ロウ″レベルを出力する。
【００２９】このＮＡＮＤ回路１１８の出力は、バイナ
リ（Ｆ／Ｆ）１１１，１１３のリセット入力ＲＮ１，Ｒ
Ｎ３に入力されるので、バイナリ（Ｆ／Ｆ）１１１，１
１３はリセットされる。このため、Ｐｃｈトランジスタ
１１６はＯＮし、リセット信号ＭＲＥＳＮは″ロウ″レ
ベルから″ハイ″レベルになり、リセット状態が解除さ
れる。また、バイナリ（Ｆ／Ｆ）１１２は、入力ポート
１５とＮＡＮＤ回路１１８の出力を２入力とするＯＲ回
路１２１の出力をリセット入力ＲＮ２に入力しているた
め、入力ポート１５が″ハイ″レベルの間はリセットが
かからないようにしている。このバイナリ（Ｆ／Ｆ）１
１２がリセットされないと、カウンタを構成するバイナ
リ（Ｆ／Ｆ）１１１〜１１３の初期値が変わるため、バ
イナリ（Ｆ／Ｆ）１１１の出力端子Ｑ１が″ハイ″レベ
ルになるまでの時間がはやくなる。よって、リセット信
号ＭＲＥＳＮの″ハイ″レベルの期間が短かくなり、リ
セット状態にはやく戻るようになるため、動作時間は短
かくなる。
リ（Ｆ／Ｆ）１１１，１１３のリセット入力ＲＮ１，Ｒ
Ｎ３に入力されるので、バイナリ（Ｆ／Ｆ）１１１，１
１３はリセットされる。このため、Ｐｃｈトランジスタ
１１６はＯＮし、リセット信号ＭＲＥＳＮは″ロウ″レ
ベルから″ハイ″レベルになり、リセット状態が解除さ
れる。また、バイナリ（Ｆ／Ｆ）１１２は、入力ポート
１５とＮＡＮＤ回路１１８の出力を２入力とするＯＲ回
路１２１の出力をリセット入力ＲＮ２に入力しているた
め、入力ポート１５が″ハイ″レベルの間はリセットが
かからないようにしている。このバイナリ（Ｆ／Ｆ）１
１２がリセットされないと、カウンタを構成するバイナ
リ（Ｆ／Ｆ）１１１〜１１３の初期値が変わるため、バ
イナリ（Ｆ／Ｆ）１１１の出力端子Ｑ１が″ハイ″レベ
ルになるまでの時間がはやくなる。よって、リセット信
号ＭＲＥＳＮの″ハイ″レベルの期間が短かくなり、リ
セット状態にはやく戻るようになるため、動作時間は短
かくなる。
【００３０】すなわち、ＣＰＵ５の動作後に必らずリセ
ット状態に戻すため、暴走状態を解除することができ、
さらに入力ポート１５により動作時間を制御できるた
め、必要な時間だけ動作させることになり、動作消費電
力を抑えることができる。
ット状態に戻すため、暴走状態を解除することができ、
さらに入力ポート１５により動作時間を制御できるた
め、必要な時間だけ動作させることになり、動作消費電
力を抑えることができる。
【００３１】
【発明の効果】以上説明したように、本発明のリモート
コントローラは、基本クロックを出力する発振回路と、
プログラムを格納するＲＯＭと、前記基本クロックおよ
び前記ＲＯＭの出力を受けて制御信号を出力するＣＰＵ
と、キーマトリックスと、前記キーマトリックスに接続
されたキーソース回路およびキーリターン回路と、前記
キーマトリックスからキーデータを入力する度に一定時
間だけ前記ＲＯＭおよび前記ＣＰＵのリセット状態を解
除するリセット回路とを有することにりより、前記キー
マトリックスにキー入力を行った場合、前記リセット回
路によってリセット状態を解除し、一定時間だけ前記Ｒ
ＯＭおよび前記ＣＰＵを動作させた後、再びリセット状
態に戻すことができるため、電源電圧の変動や外来ノイ
ズによりＣＰＵ等が暴走状態になっても、一定時間後に
その暴走状態を確実に解除することができるという効果
がある。
コントローラは、基本クロックを出力する発振回路と、
プログラムを格納するＲＯＭと、前記基本クロックおよ
び前記ＲＯＭの出力を受けて制御信号を出力するＣＰＵ
と、キーマトリックスと、前記キーマトリックスに接続
されたキーソース回路およびキーリターン回路と、前記
キーマトリックスからキーデータを入力する度に一定時
間だけ前記ＲＯＭおよび前記ＣＰＵのリセット状態を解
除するリセット回路とを有することにりより、前記キー
マトリックスにキー入力を行った場合、前記リセット回
路によってリセット状態を解除し、一定時間だけ前記Ｒ
ＯＭおよび前記ＣＰＵを動作させた後、再びリセット状
態に戻すことができるため、電源電圧の変動や外来ノイ
ズによりＣＰＵ等が暴走状態になっても、一定時間後に
その暴走状態を確実に解除することができるという効果
がある。
【００３２】また、本発明のリモートコントローラは、
前記リセット回路に入力ポートを接続することにより、
外部より動作時間を制御することができるので、動作消
費電力を抑制することができるという効果がある。
前記リセット回路に入力ポートを接続することにより、
外部より動作時間を制御することができるので、動作消
費電力を抑制することができるという効果がある。
【図１】本発明の一実施の形態を示すリモートコントロ
ーラのブロック図である。
ーラのブロック図である。
【図２】図１におけるコントローラ主要部の詳細な回路
図である。
図である。
【図３】図１における各種信号のタイミング図である。
【図４】本発明の他の実施の形態を説明するためのリモ
ートコントローラ主要部の詳細な回路図である。
ートコントローラ主要部の詳細な回路図である。
【図５】従来の一例を示すリモートコントローラのブロ
ック図である。
ック図である。
【図６】図５におけるキーマトリックス周辺の回路図で
ある。
ある。
１ 発振回路 ２ 出力ポート ３ キーソース回路 ４ ＲＯＭ ５ ＣＰＵ ６ プルアップ抵抗 ７ コンデンサ ８ データバス ９ キーリターン回路 １０ キーマトリックス １１，１３ リセット回路 １５ 入力ポート ３１〜３３ ＮｃｈオープンドレインＴｒ ９１〜９３ プルアップ抵抗 １１１〜１１３ バイナリＦ／Ｆ １１４，１１９ インバータ １１５，１１８ ＮＡＮＤ回路 １１６ Ｐｃｈトランジスタ １１７ プルダウン抵抗 １２０ 遅延回路 １２１ ＯＲ回路
Claims (3)
- 【請求項１】 基本クロックを出力する発振回路と、プ
ログラムを格納するＲＯＭと、前記基本クロックおよび
前記ＲＯＭの出力を受けて制御信号を出力するＣＰＵ
と、キーマトリックスと、前記キーマトリックスに接続
されたキーソース回路およびキーリターン回路と、前記
キーマトリックスからキーデータを入力する度に一定時
間だけ前記ＲＯＭおよび前記ＣＰＵのリセット状態を解
除するリセット回路とを有し、前記一定時間だけ前記Ｒ
ＯＭおよび前記ＣＰＵを動作させた後に再びリセット状
態に戻すことを特徴とするリモートコントローラ。 - 【請求項２】 前記リセット回路は、電源投入時のリセ
ット信号をカウントする複数のバイナリ・フリップフロ
ップと、キーデータに基いて前記複数のバイナリ・フリ
ップフロップのリセットタイミングを決定するゲート手
段と、前記複数のバイナリ・フリップフロップの最終段
出力により前記ＣＰＵに対するリセット信号を作成する
トランジスタおよび抵抗とを備える請求項１記載のリモ
ートコントローラ。 - 【請求項３】 前記リセット回路は、外部入力ポートお
よび前記ゲート手段の出力を２入力とし且つ出力を前記
複数のバイナリ・フリップフロップのうちの一つにリセ
ットタイミング信号として供給する論理和ゲートを備え
る請求項２記載のリモートコントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222395A JP2742249B2 (ja) | 1995-08-30 | 1995-08-30 | リモートコントローラ |
| US08/705,559 US5861833A (en) | 1995-08-30 | 1996-08-29 | Runaway prevention in a remote controller |
| KR1019960037035A KR100228562B1 (ko) | 1995-08-30 | 1996-08-30 | 원격 제어기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222395A JP2742249B2 (ja) | 1995-08-30 | 1995-08-30 | リモートコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962403A JPH0962403A (ja) | 1997-03-07 |
| JP2742249B2 true JP2742249B2 (ja) | 1998-04-22 |
Family
ID=16781707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222395A Expired - Fee Related JP2742249B2 (ja) | 1995-08-30 | 1995-08-30 | リモートコントローラ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5861833A (ja) |
| JP (1) | JP2742249B2 (ja) |
| KR (1) | KR100228562B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3056131B2 (ja) * | 1997-06-25 | 2000-06-26 | 日本電気アイシーマイコンシステム株式会社 | システムのリセット方式 |
| CN104299490A (zh) * | 2014-09-15 | 2015-01-21 | 肇庆智力科技发展有限公司 | 一种智能拼装电子积木 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984124A (en) * | 1989-06-30 | 1991-01-08 | Sigma Instruments, Inc. | Faulted current indicator with inrush restraint |
| US5136456A (en) * | 1989-11-17 | 1992-08-04 | Sigma Instruments, Inc. | Faulted current indicator with protection against temporary overloads and transients |
| US5414861A (en) * | 1991-09-11 | 1995-05-09 | Fujitsu Limited | Data protection system using different levels of reserve power to maintain data in volatile memories for any period of time |
| US5237698A (en) * | 1991-12-03 | 1993-08-17 | Rohm Co., Ltd. | Microcomputer |
| EP0725330A3 (en) * | 1995-01-24 | 1997-03-12 | Hewlett Packard Co | Computer keyboard with power switch control key |
-
1995
- 1995-08-30 JP JP7222395A patent/JP2742249B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-29 US US08/705,559 patent/US5861833A/en not_active Expired - Fee Related
- 1996-08-30 KR KR1019960037035A patent/KR100228562B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100228562B1 (ko) | 1999-11-01 |
| KR970014449A (ko) | 1997-03-29 |
| JPH0962403A (ja) | 1997-03-07 |
| US5861833A (en) | 1999-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6104221A (en) | Power-up detection circuit of a semiconductor device | |
| JP2009037456A (ja) | マイクロコントローラおよびその制御方法 | |
| US20060107082A1 (en) | Microcomputer | |
| JP2014068124A (ja) | 半導体装置 | |
| JP2002109883A (ja) | リセット装置、半導体集積回路装置および半導体記憶装置 | |
| US6557107B1 (en) | Power-saving mode release error detection and recovery logic circuit for microcontroller devices | |
| CN106774784B (zh) | 电子电路的待机模式 | |
| JP2742249B2 (ja) | リモートコントローラ | |
| JP3323045B2 (ja) | 情報処理装置 | |
| US9075588B2 (en) | Voltage regulator and control circuit for supplying voltage to a plurality of subcircuits via a chain of switches | |
| JP4115727B2 (ja) | 電源電圧検出回路 | |
| JPH10302478A (ja) | メモリ集積回路の昇圧電源回路及び昇圧電源の電荷量制御方法 | |
| JPH0431981A (ja) | ワンチップマイクロコンピュータ | |
| US6631467B1 (en) | Microcomputer timing control circuit provided with internal reset signal generator triggered by external reset signal | |
| JP3076188B2 (ja) | リモートコントローラ | |
| JP4655244B2 (ja) | 最初の有効なコマンドに基づくコンフィギュレーションの終了 | |
| JP4673551B2 (ja) | 制御回路 | |
| CN110633227B (zh) | 内存重置电路及应用所述内存重置电路的主板 | |
| JP2001273274A (ja) | 半導体集積回路およびそのテストモード設定回路 | |
| JP3583683B2 (ja) | マイクロコントロールユニット及びその制御方法 | |
| JPS5850409Y2 (ja) | 情報処理装置 | |
| JP3647277B2 (ja) | デジタル・アナログ変換装置 | |
| US5617310A (en) | Multiple operation mode microcontroller | |
| JP2015055912A (ja) | ディスク装置 | |
| JP2626165B2 (ja) | 半導体装置のリセット回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971224 |
|
| LAPS | Cancellation because of no payment of annual fees |